KR100505101B1 - Method of forming contact for semiconductor device - Google Patents
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Abstract
본 발명은 콘택 저항을 줄일 수 있는 반도체 장치의 콘택 형성 방법에 관한 것으로, 제 1 절연막을 뚫고 형성된 제 1 및 제 2 콘택 패드를 포함하여 반도체 기판의 전면에 제 2 절연막 및 도전막을 차례로 형성된다. 비트 라인 형성용 마스크를 사용하여 도전막을 식각함으로써 비트 라인이 형성된 후, 상기 마스크를 사용하여 제 2 절연막이 패터닝된다. 반도체 기판 상에 형성된 구조물들의 표면을 따라 형성된 제 3 절연막 상에 제 3 절연막과 식각 선택비를 갖는 제 4 절연막이 차례로 형성된다. 콘택홀 형성용 마스크를 사용하여 제 4 및 제 3 절연막을 차례로 식각함으로써 콘택홀이 형성된다. 콘택홀의 세정시 콘택홀 하부 직경이 크게 형성된다. 이와 같은 반도체 장치의 콘택 형성 방법에 의해서, 습식 식각율이 다른 다층의 절연막을 형성하여 세정 공정시 식각율이 높은 콘택 하부의 절연막이 빠르게 식각됨으로써 콘택 하부 직경이 커지게 되고 따라서, 콘택 저항을 감소시킬 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact in a semiconductor device capable of reducing contact resistance, and includes a first insulating film and a conductive film formed on the entire surface of the semiconductor substrate, including first and second contact pads formed through the first insulating film. After the bit lines are formed by etching the conductive film using the bit line forming mask, the second insulating film is patterned using the mask. A third insulating film and a fourth insulating film having an etching selectivity are sequentially formed on the third insulating film formed along the surfaces of the structures formed on the semiconductor substrate. The contact holes are formed by sequentially etching the fourth and third insulating films using the contact hole forming mask. The contact hole lower diameter is large when cleaning the contact hole. According to the method of forming a contact of the semiconductor device, a multilayer insulating film having a different wet etch rate is formed to rapidly etch the insulating film under the contact having a high etch rate during the cleaning process, thereby increasing the contact bottom diameter, thereby reducing the contact resistance. You can.
Description
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 콘택 형성 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a contact forming method of a semiconductor memory device.
도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도이고, 도 2a 내지 도 2c는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인과 나란한 방향으로 절취한 단면도이다. 1A to 1C are flowcharts sequentially illustrating processes of a method of forming a contact of a conventional semiconductor device, and are cross-sectional views taken along a direction parallel to a word line, and FIGS. 2A to 2C are processes of a method of forming a contact of a conventional semiconductor device. And a cross-sectional view taken in parallel with a bit line.
도 1a 내지 도 2a를 참조하면, 종래의 반도체 장치의 콘택 형성 방법은, 먼저 반도체 기판(10)에 활성 영역과 비활성 영역을 정의하기 위한 얕은 트렌치 격리(shallow trench isolation:12)가 형성된다. 상기 반도체 기판(10) 상에 게이트 산화막(도면에 미도시)을 사이에 두고, 폴리실리콘막(13)과 실리사이드막(14), 그리고 마스크 질화막(15)이 차례로 형성된다. 1A to 2A, in the method of forming a contact of a conventional semiconductor device, first, shallow trench isolation 12 is formed in a semiconductor substrate 10 to define an active region and an inactive region. A polysilicon film 13, a silicide film 14, and a mask nitride film 15 are sequentially formed on the semiconductor substrate 10 with a gate oxide film (not shown) interposed therebetween.
게이트 전극 형성용 마스크를 사용하여 상기 마스크 질화막(15)과 실리사이드막(14), 그리고 폴리실리콘막(13)을 차례로 식각함으로써 도 2a와 같이, 게이트 전극(16)이 형성된다. 상기 게이트 전극(16)을 포함하여 상기 반도체 기판(10) 상에 질화막이 형성된다. 상기 질화막을 에치 백 공정으로 식각함으로써 상기 게이트 전극(16)의 양측벽에 절연막 스페이서(17)가 형성된다. The mask nitride film 15, the silicide film 14, and the polysilicon film 13 are sequentially etched using a gate electrode forming mask to form the gate electrode 16 as shown in FIG. 2A. A nitride film is formed on the semiconductor substrate 10 including the gate electrode 16. The insulating film spacers 17 are formed on both sidewalls of the gate electrode 16 by etching the nitride film by an etch back process.
다음에, 상기 게이트 전극(16) 양측의 반도체 기판(10)에 불순물 이온을 주입함으로써 소스/드레인 영역이 형성된다.(도면에 미도시) 그런 후, 상기 게이트 전극(16)을 포함하여 상기 반도체 기판(10) 상에 층간 절연을 위한 제 1 산화막(18)이 형성된다. Next, source / drain regions are formed by implanting impurity ions into the semiconductor substrate 10 on both sides of the gate electrode 16 (not shown). Then, the semiconductor including the gate electrode 16 is formed. The first oxide film 18 for interlayer insulation is formed on the substrate 10.
패드 형성용 마스크를 사용하여 반도체 기판(10)의 표면이 노출될 때까지 상기 게이트 전극(16) 양측의 상기 제 1 산화막(18)을 식각함으로써 패드 형성용 콘택홀이 형성된다. 상기 콘택홀을 도전 물질로 채움으로써 반도체 기판(10)과 전기적으로 연결되는 스토리지 노드 콘택 패드(20) 및 비트 라인 콘택 패드(21)가 형성된다. 상기 콘택 패드들(20 및 21)을 포함하여 상기 제 1 산화막(18) 상에 제 2 산화막(22)이 형성된다. The pad forming contact hole is formed by etching the first oxide film 18 on both sides of the gate electrode 16 until the surface of the semiconductor substrate 10 is exposed using the pad forming mask. By filling the contact hole with a conductive material, a storage node contact pad 20 and a bit line contact pad 21 electrically connected to the semiconductor substrate 10 are formed. A second oxide layer 22 is formed on the first oxide layer 18 including the contact pads 20 and 21.
비트 라인 콘택홀 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드(21)의 표면이 노출될 때까지 상기 제 2 산화막(22)을 식각함으로써 비트 라인 콘택홀이 형성된다.(도면에 미도시) 상기 비트 라인 콘택홀을 포함하여 상기 제 2 산화막(22) 상에 비트 라인 형성용 폴리실리콘막(23)과 실리사이드막(24)이 차례로 형성된다. 비트 라인 형성용 마스크를 사용하여 상기 실리사이드막(24)과 폴리실리콘막(23)을 차례로 식각함으로써 도 2b에 도시된 바와 같이, 비트 라인(25)이 형성된다. A bit line contact hole is formed by etching the second oxide film 22 until the surface of the bit line contact pad 21 is exposed using a mask for forming a bit line contact hole. (Not shown) A bit line forming polysilicon layer 23 and a silicide layer 24 are sequentially formed on the second oxide layer 22 including bit line contact holes. As shown in FIG. 2B, the bit line 25 is formed by sequentially etching the silicide layer 24 and the polysilicon layer 23 using a bit line forming mask.
도 2b 및 도 3b에 있어서, 상기 반도체 기판(10)의 전면에 제 3 산화막(26)이 형성된다. 2B and 3B, a third oxide film 26 is formed on the entire surface of the semiconductor substrate 10.
다음에, 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드(20)의 표면이 노출될 때까지 상기 제 3 산화막(26)을 식각함으로써 콘택홀(28)이 형성된다. 마지막으로, 상기 콘택홀(28)의 세정 공정이 수행된다. 이때, 도 1c 및 도 2c와 같이, 상기 콘택홀 하부(contact hole bottom) 직경(30)은 작게 형성된다. 상기 콘택홀을 폴리실리콘막으로 채움으로써 상기 스토리지 노드 콘택 패드(20)와 전기적으로 연결되는 스토리지 노드 콘택 즉, 배리드 콘택(buried contact:BC)이 형성된다.(도면에 미도시) Next, the contact hole 28 is formed by etching the third oxide layer 26 until the surface of the storage node contact pad 20 is exposed using a contact hole forming mask. Finally, the cleaning process of the contact hole 28 is performed. In this case, as shown in FIGS. 1C and 2C, the contact hole bottom diameter 30 is small. By filling the contact hole with a polysilicon layer, a storage node contact, that is, a buried contact (BC) electrically connected to the storage node contact pad 20 is formed. (Not shown)
상술한 바와 같이, 소자의 고집적화에 따른 콘택 크기(contact size)의 감소로 셀의 커패시터와 액티브 영역을 연결하는 배리드 콘택 저항이 문제가 된다. 이러한 BC 저항이 일정값 이상이 되면 셀 내의 데이터를 정확하게 읽거나 쓰는데 있어서 문제를 유발하게 된다. As described above, the buried contact resistance connecting the capacitor and the active region of the cell becomes a problem due to the decrease in contact size due to the high integration of the device. If the BC resistance is above a certain value, it causes problems in reading or writing the data in the cell correctly.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택 하부의 콘택 저항을 줄일 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems, and an object thereof is to provide a method for forming a contact of a semiconductor device which can reduce a contact resistance of a contact lower portion.
(구성)(Configuration)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 소자가 형성된 반도체 기판 상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결되는 제 1 및 제 2 콘택 패드를 형성하는 단계와; 상기 반도체 기판의 전면에 제 2 절연막 및 도전막을 차례로 형성하는 단계와; 비트 라인 형성용 마스크를 사용하여 상기 도전막을 식각하여 비트 라인을 형성하는 단계와; 상기 비트 라인 형성용 마스크를 사용하여 제 2 절연막을 패터닝하는 단계와; 상기 반도체 기판 상에 형성된 구조물들의 표면을 따라 제 3 절연막을 형성하는 단계와; 상기 반도체 기판의 전면에 상기 제 3 절연막과 식각 선택비를 갖는 제 4 절연막을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 제 4 및 제 3 절연막을 차례로 식각하여 콘택홀을 형성하는 단계 및; 상기 콘택홀을 세정하되, 세정시 상기 콘택홀 하부 직경이 크게 형성되는 단계를 포함한다. According to the present invention for achieving the above object, the contact forming method of a semiconductor device, the first and second contact pads are formed through the first insulating film formed on the semiconductor substrate on which the element is formed and electrically connected to the semiconductor substrate; Making a step; Sequentially forming a second insulating film and a conductive film on the entire surface of the semiconductor substrate; Etching the conductive layer using a bit line forming mask to form a bit line; Patterning a second insulating film using the bit line forming mask; Forming a third insulating film along surfaces of the structures formed on the semiconductor substrate; Forming a fourth insulating film having an etch selectivity with the third insulating film on an entire surface of the semiconductor substrate; Forming contact holes by sequentially etching the fourth and third insulating layers using a contact hole forming mask; The contact hole may be cleaned, but the cleaning hole includes a step of forming a lower diameter of the contact hole.
(작용)(Action)
도 3b 및 도 4b를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 제 1 절연막을 뚫고 형성된 제 1 및 제 2 콘택 패드를 포함하여 반도체 기판의 전면에 제 2 절연막 및 도전막을 차례로 형성된다. 비트 라인 형성용 마스크를 사용하여 도전막을 식각함으로써 비트 라인이 형성된 후, 상기 마스크를 사용하여 제 2 절연막이 패터닝된다. 반도체 기판 상에 형성된 구조물들의 표면을 따라 형성된 제 3 절연막 상에 제 3 절연막과 식각 선택비를 갖는 제 4 절연막이 차례로 형성된다. 콘택홀 형성용 마스크를 사용하여 제 4 및 제 3 절연막을 차례로 식각함으로써 콘택홀이 형성된다. 콘택홀의 세정시 콘택홀 하부 직경이 크게 형성된다. 이와 같은 반도체 장치의 콘택 형성 방법에 의해서, 습식 식각율이 다른 다층의 절연막을 형성하여 세정 공정시 식각율이 높은 콘택 하부의 절연막이 빠르게 식각됨으로써 콘택 하부 직경이 커지게 되고 따라서, 콘택 저항을 감소시킬 수 있다. 3B and 4B, a method of forming a contact of a novel semiconductor device according to an embodiment of the present invention includes a first insulating layer formed on a front surface of a semiconductor substrate including first and second contact pads formed through a first insulating layer. And a conductive film are formed in sequence. After the bit lines are formed by etching the conductive film using the bit line forming mask, the second insulating film is patterned using the mask. A third insulating film and a fourth insulating film having an etching selectivity are sequentially formed on the third insulating film formed along the surfaces of the structures formed on the semiconductor substrate. The contact holes are formed by sequentially etching the fourth and third insulating films using the contact hole forming mask. The contact hole lower diameter is large when cleaning the contact hole. According to the method of forming a contact of the semiconductor device, a multilayer insulating film having a different wet etch rate is formed to rapidly etch the insulating film under the contact having a high etch rate during the cleaning process, thereby increasing the contact bottom diameter, thereby reducing the contact resistance. You can.
(실시예)(Example)
이하, 도 3a 내지 도 3d 및 도 4a 내지 도 4d를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3A to 3D and 4A to 4D.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도이고, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인과 나란한 방향으로 절취한 단면도이다. 3A to 3D are flowcharts sequentially illustrating processes of a method for forming a contact of a semiconductor device according to an embodiment of the present invention, which are cross-sectional views taken along a direction parallel to a word line, and FIGS. 4A to 4D are embodiments of the present invention. FIG. 1 is a flowchart illustrating processes of a method for forming a contact of a semiconductor device according to an embodiment of the present invention. FIG.
도 3a 내지 도 4a를 참조하면, 본 발명의 반도체 장치의 콘택 형성 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 얕은 트렌치 격리(102)가 형성된다. 상기 반도체 기판(100) 상에 게이트 산화막(도면에 미도시)을 사이에 두고 게이트 전극 형성용 폴리실리콘막(102)과 실리사이드막(104), 그리고 마스크 질화막(105)이 차례로 형성된다. 다음에, 게이트 전극 형성용 마스크를 사용하여 상기 마스크 질화막(105)과 실리사이드막(104), 그리고 폴리실리콘막(103)을 차례로 식각함으로써 도 4a와 같이, 게이트 전극(106)이 형성된다. 3A to 4A, in the method for forming a contact of a semiconductor device of the present invention, first, shallow trench isolation 102 is formed in the semiconductor substrate 100 to define an active region and an inactive region. A gate silicon film 102, a silicide film 104, and a mask nitride film 105 are sequentially formed on the semiconductor substrate 100 with a gate oxide film (not illustrated) interposed therebetween. Next, the mask nitride film 105, the silicide film 104, and the polysilicon film 103 are sequentially etched using a gate electrode forming mask to form a gate electrode 106 as shown in FIG. 4A.
상기 게이트 전극(106)을 포함하여 상기 반도체 기판(100) 상에 질화막이 형성된다. 상기 질화막을 에치 백 공정으로 식각함으로써 상기 게이트 전극(106)의 양측벽에 절연막 스페이서(107)가 형성된다. 그런 후, 상기 반도체 기판(100)의 전면에 제 1 산화막(108)이 형성된다. 상기 제 1 산화막(108)이 CMP(chemical mechanical polishing) 공정으로 평탄하게 식각된다. 패드 형성용 마스크를 사용하여 반도체 기판(100)의 표면이 노출될 때까지 상기 게이트 전극(106) 양측의 상기 제 1 산화막(108)을 식각함으로써 패드 형성용 콘택홀이 형성된다. A nitride film is formed on the semiconductor substrate 100 including the gate electrode 106. The insulating film spacers 107 are formed on both sidewalls of the gate electrode 106 by etching the nitride film by an etch back process. Thereafter, a first oxide film 108 is formed on the entire surface of the semiconductor substrate 100. The first oxide film 108 is flatly etched by a chemical mechanical polishing (CMP) process. The pad forming contact hole is formed by etching the first oxide layer 108 on both sides of the gate electrode 106 until the surface of the semiconductor substrate 100 is exposed using the pad forming mask.
상기 패드 형성용 마스크를 제거한 후, 상기 콘택홀을 채우기 위해 상기 콘택홀을 포함하여 상기 제 1 산화막(108) 상에 폴리실리콘막이 형성된다. 다음에, 상기 제 1 산화막(108)과 나란하도록 CMP 공정으로 평탄하게 식각함으로써 스토리지 노드 콘택 패드(110) 및 비트 라인 콘택 패드(111)가 형성된다. 이때, 상기 마스크 질화막(105)과 절연막 스페이서(107)에 의해 상기 게이트 전극 형성용 도전막들(103 및 104)과 콘택 패드들(110 및 111)간의 단락이 방지된다. After removing the pad forming mask, a polysilicon layer is formed on the first oxide layer 108 including the contact hole to fill the contact hole. Next, the storage node contact pads 110 and the bit line contact pads 111 are formed by being etched flatly in a CMP process so as to be parallel to the first oxide layer 108. In this case, a short circuit between the gate electrode forming conductive layers 103 and 104 and the contact pads 110 and 111 may be prevented by the mask nitride layer 105 and the insulating layer spacer 107.
상기 스토리지 노드 콘택 패드(110) 및 비트 라인 콘택 패드(111)를 포함하여 상기 제 1 산화막(108) 상에 제 2 산화막(112)이 형성된다. 다음에, 비트 라인 콘택홀 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드(111)의 표면이 노출될 때까지 상기 제 2 산화막(112)을 식각함으로써 비트 라인 콘택홀이 형성된다.(도면에 미도시)A second oxide layer 112 is formed on the first oxide layer 108 including the storage node contact pad 110 and the bit line contact pad 111. Next, a bit line contact hole is formed by etching the second oxide film 112 until the surface of the bit line contact pad 111 is exposed using a mask for forming a bit line contact hole. city)
상기 비트 라인 콘택홀을 포함하여 상기 제 2 산화막(112) 상에 폴리실리콘막(113)과 실리사이드막(114)이 차례로 형성된다. 그리고 나서, 비트 라인 형성용 마스크를 사용하여 상기 실리사이드막(114)과 폴리실리콘막(113)을 차례로 식각함으로써 도 3b와 같이, 비트 라인(115)이 형성된다. 다음에, 상기 비트 라인 형성용 마스크를 사용하여 상기 제 2 산화막(112)을 식각함으로써 제 2 산화막(112)이 패터닝된다. 상기 제 2 산화막(112)은 상기 비트 라인(115)과 콘택 패드들(110 및 111)간의 단락을 방지하기 위한 막이다. The polysilicon layer 113 and the silicide layer 114 are sequentially formed on the second oxide layer 112 including the bit line contact hole. Thereafter, the silicide layer 114 and the polysilicon layer 113 are sequentially etched using a bit line forming mask to form the bit line 115 as illustrated in FIG. 3B. Next, the second oxide film 112 is patterned by etching the second oxide film 112 using the bit line forming mask. The second oxide film 112 is a film for preventing a short circuit between the bit line 115 and the contact pads 110 and 111.
도 3b 및 도 4b에 있어서, 상기 비트 라인 형성용 마스크를 제거한 후, 상기 반도체 기판(100) 상에 형성된 구조물들의 표면을 따라 제 3 산화막(117)이 형성된다. 상기 제 3 산화막(117)은 상기 비트 라인(115)의 양측벽과 상부 표면에도 형성되기 때문에 후속 공정에서 형성되는 스토리지 노드 콘택과 비트 라인의 절연을 위한 막으로도 사용된다. 다음에, 상기 반도체 기판(100)의 전면에 제 4 산화막(118)이 형성된다. 여기서, 상기 제 3 산화막(117)은 제 4 산화막(118)보다 높은 습식 식각율을 갖는 산화막이다. 3B and 4B, after removing the bit line forming mask, a third oxide film 117 is formed along the surfaces of the structures formed on the semiconductor substrate 100. Since the third oxide layer 117 is formed on both sidewalls and the upper surface of the bit line 115, the third oxide layer 117 is also used as a layer for insulating the storage node contact and the bit line formed in a subsequent process. Next, a fourth oxide film 118 is formed on the entire surface of the semiconductor substrate 100. Here, the third oxide film 117 is an oxide film having a higher wet etching rate than the fourth oxide film 118.
도 3c 내지 도 4c를 참조하면, 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드(110)의 표면이 노출될 때까지 상기 제 4 산화막(118)과 제 3 산화막(117)을 차례로 건식 식각함으로써 스토리지 노드 콘택홀(120)이 형성된다. 다음에, 상기 콘택홀 형성용 마스크를 제거한 후, 상기 스토리지 노드 콘택홀(120)의 세정 공정이 수행된다. 이때, 서로 다른 습식 식각율을 갖는 산화막의 특성에 따라 콘택홀 상부(contact hole top) 직경의 변화 없이 콘택홀 하부(contact hole bottom)가 도 3d 및 도 4d에 도시된 바와 같이, 커지게 된다. 따라서, 본 발명은 상기 스토리지 노드 콘택 패드(110)에 닿는 콘택홀 하부 표면적이 증가시켜 전체적인 콘택의 저항을 감소시키고자 하는 것이다. 3C to 4C, the fourth oxide layer 118 and the third oxide layer 117 are sequentially dry-etched until the surface of the storage node contact pad 110 is exposed using a contact hole forming mask. As a result, the storage node contact hole 120 is formed. Next, after removing the contact hole forming mask, a cleaning process of the storage node contact hole 120 is performed. At this time, the contact hole bottom becomes large as shown in FIGS. 3D and 4D without changing the contact hole top diameter according to the characteristics of the oxide films having different wet etch rates. Accordingly, the present invention is to reduce the overall contact resistance by increasing the contact surface area of the lower surface of the contact hole contacting the storage node contact pad 110.
상기 스토리지 노드 콘택홀(120)이 폴리실리콘막으로 채워져 상기 스토리지 노드 콘택 패드(110)와 전기적으로 연결되는 스토리지 노드 콘택이 형성된다.(도면에 미도시) 마지막으로, 상기 제 4 산화막(118) 상에 상기 스토리지 노드 콘택과 전기적으로 연결되는 도전막 패턴을 형성함으로써 스토리지 노드가 형성된다.(도면에 미도시)The storage node contact hole 120 is filled with a polysilicon layer to form a storage node contact electrically connected to the storage node contact pad 110. (Not illustrated) Finally, the fourth oxide layer 118 is formed. The storage node is formed by forming a conductive film pattern electrically connected to the storage node contact on the substrate. (Not shown)
본 발명은 습식 식각율이 다른 다층의 절연막을 형성하여 세정 공정시 식각율이 높은 콘택 하부의 절연막이 빠르게 식각됨으로써 콘택 하부 직경이 커지게 되고 따라서, 콘택 저항을 감소시킬 수 있는 효과가 있다.According to the present invention, a multilayer insulating film having a different wet etch rate is formed to rapidly etch an insulating film under a contact having a high etch rate during a cleaning process, thereby increasing a contact lower diameter, thereby reducing contact resistance.
도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도;1A to 1C are sequential flowcharts illustrating processes of a method for forming a contact of a conventional semiconductor device, and are sectional views taken along a direction parallel to a word line;
도 2a 내지 도 2c는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인과 나란한 방향으로 절취한 단면도;2A to 2C are flowcharts sequentially showing processes of a method for forming a contact of a semiconductor device according to the related art, and are sectional views taken along a direction parallel to a bit line;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도; 그리고3A to 3D are flowcharts sequentially illustrating processes of a method for forming a contact of a semiconductor device according to an embodiment of the present invention, which is a cross-sectional view taken along a direction parallel to a word line; And
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인과 나란한 방향으로 절취한 단면도.4A through 4D are flowcharts sequentially illustrating processes of a method for forming a contact of a semiconductor device according to an exemplary embodiment of the present invention, and are cross-sectional views cut in parallel with bit lines.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10, 100 : 반도체 기판 12, 102 : 소자 격리막10, 100: semiconductor substrate 12, 102: device isolation film
16, 106 : 게이트 전극 20, 110 : 스토리지 노드 콘택 패드16, 106: gate electrode 20, 110: storage node contact pad
21, 111 : 비트 라인 콘택 패드 25, 115 : 비트 라인21, 111: bit line contact pad 25, 115: bit line
28, 120 : 스토리지 노드 콘택홀28, 120: storage node contact hole
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