KR100853477B1

KR100853477B1 - Method for fabricating semiconductor device

Info

Publication number: KR100853477B1
Application number: KR1020020042278A
Authority: KR
Inventors: 김동현; 김준동; 변상진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2008-08-21
Also published as: KR20040008612A

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 워드라인(게이트 전극) 측벽 스페이서 형성 공정에 관한 것이다. 본 발명은 실리콘 기판과 측벽 스페이서 절연막의 응력 버퍼층으로 사용되는 버퍼 산화막의 손실에 의한 게이트 전극(워드라인)과 후속 비트라인의 단락을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 측벽 스페이서 질화막 증착에 앞서 게이트 전극 상부의 버퍼 산화막을 일정 부분만큼 의도적으로 제거한 다음, 그 부분에 측벽 스페이서 질화막을 채워 넣음으로써 후속 비트라인 콘택홀 식각 공정 또는 비트라인 콘택홀 습식 세정시 버퍼 산화막의 손실을 방지할 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a process of forming word line (gate electrode) sidewall spacers. An object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing a short circuit between a gate electrode (word line) and a subsequent bit line due to a loss of a buffer oxide film used as a stress buffer layer between a silicon substrate and a sidewall spacer insulating film. The present invention intentionally removes a portion of the buffer oxide layer over the gate electrode prior to deposition of the sidewall spacer nitride layer, and then fills the sidewall spacer nitride layer with the portion, thereby buffering the subsequent bitline contact hole etching process or bitline contact hole wet cleaning. The loss of the oxide film can be prevented.

랜딩 플러그 콘택, 측벽 질화막 스페이서, 버퍼 산화막, 손실, 단락 Landing plug contacts, sidewall nitride spacers, buffer oxide, loss, short circuit

Description

Semiconductor device manufacturing method {Method for fabricating semiconductor device}

도 1a 및 도 1b는 종래기술에 따른 랜딩 플러그 콘택 형성 공정도.1A and 1B show a landing plug contact forming process according to the prior art.

도 2는 종래기술에 따라 랜딩 플러그 콘택 및 비트라인이 형성된 웨이퍼의 단면 전자현미경 사진.2 is a cross-sectional electron micrograph of a wafer having landing plug contacts and bitlines formed in accordance with the prior art.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정도.
3A to 3D are diagrams illustrating a semiconductor device manufacturing process according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 실리콘 기판20: silicon substrate

21 : 게이트 산화막21: gate oxide film

22 : 게이트 폴리실리콘막22: gate polysilicon film

23 : 텅스텐 실리사이드막23: tungsten silicide film

24 : 하드 마스크 질화막24: hard mask nitride film

25 : 버퍼 산화막 25: buffer oxide film

26 : 얇은 질화막26: thin nitride film

27 : LDD 스페이서 산화막27: LDD spacer oxide film

28 : 측벽 스페이서 질화막28: sidewall spacer nitride film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 워드라인(게이트 전극) 측벽 스페이서 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a process of forming word line (gate electrode) sidewall spacers.

반도체 소자의 집적도가 증가함에 따라 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(self-aligned contact, SAC) 공정을 진행하고 있다. 한편, 통상의 자기정렬콘택 공정은 베리어 질화막을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법과 랜딩 플러그 콘택(landing plug contact, LPC)을 사용하여 오버레이 마진을 증대시키는 방법을 적용하고 있다.As the degree of integration of semiconductor devices increases, the gap between conductive lines is narrowing, and thus the contact process margin is decreasing. In order to secure such contact process margins, self-aligned contact (SAC) processes are in progress. In the conventional self-aligned contact process, a method of increasing a margin of a contact etching process using a barrier nitride film and a method of increasing overlay margin using a landing plug contact (LPC) are applied.

도 1a 및 도 1b는 종래기술에 따른 랜딩 플러그 콘택 형성 공정도이다.1A and 1B illustrate a process of forming a landing plug contact according to the prior art.

종래기술에 따른 랜딩 플러그 콘택 형성 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 게이트 산화막(11), 게이트 폴리실리콘막(12), 텅스텐 실리사이드막(13) 및 하드 마스크 질화막(14)을 차례로 형성하고, 게이트 전극 마스크를 사용한 사진 및 식각 공정을 통해 하드 마스크 질화막(14)을 패터닝한다. 이어서, 하드 마스크 질화막(14)을 식각 베리어로 사용하여 텅스텐 실리사이드막(13), 게이트 폴리실리콘막(12), 게이트 산화막(11)을 차례로 식각한 다음, 전체 구조 표면을 따라 버퍼 산화막(15)을 증착하고, 그 상부에 질화막을 증착한 후 이를 전면 건식 식각하여 측벽 스페이서 질화막(16)을 형성한다. 계속하 여, 전체 구조 상부에 평탄화된 층간절연막(17)을 형성하고, LPC 마스크를 사용한 사진 및 식각 공정을 통해 LPC 영역의 층간절연막(17), 측벽 스페이서 질화막(16) 및 버퍼 산화막(15)을 식각하여 콘택을 오픈시킨다.In the landing plug contact forming process according to the prior art, first, as shown in FIG. 1A, a gate oxide film 11, a gate polysilicon film 12, a tungsten silicide film 13, and a hard mask nitride film are formed on a silicon substrate 10. (14) are sequentially formed, and the hard mask nitride film 14 is patterned through a photolithography and an etching process using a gate electrode mask. Subsequently, the tungsten silicide layer 13, the gate polysilicon layer 12, and the gate oxide layer 11 are sequentially etched using the hard mask nitride layer 14 as an etching barrier, and then the buffer oxide layer 15 is formed along the entire structure surface. After the deposition, the nitride film is deposited thereon, and then the entire surface is dry etched to form the sidewall spacer nitride film 16. Subsequently, the planarized interlayer insulating film 17 is formed on the entire structure, and the interlayer insulating film 17, the sidewall spacer nitride film 16, and the buffer oxide film 15 in the LPC region are formed through a photolithography and an etching process using an LPC mask. Etch to open the contact.

이어서, 도 1b에 도시된 바와 같이 전체 구조 상부에 폴리실리콘막을 증착하고 이를 에치백(또는 CMP) 공정을 통해 랜딩 플러그(18)를 형성하고, 다시 전체 구조 상부에 층간절연막(19)을 증착한 다음, 이를 선택적으로 식각하여 비트라인이 콘택될 랜딩 플러그(18)를 선택적으로 오픈시킨 다음, 비트라인(20)을 형성한다.Subsequently, as shown in FIG. 1B, a polysilicon film is deposited on the entire structure, and the landing plug 18 is formed through an etch back (or CMP) process, and the interlayer insulating layer 19 is deposited on the entire structure. Next, it is selectively etched to selectively open the landing plug 18 to which the bit line is to be contacted, and then form the bit line 20.

상기와 같은 종래기술은 실리콘 기판(10)과 측벽 스페이서 질화막(16) 간의 응력 버퍼층으로 증착된 버퍼 산화막(15)이 LPC 영역의 콘택 오픈시 노출되고(도 1a 참조), 후속 비트라인 콘택홀 식각 공정 또는 비트라인 콘택홀 습식 세정시 노출된 게이트 전극 측벽의 버퍼 산화막(15)이 손실되어 비트라인(20)과 게이트 전극(정확하게는 텅스텐 실리사이드막(13)) 간에 단락(A)이 발생하는 문제점이 있었다.As described above, the buffer oxide film 15 deposited as the stress buffer layer between the silicon substrate 10 and the sidewall spacer nitride film 16 is exposed during the contact opening of the LPC region (see FIG. 1A), and subsequent bit line contact hole etching is performed. The short-circuit A occurs between the bit line 20 and the gate electrode (preferably tungsten silicide layer 13) due to the loss of the buffer oxide film 15 on the exposed gate electrode sidewall during the process or wet cleaning of the bit line contact hole. There was this.

도 2는 종래기술에 따라 랜딩 플러그 콘택 및 비트라인이 형성된 웨이퍼의 단면 전자현미경 사진으로서, 게이트 전극과 비트라인 간에 단락(B)이 발생한 상태를 확인할 수 있다. 이처럼 게이트 전극과 비트라인 간에 단락(B)이 발생하는 경우 소자의 페일을 유발하게 된다.
2 is a cross-sectional electron micrograph of a wafer on which a landing plug contact and a bit line are formed according to the related art, and it may be confirmed that a short circuit B occurs between the gate electrode and the bit line. As such, when a short circuit B occurs between the gate electrode and the bit line, the device may fail.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으 로, 실리콘 기판과 측벽 스페이서 절연막의 응력 버퍼층으로 사용되는 버퍼 산화막의 손실에 의한 게이트 전극(워드라인)과 후속 비트라인의 단락을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and the short circuit between the gate electrode (word line) and the subsequent bit line caused by the loss of the buffer oxide film used as the stress buffer layer of the silicon substrate and the sidewall spacer insulating film. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can be prevented.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 게이트 산화막이 형성된 실리콘 기판 상에 게이트 전도막 및 마스크 절연막을 구비하는 게이트 라인을 형성하는 단계; 상기 게이트 라인이 형성된 전체 구조 표면을 따라 버퍼 산화막 및 질화막을 형성하는 단계; 상기 마스크 절연막 상부의 상기 버퍼 산화막 및 상기 질화막을 제거하여 상기 버퍼 산화막을 노출시키는 단계; 상기 버퍼 산화막을 일정 깊이만큼 제거하는 단계; 및 상기 버퍼 산화막이 일정 깊이만큼 제거된 전체 구조 상부에 측벽 스페이서 질화막을 형성하되, 상기 버퍼 산화막이 제거된 공간에 상기 측벽 스페이서 질화막이 채워지도록 하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a gate line having a gate conductive film and a mask insulating film on a silicon substrate formed with a gate oxide film; Forming a buffer oxide film and a nitride film along the entire structure surface on which the gate line is formed; Removing the buffer oxide film and the nitride film over the mask insulating film to expose the buffer oxide film; Removing the buffer oxide layer by a predetermined depth; And forming a sidewall spacer nitride film over the entire structure from which the buffer oxide film is removed by a predetermined depth, wherein the sidewall spacer nitride film is filled in a space from which the buffer oxide film is removed.

본 발명은 측벽 스페이서 질화막 증착에 앞서 게이트 전극 상부의 버퍼 산화막을 일정 부분만큼 의도적으로 제거한 다음, 그 부분에 측벽 스페이서 질화막을 채워 넣음으로써 후속 비트라인 콘택홀 식각 공정 또는 비트라인 콘택홀 습식 세정시 버퍼 산화막의 손실을 방지할 수 있다.
The present invention intentionally removes a portion of the buffer oxide layer over the gate electrode prior to deposition of the sidewall spacer nitride layer, and then fills the sidewall spacer nitride layer with the portion, thereby buffering the subsequent bitline contact hole etching process or bitline contact hole wet cleaning. The loss of the oxide film can be prevented.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보 다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily implement the present invention.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정도이다.3A to 3D are flowcharts illustrating a semiconductor device manufacturing process according to an embodiment of the present invention.

본 실시예에 따른 반도체 소자 제조 공정은 우선, 도 3a에 도시된 바와 같이 실리콘 기판(20) 상에 게이트 산화막(21), 게이트 폴리실리콘막(22), 텅스텐 실리사이드막(23) 및 하드 마스크 질화막(24)을 차례로 차례로 형성하고, 게이트 전극 마스크를 사용한 사진 및 식각 공정을 통해 하드 마스크 질화막(24)을 패터닝한다. 이어서, 하드 마스크 질화막(24)을 식각 베리어로 사용하여 텅스텐 실리사이드막(23), 게이트 폴리실리콘막(22), 게이트 산화막(21)을 차례로 식각하여 게이트 라인(워드라인)을 형성한 다음, 전체 구조 표면을 따라 버퍼 산화막(25), 얇은 질화막(26) 및 LDD 스페이서 산화막(27)을 차례로 증착한다. 여기서, LDD 스페이서 산화막(27)은 주변회로 영역(도시된 영역은 셀 영역이므로 도면에서는 도시되지 않음)에 LDD(lightly doped drain)을 형성하기 위한 것으로, 자기정렬 콘택을 위한 측벽 스페이서 질화막과는 구분해야 한다.In the semiconductor device manufacturing process according to the present embodiment, first, as shown in FIG. 3A, a gate oxide film 21, a gate polysilicon film 22, a tungsten silicide film 23, and a hard mask nitride film are formed on a silicon substrate 20. (24) are sequentially formed, and the hard mask nitride film 24 is patterned through a photolithography and an etching process using a gate electrode mask. Subsequently, the tungsten silicide layer 23, the gate polysilicon layer 22, and the gate oxide layer 21 are sequentially etched using the hard mask nitride layer 24 as an etching barrier to form a gate line (word line), and then A buffer oxide film 25, a thin nitride film 26, and an LDD spacer oxide film 27 are sequentially deposited along the structure surface. Here, the LDD spacer oxide layer 27 is for forming a lightly doped drain (LDD) in the peripheral circuit region (the region shown is a cell region and is not shown in the drawing), and is distinguished from the sidewall spacer nitride layer for self-aligned contact. Should be.

다음으로, 도 3b에 도시된 바와 같이 주변회로 영역에서 LDD 스페이서 산화막(27)을 전면 식각하여 LDD 스페이서를 형성하고, 셀 영역에서 CMP 공정 또는 전면 건식 식각 공정을 실시하여 게이트 라인(워드라인) 상부의 LDD 스페이서 산화막(27), 얇은 질화막(26), 버퍼 산화막(25)을 제거함으로써 버퍼 산화막(25)이 노출되도록 한다. 이때, 전면 건식 식각 공정을 수행하는 경우에는 CF계 가스를 소 오스 가스로 사용하는 것이 바람직하다.Next, as shown in FIG. 3B, the LDD spacer oxide layer 27 is etched in the peripheral circuit region to form the LDD spacer, and the CMP process or the entire dry etching process is performed in the cell region to form the upper portion of the gate line (word line). The buffer oxide film 25 is exposed by removing the LDD spacer oxide film 27, the thin nitride film 26, and the buffer oxide film 25. In this case, when performing a full dry etching process, it is preferable to use CF gas as the source gas.

이어서, 도 3c에 도시된 바와 같이 산화막 에천트(예컨대, 완충산화막식긱제(BOE) 용액, 불산(HF) 용액 등)를 사용한 습식 식각을 수행한다. 이때, LDD 스페이서 산화막(27)이 제거되며, 게이트 라인 상부의 버퍼 산화막(25)이 일정 깊이만큼 제거되어 빈 공간이 생긴다. 도면에서 'C'는 버퍼 산화막(25)이 제거된 영역을 나타낸 것이다.Subsequently, wet etching using an oxide etchant (eg, a buffered oxide film (BOE) solution, a hydrofluoric acid (HF) solution, etc.) is performed as shown in FIG. 3C. At this time, the LDD spacer oxide layer 27 is removed, and the buffer oxide layer 25 on the gate line is removed by a predetermined depth to create an empty space. 'C' in the drawing indicates a region from which the buffer oxide film 25 is removed.

계속하여, 도 3d에 도시된 바와 같이 전체 구조 상부에 측벽 스페이서 질화막(28)을 증착한다. 이때, 버퍼 산화막(25)의 습식 식각에 의해 생긴 빈 공간에 측벽 스페이서 질화막(28)이 채워지게 된다.Subsequently, a sidewall spacer nitride film 28 is deposited over the entire structure as shown in FIG. 3D. At this time, the sidewall spacer nitride layer 28 is filled in the empty space formed by the wet etching of the buffer oxide layer 25.

이후, 통상의 공정 순서에 따라 전체 구조 상부에 폴리실리콘막을 증착하고 이를 에치백(또는 CMP) 공정을 통해 랜딩 플러그를 형성하고, 다시 전체 구조 상부에 층간절연막을 증착한 다음, 이를 선택적으로 식각하여 비트라인이 콘택될 랜딩 플러그를 선택적으로 오픈시킨 다음, 비트라인을 형성한다.Thereafter, a polysilicon film is deposited on the entire structure according to a general process sequence, and a landing plug is formed through an etch back (or CMP) process, and an interlayer insulating film is deposited on the entire structure, and then selectively etched. Selectively open the landing plug to which the bit line will be contacted, and then form the bit line.

상기와 같은 공정을 수행하는 경우, 비트라인 콘택홀 식각 공정 또는 비트라인 콘택홀 습식 세정시 버퍼 산화막(25)의 상부에 측벽 스페이서 질화막(28)이 존재하기 때문에 버퍼 산화막(25)의 손실을 방지할 수 있으며, 비트라인 형성시 게이트 전도막이 노출되지 않기 때문에 비트라인과 게이트 전극(워드라인) 간의 단락을 방지할 수 있게 된다.
When the above process is performed, since the sidewall spacer nitride layer 28 is present on the buffer oxide layer 25 during the bit line contact hole etching process or the bit line contact hole wet cleaning, the loss of the buffer oxide layer 25 is prevented. Since the gate conductive layer is not exposed when the bit line is formed, a short circuit between the bit line and the gate electrode (word line) can be prevented.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 LDD 스페이서 산화막을 적용하는 경우를 일례로 들어 설명하였으나, 본 발명은 LDD 스페이서 산화막을 적용하지 않는 경우에도 적용된다.
For example, in the above-described embodiment, the case where the LDD spacer oxide film is applied is described as an example, but the present invention is also applied when the LDD spacer oxide film is not applied.

전술한 본 발명은 버퍼 산화막의 손실에 따른 비트라인-워드라인 간의 단락을 방지하는 효과가 있으며, 이로 인하여 소자의 신뢰도 및 수율 개선을 기대할 수 있다.
As described above, the present invention has an effect of preventing a short circuit between the bit line and the word line due to the loss of the buffer oxide layer, thereby improving the reliability and yield of the device.

Claims

Forming a gate line including a gate conductive layer and a mask insulating layer on the silicon substrate on which the gate oxide layer is formed;

Forming a buffer oxide film and a nitride film along the entire structure surface on which the gate line is formed;

Removing the buffer oxide film and the nitride film over the mask insulating film to expose the buffer oxide film;

Removing the buffer oxide layer by a predetermined depth; And

Forming a sidewall spacer nitride layer over the entire structure from which the buffer oxide layer is removed by a predetermined depth, and filling the sidewall spacer nitride layer in the space where the buffer oxide layer is removed;

Semiconductor device manufacturing method comprising a.

The method of claim 1,

After the step of forming the buffer oxide film and nitride film,

And depositing an LDD spacer oxide film on the nitride film.

The method of claim 2,

In the step of removing the buffer oxide film by a predetermined depth,

And the LDD spacer oxide film is removed.

The method according to claim 1 or 3,

In the step of removing the buffer oxide film by a predetermined depth,

A method of fabricating a semiconductor device, comprising performing wet etching using an oxide film etchant.

The method of claim 1,

Exposing the buffer oxide layer,

And performing a dry etching using a CF-based gas as a source to remove the buffer oxide film and the nitride film over the mask insulating film.