KR100582355B1 - Method for forming contact plug in semiconductor device - Google Patents

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Abstract

본 발명은 LPC-하드마스크질화막을 적용함에 따라 발생하는 웨이퍼내 균일도 불량을 방지하는데 적합한 반도체소자의 콘택플러그 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계, 상기 평탄화된 층간절연막 상에 콘택마스크 형태로 패터닝된 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 하드마스크상에 폴리실리콘막을 증착하는 단계, 상기 콘택홀을 제외한 지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계, 및 상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 상기 콘택홀에 매립되는 콘택플러그를 형성하는 단계를 포함한다.The present invention is to provide a method for forming a contact plug of a semiconductor device suitable for preventing in-wafer uniformity defects generated by applying an LPC-hard mask nitride film. To this end, the present invention provides a method for forming a contact plug on a semiconductor substrate. Forming a plurality of gate lines that are hard mask nitride films, forming an interlayer insulating film on the entire surface including the gate lines, and planarizing the interlayer insulating film until the thickness remains at a predetermined thickness above the gate line. Forming a hard mask patterned in the form of a contact mask on the interlayer insulating layer, forming a contact hole for opening the surface of the semiconductor substrate between the gate lines by etching the interlayer insulating layer using the hard mask as an etch barrier; Polysilicon film on the hard mask including the hole Depositing, etching back to remove the polysilicon film except for the contact hole, but etching back to the hard mask, and chemically mechanically polishing the polysilicon film until the surface of the gate line is exposed. Forming a contact plug embedded in the contact plug.

랜딩플러그콘택, CMP, LPC, 균일도, 하드마스크질화막, 에치백Landing Plug Contact, CMP, LPC, Uniformity, Hard Mask Nitride, Etch Back

Description

반도체소자의 콘택플러그 형성 방법{METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE} Method for forming contact plug of semiconductor device {METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}             

도 1a 내지 도 1e는 종래 기술에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도,1A to 1E are cross-sectional views illustrating a method for forming a landing plug contact of a semiconductor device according to the prior art;

도 2a는 주변지역에 근접한 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진,Figure 2a is a SEM photograph showing the results after LPP-CMP in the cell region close to the surrounding area,

도 2b는 주변지역에서 먼 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진,Figure 2b is a SEM photograph showing the results after LPP-CMP in the cell region far from the surrounding area,

도 3a 내지 도 3e는 본 발명의 실시예에 따른 랜딩플러그콘택 형성 방법을 도시한 공정 단면도,3A to 3E are cross-sectional views illustrating a method for forming a landing plug contact according to an embodiment of the present invention;

도 4a는 본 발명의 실시예에 따른 주변지역에 근접한 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진, Figure 4a is a SEM photograph showing the result after LPP-CMP in the cell region close to the surrounding area according to an embodiment of the present invention,

도 4b는 본 발명의 실시예에 따른 주변지역에서 먼 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진,4b is a SEM photograph showing the results after LPP-CMP in a cell region far from the surrounding area according to the embodiment of the present invention;

도 5는 종래기술과 본 발명의 실시예에 따른 LPP-CMP후에 잔류하는 게이트하드마스크질화막의 두께를 비교한 도면.5 is a view comparing the thickness of the gate hard mask nitride film remaining after the LPP-CMP according to the prior art and the embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film

33 : 게이트산화막 34 : 게이트전극33: gate oxide film 34: gate electrode

35 : 게이트하드마스크질화막 36 : 소스/드레인35: gate hard mask nitride film 36: source / drain

37 : 게이트스페이서 38 : LPC-스톱질화막37 gate spacer 38 LPC-stop nitride film

39 : 층간절연막 40 : LPC-하드마스크질화막39: interlayer insulating film 40: LPC-hard mask nitride film

41 : LPC-마스크 42 : 콘택홀41: LPC-Mask 42: Contact Hole

44b : 랜딩플러그폴리실리콘44b: Landing plug polysilicon

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택플러그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for forming a contact plug of a semiconductor device.

일반적으로 반도체소자 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.In general, in the manufacture of semiconductor devices, electrical contact with a capacitor and a bit line is possible through a contact connected to a source / drain of a transistor.

최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. Recently, as the degree of integration of semiconductor devices increases, the gap between conductive lines such as gate lines has narrowed, and thus, contact process margins have decreased. In order to secure such a contact process margin, a self aligned contact (SAC) process is being performed.

도 1a 내지 도 1e는 종래 기술에 따른 반도체소자의 랜딩플러그콘택(Landing Plug Contact; LPC) 형성 방법을 도시한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a landing plug contact (LPC) of a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 게이트전극(14) 및 게이트하드마스크질화막(15)의 순서로 적층된 게이트라인을 복수개 형성한다.As shown in FIG. 1A, after forming the field oxide film 12 for isolation between devices on the semiconductor substrate 11, the gate oxide film 13, the gate electrode 14, and the gate hard on the semiconductor substrate 11 are formed. A plurality of gate lines stacked in the order of the mask nitride film 15 are formed.

다음으로, 게이트전극(14) 외측의 반도체 기판(11) 내에 이온주입공정을 통해 소스/드레인(16)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(17)를 형성한다.Next, after the source / drain 16 is formed in the semiconductor substrate 11 outside the gate electrode 14 through an ion implantation process, the gate spacer 17 is formed in contact with both sidewalls of the gate line.

다음으로, 게이트라인을 포함한 전면에 랜딩플러그콘택(LPC) 식각시 식각스톱(Etch stop) 역할을 하는 LPC-스톱질화막(18)을 증착한 후, LPC-스톱질화막(18) 상에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(Inter Layer Dielectric, 19)을 증착한다. 계속해서, 게이트라인 상부에서 일정두께로 잔류할 때까지 층간절연막(19)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 평탄화시킨다. 이와 같이, 층간절연막(19)을 미리 화학적기계적연마를 통해 평탄화시키면 후속 LPC 마스크(LPC Mask) 공정의 마진을 확보하고, 또한 화학적기계적연마시에 게이트라인 위에 층간절연막(19)을 일정두께로 남겨 이를 자기정렬콘택식각 공정시에 이용한다. 이하, 층간절연막(19)을 평탄화시키기 위한 화학적기계적연마 공정을 'ILD-CMP'라고 약칭한다.Next, after depositing the LPC-stop nitride film 18 serving as an etch stop during the landing plug contact (LPC) etching on the front surface including the gate line, the gate line on the LPC-stop nitride film 18 between The interlayer dielectric 19 is deposited until the gap is sufficiently filled. Subsequently, the interlayer insulating film 19 is planarized through chemical mechanical polishing (CMP) until it remains at a predetermined thickness over the gate line. As such, when the interlayer insulating film 19 is planarized through chemical mechanical polishing in advance, a margin of a subsequent LPC mask process is secured, and the interlayer insulating film 19 is left at a predetermined thickness on the gate line during chemical mechanical polishing. This is used during the self-aligned contact etching process. Hereinafter, the chemical mechanical polishing process for planarizing the interlayer insulating film 19 will be abbreviated as 'ILD-CMP'.

다음에, 평탄화된 층간절연막(19) 상에 랜딩플러그콘택 식각시 패터닝을 용이하기 진행하기 위한 LPC-하드마스크질화막(20)을 형성한 후, LPC-하드마스크질화 막(20) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(21)를 형성한다. LPC-마스크(21)는 'T' 또는 'I'와 같은 라인형(Line type) 콘택마스크이다.Next, after forming the LPC-hard mask nitride film 20 to facilitate the patterning during the landing plug contact etching on the planarized interlayer insulating film 19, a photoresist film is formed on the LPC-hard mask nitride film 20. It is applied and patterned by exposure and development to form the LPC-mask 21. The LPC-mask 21 is a line type contact mask such as 'T' or 'I'.

도 1b에 도시된 바와 같이, LPC-마스크(21)를 식각마스크로 LPC-하드마스크질화막(20)을 패터닝한 후 LPC-마스크(21) 및 LPC-하드마스크질화막(20)을 식각마스크로 층간절연막(19)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(22)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. 이때, 층간절연막(19)은 LPC-스톱질화막(18)에서 식각이 스톱될때까지 진행하고, 이후 LPC-스톱질화막(18)을 식각하여 반도체 기판(11) 표면을 노출시킨다.As shown in FIG. 1B, the LPC-mask 21 and the LPC-hard mask nitride film 20 are etched after the LPC-mask 21 is patterned using the LPC-hard mask nitride film 20 as an etch mask. The self-aligned contact etching (SAC) process of etching the insulating film 19 to open the contact hole 22 for the landing plug contact (LPC) is performed. At this time, the interlayer insulating film 19 proceeds until the etching stops at the LPC-stop nitride film 18, and then the LPC-stop nitride film 18 is etched to expose the surface of the semiconductor substrate 11.

도 1c에 도시된 바와 같이, LPC-마스크(21)를 제거한 후에, 콘택홀(22)을 충분히 채울때까지 LPC-하드마스크질화막(20)을 포함한 전면에 BO USG(Barrier Oxide Undoped Silicate Glass, 23)를 증착한 후 에치백공정을 진행하여 콘택홀(22)을 오픈시킨다.As shown in FIG. 1C, after the LPC-mask 21 is removed, a barrier oxide undoped silicate glass (BO USG) 23 is formed on the front surface including the LPC-hard mask nitride film 20 until the contact hole 22 is sufficiently filled. ) And the etch back process is performed to open the contact hole 22.

다음으로, 콘택홀(22)을 채울때까지 BO USG(23) 상에 폴리실리콘막(24)을 증착한다.Next, the polysilicon film 24 is deposited on the BO USG 23 until the contact hole 22 is filled.

도 1d에 도시된 바와 같이, 주변영역의 폴리실리콘막(24)을 제거하기 위해 에치백공정을 진행한다. 이로써, 셀영역에만 폴리실리콘막(24a)이 잔류한다.As shown in FIG. 1D, an etch back process is performed to remove the polysilicon film 24 in the peripheral region. As a result, the polysilicon film 24a remains only in the cell region.

도 1e에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(15)의 표면이 드러날때까지 폴리실리콘(24a)을 화학적기계적연마하여 콘택홀(22)에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(Landing Plug Polysilicon; LPP)(24b)을 형성한다.As shown in FIG. 1E, the landing plug contact (LPC) embedded in the contact hole 22 by chemical mechanical polishing of the polysilicon 24a until the surface of the gate hard mask nitride film 15, which is the uppermost layer of the gate line, is exposed. ), Ie, Landing Plug Polysilicon (LPP) 24b.

상기에서 랜딩플러그폴리실리콘(LPP, 24b)을 형성하기 위한 화학적기계적연마를 'LPP-CMP'라고 약칭한다.The chemical mechanical polishing for forming the landing plug polysilicon (LPP, 24b) is abbreviated as 'LPP-CMP'.

상술한 종래 기술은 자기정렬콘택식각 공정시 패터닝의 마진 확보를 위하여 LPC-하드마스크질화막(20)을 사용하고 있으나, LPC-하드마스크질화막(20)은 후속 LPP-CMP에서 좋지 않은 영향을 준다. The prior art described above uses the LPC-hard mask nitride film 20 to secure the margin of the patterning during the self-aligned contact etching process, but the LPC-hard mask nitride film 20 has an adverse effect on subsequent LPP-CMP.

즉, 콘택홀(22) 형성후에 주변지역에서 잔류하는 LPC-하드마스크질화막(20)은 질화막에 선택비를 갖는 산화막용 슬러리를 사용하는 LPP CMP에서 연마를 지연시켜 주변지역에 인접하는 셀의 랜딩플러그폴리실리콘(24b)의 분리불량(도 1e의 'x' 참조)을 초래하게 되고, 반면에 주변지역으로부터 먼 곳에 위치하는 랜딩플러그폴리실리콘(24b)은 충분히 분리가 되어(도 1e의 'y' 참조), 웨이퍼 전체적으로 랜딩플러그폴리실리콘(24b)의 균일도가 불량해진다.That is, the LPC-hard mask nitride film 20 remaining in the peripheral area after the formation of the contact hole 22 is delayed in LPP CMP using an oxide film slurry having a selectivity to the nitride film, thereby landing the cells adjacent to the peripheral area. This results in poor separation of the plug polysilicon 24b (see 'x' in FIG. 1e), while landing plug polysilicon 24b located far from the surrounding area is sufficiently separated ('y in FIG. 1e). ), The uniformity of the landing plug polysilicon 24b becomes poor throughout the wafer.

게다가, 주변지역에 근접하는 셀을 완전히 분리시키기 위해 연마시간을 길게 가져가면 주변지역에서 먼 셀은 타겟보다 과도연마가 일어나 LPP-CMP후에 잔류하는 게이트하드마스크질화막이 얇게 잔류하게 된다(도 1e의 'd' 참조), 이는 후속 비트라인콘택이나 스토리지노드콘택 형성시에 추가로 게이트하드마스크질화막의 손실을 초래함에 따라 비트라인콘택이나 스토리지노드콘택이 게이트전극과 숏트되는 자기정렬콘택 페일(SAC Fail)을 유발시키는 문제가 있다.In addition, if the polishing time is prolonged to completely separate the cells close to the surrounding area, cells far away from the surrounding area are over-polishing than the target, and the gate hard mask nitride film remaining after the LPP-CMP remains thin (Fig. 1E). 'D'), which is a self-aligned contact fail (SAC Fail) in which the bit line contact or the storage node contact is shorted with the gate electrode as a result of additional loss of the gate hard mask nitride layer in the subsequent formation of the bit line contact or the storage node contact. There is a problem that causes).

도 2a는 주변지역에 근접한 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM(Secondary Electron Microscope) 사진이고, 도 2b는 주변지역에서 먼 셀영역에 서의 LPP-CMP후의 결과를 나타낸 SEM 사진이다.FIG. 2A is a SEM (Secondary Electron Microscope) photograph showing the results after LPP-CMP in a cell region close to the surrounding area, and FIG. 2B is a SEM photograph showing the results after LPP-CMP in a cell region far from the surrounding area.

도 2a 및 도 2b에 도시된 바와 같이, 주변지역에 근접한 셀영역과 주변지역에서 먼 셀영역에서의 랜딩플러그폴리실리콘이 각각 56nm, 76nm로 형성되어 웨이퍼의 전체 영역에서 균일도가 불량함을 알 수 있다.As shown in FIGS. 2A and 2B, the landing plug polysilicon is formed at 56 nm and 76 nm in the cell region close to the peripheral region and the cell region far away from the peripheral region, respectively, indicating that the uniformity is poor in the entire region of the wafer. have.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, LPC-하드마스크질화막을 적용함에 따라 발생하는 웨이퍼내 균일도 불량을 방지하는데 적합한 반도체소자의 콘택플러그 형성 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for forming a contact plug of a semiconductor device which is suitable for preventing uniformity defects in a wafer caused by applying an LPC-hard mask nitride film. .

상기 목적을 달성하기 위한 본 발명의 콘택플러그 형성 방법은 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계, 상기 평탄화된 층간절연막 상에 콘택마스크 형태로 패터닝된 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 하드마스크상에 폴리실리콘막을 증착하는 단계, 상기 콘택홀을 제외한 지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계, 및 상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 상기 콘택홀에 매립되는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.The method for forming a contact plug according to the present invention for achieving the above object comprises the steps of forming a plurality of gate lines whose top layer is a gate hard mask nitride film on a semiconductor substrate, and forming an interlayer insulating film on the entire surface including the gate lines. Planarizing the interlayer insulating layer until the thickness remains on the gate line, forming a patterned hard mask in the form of a contact mask on the planarized interlayer insulating layer, and forming the hard mask as an etch barrier. Etching a insulating film to form a contact hole for opening a semiconductor substrate surface between the gate lines, depositing a polysilicon film on the hard mask including the contact hole, and removing the polysilicon film in the region excluding the contact hole To etch back to the hard mask And chemically polishing the polysilicon film until the surface of the gate line is exposed to form a contact plug embedded in the contact hole.

또한, 본 발명의 콘택플러그 형성 방법은 셀영역과 주변영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계, 상기 평탄화된 층간절연막 상에 콘택마스크 형태로 패터닝된 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 상기 층간절연막을 식각하여 상기 셀영역에콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 하드마스크 상에 폴리실리콘막을 증착하는 단계, 상기 주변지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계, 및 상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 상기 콘택홀에 매립되는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method for forming a contact plug according to the present invention may include forming a plurality of gate lines having a top layer thereof as a gate hard mask nitride layer on a semiconductor substrate in which cell regions and peripheral regions are defined; Forming a hard mask patterned in the form of a contact mask on the planarized interlayer insulating layer, forming a hard mask on the planarized interlayer insulating layer, and forming a hard mask on the planarized interlayer insulating layer. Etching the interlayer insulating layer with a barrier to form a contact hole in the cell region, depositing a polysilicon layer on the hard mask including the contact hole, and etching back to remove the polysilicon layer in the peripheral region. Etching back to the hard mask, and until the surface of the gate line is exposed Characterized in that it comprises a step of chemical mechanical polishing the polysilicon film to form a contact plug buried in the contact holes.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3a 내지 도 3e는 본 발명의 실시예에 따른 콘택플러그 형성 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method for forming a contact plug according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 게이트전극(34) 및 게이트하드마스크질화막(35)의 순서로 적층된 게이트라인을 복수개 형성한다.As shown in FIG. 3A, after the field oxide film 32 is formed on the semiconductor substrate 31 for isolation between devices, the gate oxide film 33, the gate electrode 34, and the gate hard on the semiconductor substrate 31 are formed. A plurality of gate lines stacked in the order of the mask nitride film 35 are formed.

다음으로, 게이트전극(34) 외측의 반도체 기판(31) 내에 이온주입공정을 통해 소스/드레인(36)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(37)를 형성한다.Next, after the source / drain 36 is formed in the semiconductor substrate 31 outside the gate electrode 34 through an ion implantation process, the gate spacer 37 is formed in contact with both sidewalls of the gate line.

다음으로, 게이트라인을 포함한 전면에 랜딩플러그콘택(LPC) 식각시 식각스톱(Etch stop) 역할을 하는 LPC-스톱질화막(38)을 증착한 후, LPC-스톱질화막(38) 상에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(Inter Layer Dielectric, 39)을 증착한다. Next, after depositing the LPC-stop nitride film 38 which serves as an etch stop when the landing plug contact (LPC) is etched on the front surface including the gate line, the gate line is formed on the LPC-stop nitride film 38. The interlayer dielectric 39 is deposited until the gap is sufficiently filled.

계속해서, 게이트라인 상부에서 일정두께로 잔류할 때까지 층간절연막(39)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 평탄화시킨다. 이와 같이, 층간절연막(39)을 미리 화학적기계적연마를 통해 평탄화시키면 후속 LPC 마스크(LPC Mask) 공정의 마진을 확보하고, 또한 화학적기계적연마시에 게이트라인 위에 층간절연막(39)을 일정두께로 남겨 이를 자기정렬콘택식각 공정시에 이용한다. 이하, 층간절연막(39)을 평탄화시키기 위한 화학적기계적연마 공정을 'ILD-CMP'라고 약칭한다.Subsequently, the interlayer insulating film 39 is planarized through chemical mechanical polishing (CMP) until it remains at a predetermined thickness over the gate line. As such, when the interlayer insulating film 39 is planarized through chemical mechanical polishing in advance, a margin of a subsequent LPC mask process is secured, and the interlayer insulating film 39 is left at a predetermined thickness on the gate line during chemical mechanical polishing. This is used during the self-aligned contact etching process. Hereinafter, a chemical mechanical polishing process for planarizing the interlayer insulating film 39 is abbreviated as 'ILD-CMP'.

다음에, 평탄화된 층간절연막(39) 상에 랜딩플러그콘택 식각시 패터닝을 용이하기 진행하기 위한 LPC-하드마스크질화막(40)을 형성한다. 이때, LPC-하드마스 크질화막(40)은 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiON)을 이용한다.Next, an LPC-hard mask nitride film 40 is formed on the planarized interlayer insulating film 39 to facilitate the patterning during the etching of the landing plug contact. In this case, the LPC-hard mask nitride film 40 uses a silicon nitride film (Si 3 N 4 ) or a silicon oxynitride film (SiON).

계속해서, LPC-하드마스크질화막(40) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(41)를 형성한다. LPC-마스크(41)는 'T' 또는 'I'와 같은 라인형(Line type) 콘택마스크이다.Subsequently, a photoresist film is applied on the LPC-hard mask nitride film 40 and patterned by exposure and development to form the LPC-mask 41. The LPC-mask 41 is a line type contact mask such as 'T' or 'I'.

도 3b에 도시된 바와 같이, LPC-마스크(41)를 식각마스크로 LPC-하드마스크질화막(40)을 패터닝한 후 LPC-마스크(41) 및 LPC-하드마스크질화막(40)을 식각마스크로 층간절연막(39)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(42)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. 이때, 층간절연막(39)은 LPC-스톱질화막(38)에서 식각이 스톱될때까지 진행하고, 이후 LPC-스톱질화막(38)을 식각하여 반도체 기판(31) 표면을 노출시킨다.As shown in FIG. 3B, the LPC-mask 41 and the LPC-hard mask nitride film 40 are interlayered as an etch mask after patterning the LPC-hard mask nitride film 40 using the LPC-mask 41 as an etching mask. The self-aligned contact etching (SAC) process of etching the insulating layer 39 to open the contact hole 42 for the landing plug contact (LPC) is performed. At this time, the interlayer insulating film 39 proceeds until the etching stops at the LPC-stop nitride film 38, and then the LPC-stop nitride film 38 is etched to expose the surface of the semiconductor substrate 31.

도 3c에 도시된 바와 같이, LPC-마스크(41)를 제거한 후에, 콘택홀(42)을 충분히 채울때까지 LPC-하드마스크질화막(40)을 포함한 전면에 BO USG(Buffer Oxide Undoped Silicate Glass, 43)를 증착한 후 에치백공정을 진행하여 콘택홀(42)을 오픈시킨다.As shown in FIG. 3C, after the LPC-mask 41 is removed, the buffer oxide undoped silicate glass 43 is formed on the front surface including the LPC-hard mask nitride film 40 until the contact hole 42 is sufficiently filled. ) And the etch back process is performed to open the contact hole 42.

다음으로, 콘택홀(42)을 채울때까지 BO USG(43) 상에 폴리실리콘막(44)을 증착한다.Next, the polysilicon film 44 is deposited on the BO USG 43 until the contact hole 42 is filled.

도 3d에 도시된 바와 같이, 주변영역의 폴리실리콘막(44)을 제거하기 위해 에치백공정을 진행하되, LPC-하드마스크질화막(40)과 BO USG(43)도 에치백하여 층간절연막(39)만 잔류시킨다. 이로써, 셀영역에만 폴리실리콘막(44a)이 잔류하고, 셀영역과 주변영역에는 LPC-하드마스크질화막(40)과 BO USG(43)가 잔류하지 않는다.As shown in FIG. 3D, an etch back process is performed to remove the polysilicon film 44 in the peripheral region, but the LPC-hard mask nitride film 40 and the BO USG 43 are also etched back to interlayer insulating film 39. ) Only. As a result, the polysilicon film 44a remains only in the cell region, and the LPC-hard mask nitride film 40 and the BO USG 43 do not remain in the cell region and the peripheral region.

도 3e에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(35)의 표면이 드러날때까지 폴리실리콘막(44a)을 화학적기계적연마하여 콘택홀(42)에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(Landing Plug Polysilicon; LPP)(44b)을 형성한다. As shown in FIG. 3E, the landing plug contact embedded in the contact hole 42 by chemical mechanical polishing of the polysilicon layer 44a until the surface of the gate hard mask nitride layer 35, which is the uppermost layer of the gate line, is exposed. LPC), i.e., Landing Plug Polysilicon (LPP) 44b.

상기에서 랜딩플러그폴리실리콘(LPP, 44b)을 형성하기 위한 화학적기계적연마를 'LPP-CMP'라고 약칭하며, LPP-CMP시에 슬러리는 일반적인 산화막용 슬러리를 이용하여 층간절연막(39)까지 연마한다. 즉, LPP-CMP 시에 연마선택비가 유사한 폴리실리콘막(44a)과 층간절연막(39)을 화학적기계적연마하므로 연마시간을 길게 가져갈 필요가 없다. 한편, 종래기술은 LPP-CMP 시에 LPC-하드마스크질화막까지 화학적기계적연마해야 하므로 연마시간을 길게 가져가는 문제가 있었다.In the above, chemical mechanical polishing for forming landing plug polysilicon (LPP, 44b) is abbreviated as 'LPP-CMP', and in LPP-CMP, the slurry is polished to the interlayer insulating film 39 by using a common oxide film slurry. . That is, in the case of LPP-CMP, the polysilicon film 44a and the interlayer insulating film 39 having similar polishing selectivities are chemically mechanically polished, so that the polishing time need not be lengthened. On the other hand, the prior art has a problem that the polishing time is long because the chemical mechanical polishing to LPC-hard mask nitride film in LPP-CMP.

상술한 실시예에 따르면, LPP-CMP 진행전에 미리 LPC-하드마스크질화막(40)과 BO USG(43)를 제거하므로 LPP-CMP 진행시 과도연마없이 폴리실리콘(44a)을 균일하게 화학적기계적연마할 수 있다.According to the above-described embodiment, the LPC-hard mask nitride film 40 and the BO USG 43 are removed in advance before the LPP-CMP process so that the polysilicon 44a can be uniformly chemically mechanically polished without excessive polishing during the LPP-CMP process. Can be.

먼저, LPP-CMP 진행시 연마를 지연시키는 LPC-하드마스크질화막(40)과 BO USG(43)가 없으므로 주변지역에 인접하는 셀과 주변지역으로부터 먼 곳에 위치하는 셀의 랜딩플러그폴리실리콘(44b)이 충분히 분리가 되어 웨이퍼 전체적으로 랜딩플러그폴리실리콘(44b)의 균일도가 좋아진다.First, since there is no LPC-hard mask nitride film 40 and BO USG 43 which delay the polishing during the LPP-CMP process, the landing plug polysilicon 44b of the cell adjacent to the surrounding area and the cell located far from the surrounding area. This separation is sufficient to improve the uniformity of the landing plug polysilicon 44b throughout the wafer.

위와 같이 LPC-하드마스크질화막(40)과 BO USG(43)가 없이 LPP-CMP를 진행하 면, 주변지역에 근접하는 랜딩플러그폴리실리콘(44b)을 분리시키기 위해 연마시간을 길게 가져갈 필요가 없고, 이는 LPP-CMP후에 잔류하는 게이트하드마스크질화막(35)을 셀영역에서 전체적으로 균일하면서도 두껍게 잔류시킬 수 있다(도 3e의 'd1' 참조). 이로써 후속 비트라인콘택이나 스토리지노드콘택 형성시에 추가로 게이트하드마스크질화막(35)이 손실되더라도 그 두께가 충분히 두꺼우므로 비트라인콘택이나 스토리지노드콘택이 게이트전극과 숏트되는 자기정렬콘택 페일(SAC Fail)이 유발되지 않는다.As described above, when the LPP-CMP is performed without the LPC-hard mask nitride film 40 and the BO USG 43, it is not necessary to take a long polishing time to separate the landing plug polysilicon 44b close to the surrounding area. This allows the gate hard mask nitride film 35 remaining after LPP-CMP to remain uniform and thick in the cell region as a whole (see 'd1' in FIG. 3E). As a result, even when the gate hard mask nitride layer 35 is lost at the time of forming the subsequent bit line contact or the storage node contact, the thickness thereof is sufficiently thick. ) Is not triggered.

도 4a는 본 발명의 실시예에 따른 주변지역에 근접한 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진이고, 도 4b는 본 발명의 실시예에 따른 주변지역에서 먼 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진이다.Figure 4a is a SEM photograph showing the results after the LPP-CMP in the cell region close to the peripheral area according to an embodiment of the present invention, Figure 4b is an LPP-CMP in a cell region far from the peripheral area according to an embodiment of the present invention It is an SEM photograph which shows the result after.

도 4a 및 도 4b에 도시된 바와 같이, 주변지역에 근접한 셀영역과 주변지역에서 먼 셀영역에서의 랜딩플러그폴리실리콘이 각각 72nm, 74nm로 형성되어 균일도가 좋아짐을 알 수 있다.As shown in FIGS. 4A and 4B, the landing plug polysilicon is formed at 72 nm and 74 nm in the cell region close to the peripheral region and the cell region far from the peripheral region, respectively, to improve the uniformity.

도 5는 종래기술과 본 발명의 실시예에 따른 LPP-CMP후에 잔류하는 게이트하드마스크질화막의 두께를 비교한 도면이다.5 is a view comparing the thickness of the gate hard mask nitride film remaining after the LPP-CMP according to the prior art and the embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명과 같이 LPC-하드마스크질화막과 BO USG을 제거한 후에 LPP-CMP를 진행하면 게이트하드마스크질화막을 800Å 이상 특히, 2000Å 두께 이상으로 충분히 두껍게 잔류시킬 수 있다.As shown in FIG. 5, when the LPP-CMP is performed after the removal of the LPC-hard mask nitride film and the BO USG as in the present invention, the gate hard mask nitride film can be sufficiently thick to have a thickness of 800 특히 or more, especially 2000 Å or more.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 랜딩플러그를 형성하기 위한 LPP-CMP 시의 균일도를 웨이퍼 전체 영역에서 균일하게 확보할 수 있는 효과가 있다.The present invention described above has the effect of ensuring uniformity in the entire area of the wafer during the LPP-CMP for forming the landing plug.

또한, LPP-CMP후의 연마균일도를 확보함과 동시에 게이트하드마스크질화막의 두께를 충분히 확보하므로써 후속 비트라인콘택 및 스토리지노드콘택 식각시 페일을 줄여 반도체소자의 수율을 향상시킬 수 있는 효과가 있다.


In addition, while ensuring the uniformity of the polishing after the LPP-CMP, while sufficiently securing the thickness of the gate hard mask nitride film, it is possible to reduce the fail during subsequent bit line contact and storage node contact etching to improve the yield of the semiconductor device.


Claims (8)

반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;Forming a plurality of gate lines on the semiconductor substrate, the top layer of which is a gate hard mask nitride film; 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface including the gate line; 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계;Planarizing the interlayer dielectric layer until the gate line remains at a predetermined thickness above the gate line; 상기 평탄화된 층간절연막 상에 콘택마스크 형태로 패터닝된 하드마스크를 형성하는 단계;Forming a hard mask patterned in the form of a contact mask on the planarized interlayer insulating film; 상기 하드마스크를 식각배리어로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계;Etching the interlayer insulating layer using the hard mask as an etch barrier to form a contact hole for opening a surface of the semiconductor substrate between the gate lines; 상기 콘택홀을 포함한 상기 하드마스크상에 폴리실리콘막을 증착하는 단계;Depositing a polysilicon film on the hard mask including the contact hole; 상기 콘택홀을 제외한 지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계; 및Etching back to remove the polysilicon layer except for the contact hole, but back to the hard mask; And 상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 상기 콘택홀에 매립되는 콘택플러그를 형성하는 단계Chemically polishing the polysilicon layer until the surface of the gate line is exposed to form a contact plug embedded in the contact hole 를 포함하는 반도체소자의 콘택플러그 형성 방법.Contact plug formation method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 콘택홀을 제외한 지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계는,To etch back to remove the polysilicon film except for the contact hole, the etch back to the hard mask, 상기 콘택홀 지역에 상기 폴리실리콘막을 일부 잔류시키는 조건으로 진행하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.And forming a portion of the polysilicon film in the contact hole region. 제1항에 있어서,The method of claim 1, 상기 하드마스크를 형성하는 단계는,Forming the hard mask, 상기 층간절연막 상에 하드마스크를 형성하는 단계;Forming a hard mask on the interlayer insulating film; 상기 하드마스크 상에 콘택마스크를 형성하는 단계; 및Forming a contact mask on the hard mask; And 상기 콘택마스크를 식각배리어로 하여 상기 하드마스크를 패터닝하는 단계Patterning the hard mask using the contact mask as an etch barrier 를 포함하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.A contact plug forming method of a semiconductor device comprising a. 제1항 또는 제3항에 있어서,The method according to claim 1 or 3, 상기 하드마스크는 실리콘질화막 또는 실리콘산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.The hard mask may be formed of a silicon nitride film or a silicon oxynitride film. 셀영역과 주변영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트 하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;Forming a plurality of gate lines whose top layer is a gate hard mask nitride layer on a semiconductor substrate in which cell regions and peripheral regions are defined; 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface including the gate line; 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계;Planarizing the interlayer dielectric layer until the gate line remains at a predetermined thickness above the gate line; 상기 평탄화된 층간절연막 상에 콘택마스크 형태로 패터닝된 하드마스크를 형성하는 단계;Forming a hard mask patterned in the form of a contact mask on the planarized interlayer insulating film; 상기 하드마스크를 식각배리어로 상기 층간절연막을 식각하여 상기 셀영역에콘택홀을 형성하는 단계;Forming a contact hole in the cell region by etching the interlayer insulating layer using the hard mask as an etch barrier; 상기 콘택홀을 포함한 상기 하드마스크 상에 폴리실리콘막을 증착하는 단계;Depositing a polysilicon layer on the hard mask including the contact hole; 상기 주변지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계; 및Etching back to remove the polysilicon film in the surrounding area but etching back to the hard mask; And 상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 상기 콘택홀에 매립되는 콘택플러그를 형성하는 단계Chemically polishing the polysilicon layer until the surface of the gate line is exposed to form a contact plug embedded in the contact hole 를 포함하는 반도체소자의 콘택플러그 형성 방법.Contact plug formation method of a semiconductor device comprising a. 제5항에 있어서,The method of claim 5, 상기 콘택홀을 제외한 지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계는,To etch back to remove the polysilicon film except for the contact hole, the etch back to the hard mask, 상기 콘택홀 지역에 상기 폴리실리콘막을 일부 잔류시키는 조건으로 진행하 는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.And forming a portion of the polysilicon film in the contact hole region. 제5항에 있어서,The method of claim 5, 상기 하드마스크를 형성하는 단계는,Forming the hard mask, 상기 층간절연막 상에 하드마스크를 형성하는 단계;Forming a hard mask on the interlayer insulating film; 상기 하드마스크 상에 콘택마스크를 형성하는 단계; 및Forming a contact mask on the hard mask; And 상기 콘택마스크를 식각배리어로 하여 상기 하드마스크를 패터닝하는 단계Patterning the hard mask using the contact mask as an etch barrier 를 포함하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.A contact plug forming method of a semiconductor device comprising a. 제5항 또는 제7항에 있어서,The method according to claim 5 or 7, 상기 하드마스크는 실리콘질화막 또는 실리콘산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.The hard mask may be formed of a silicon nitride film or a silicon oxynitride film.
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