KR20050067485A - Method for fabrication semiconductor device having triple gate-spacer - Google Patents
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Abstract
본 발명은 주변영역에 삼중 구조의 게이트스페이서를 형성하기 위해 도입된 실리콘산화막의 습식식각시 하부의 실리콘질화막이 어택받는 것을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 셀영역과 주변영역이 정의된 반도체 기판 상에 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인 상부에 게이트스페이서막으로 실리콘산화막, 실리콘질화막 및 저유전층을 차례로 형성하는 단계, 상기 저유전층 상에 상기 셀영역을 덮고 상기 주변영역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 게이트스페이서막을 이방성식각하여 상기 주변회로영역의 게이트라인의 양측벽에 삼중 구조의 게이트스페이서를 형성하는 단계, 및 상기 감광막패턴과 상기 셀영역에 잔류하는 저유전층을 동시에 제거하기 위한 식각조건하에서 상기 감광막패턴을 제거하는 단계를 포함하므로써, 저유전층을 제거하기 위한 별도의 습식식각공정이 생략되므로 저유전층 아래의 실리콘질화막 어택이 발생하지 않아 게이트라인과 비트라인콘택플러그간 브릿지를 방지할 수 있는 효과가 있다. The present invention is to provide a method for manufacturing a semiconductor device suitable for preventing the silicon nitride film of the lower portion from being attacked during the wet etching of the silicon oxide film introduced to form a triple-structured gate spacer in the peripheral region, the present invention provides a cell region And forming a plurality of gate lines on the semiconductor substrate having a predetermined region and a peripheral region, sequentially forming a silicon oxide layer, a silicon nitride layer, and a low dielectric layer as a gate spacer layer on the gate line, and forming the cell region on the low dielectric layer. Forming a photoresist pattern covering the photoresist layer and opening the peripheral region, and anisotropically etching the gate spacer layer using the photoresist pattern as an etch mask to form a gate spacer having a triple structure on both sidewalls of the gate line of the peripheral circuit region; And oil remaining in the photoresist pattern and the cell region. By removing the photoresist pattern under an etching condition for removing the layer at the same time, a separate wet etching process for removing the low dielectric layer is omitted, so that silicon nitride film attack under the low dielectric layer does not occur. There is an effect that can prevent the bridge between the contact plug.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method for manufacturing a semiconductor device.
최근 DRAM(dynamic random access memory)의 셀 어레이(cell array)와 로직 회로(logic circuit)를 하나의 칩(chip) 내에 구현하는 임베디드(embedded) DRAM 기술이 활발히 진행되고 있다. 특히, 주변영역의 소스/드레인 영역과 같이 어느 정도의 깊이 이상을 갖는 접합 영역이 요구되는데 이때 게이트 스페이서(gate spacer)의 폭(width)도 어느 정도 커야 한다. Recently, embedded DRAM technology for implementing a cell array and a logic circuit of a dynamic random access memory (DRAM) in one chip has been actively progressed. In particular, a junction region having a certain depth or more, such as a source / drain region of the peripheral region, is required. In this case, the width of the gate spacer should be somewhat large.
그러나, DRAM 소자가 고집적화 됨에 따라 워드 라인(wordline) 또는 게이트라인의 피치(pitch)가 줄어들게 되므로, 게이트 스페이서의 폭이 증가될수록 셀 어레이 영역의 인접한 게이트 스페이서간 영역이 감소하게 된다. 그러면, 이 영역에 후속 층간절연막을 채울 때 보이드(void)가 발생되고, 자기정렬 콘택 형성시 자기정렬 콘택의 하부의 크기가 감소되어 콘택 저항(contact resistance)이 증가하는 문제점이 발생된다. However, as the DRAM device is highly integrated, the pitch of the word line or the gate line is reduced, and as the width of the gate spacer increases, the area between adjacent gate spacers of the cell array region decreases. Then, voids are generated when the subsequent interlayer insulating film is filled in this region, and the size of the lower portion of the self-aligned contact is reduced when forming the self-aligned contact, thereby causing a problem of increasing contact resistance.
도 1a 내지 도 1c는 종래 기술에 따른 삼중 게이트스페이서를 구비한 반도체 소자의 제조방법을 도시한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a triple gate spacer according to the prior art.
도 1a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(11) 상에 게이트산화막(12)을 형성하고, 게이트산화막(12) 상에 게이트전극(13) 및 게이트하드마스크(14)를 형성한 후 게이트패터닝공정을 통해 복수개의 게이트라인을 형성한다. 이때, 게이트라인은 셀영역 및 주변영역에 각각 형성된다.As shown in FIG. 1A, a gate oxide film 12 is formed on a semiconductor substrate 11 in which a cell region and a peripheral region are defined, and a gate electrode 13 and a gate hard mask 14 are formed on the gate oxide film 12. ) And then form a plurality of gate lines through a gate patterning process. In this case, the gate lines are formed in the cell region and the peripheral region, respectively.
다음에, 게이트라인을 포함한 반도체 기판(11) 상에 제1실리콘산화막(15)과 실리콘질화막(16)을 차례로 증착한 후, 실리콘질화막(16) 상에 제2실리콘산화막(17)을 다시 증착한다. 여기서, 실리콘질화막(16)은 게이트라인과 비트라인콘택플러그간 절연을 위한 것이다.Next, the first silicon oxide film 15 and the silicon nitride film 16 are sequentially deposited on the semiconductor substrate 11 including the gate line, and then the second silicon oxide film 17 is again deposited on the silicon nitride film 16. do. Here, the silicon nitride film 16 is for insulating between the gate line and the bit line contact plug.
다음으로, 제2실리콘산화막(17) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역의 전영역을 덮고 주변영역을 오픈시키는 주변영역오픈마스크층(18)을 형성한다. Next, a photoresist film is coated on the second silicon oxide film 17 and patterned by exposure and development to form a peripheral region open mask layer 18 covering the entire region of the cell region and opening the peripheral region.
도 1b에 도시된 바와 같이, 주변영역오픈마스크층(18)에 의해 드러나는 주변영역의 제1,2실리콘산화막(15, 17)과 실리콘질화막(16)을 이방성 식각방식으로 식각하여 삼중 구조의 게이트스페이서를 형성한다. 이때, 삼중 구조의 게이트스페이서는 제2실리콘산화막(17a)으로 된 돔형 스페이서와 실리콘질화막(16a)과 제1실리콘산화막(15a)으로 된 L자형 스페이서이다.As shown in FIG. 1B, the first and second silicon oxide layers 15 and 17 and the silicon nitride layer 16 of the peripheral region exposed by the peripheral region open mask layer 18 are etched by anisotropic etching to form a gate having a triple structure. Form a spacer. At this time, the gate spacer of the triple structure is a domed spacer made of the second silicon oxide film 17a, an L-shaped spacer made of the silicon nitride film 16a, and the first silicon oxide film 15a.
계속해서, 주변영역의 트랜지스터의 소스/드레인(19)을 형성하기 위한 이온주입을 진행한다.Subsequently, ion implantation is performed to form the source / drain 19 of the transistor in the peripheral region.
도 1c에 도시된 바와 같이, 주변영역오픈마스크층(18)을 제거한 후, 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 셀영역을 오픈시키고 주변영역을 덮는 셀영역오픈마스크층(20)을 형성한다. 그리고 나서, 셀영역의 제2실리콘산화막(17)을 제거하기 위해 습식식각을 진행한다.As shown in FIG. 1C, after the peripheral area open mask layer 18 is removed, the photoresist film is re-coated on the entire surface and patterned by exposure and development to open the cell area and cover the cell area open mask layer 20. To form. Then, wet etching is performed to remove the second silicon oxide film 17 in the cell region.
후속 공정으로, 전면에 층간절연막을 형성하고, 비트라인콘택플러그를 위한 콘택식각을 진행한다.In a subsequent process, an interlayer insulating film is formed on the entire surface, and contact etching for the bit line contact plug is performed.
그러나, 종래기술은 셀영역내 제2실리콘산화막(17)을 제거하기 위한 셀오픈 공정시 습식식각 진행으로 인해 시간이 길어지면 실리콘질화막(16)이 습식케미컬(wet chemical)에 의해 어택받는 문제가 발생한다. 이처럼, 실리콘질화막(16)이 어택받으면, 실리콘질화막이 배리어 역할을 수행하지 못하여 게이트라인과 비트라인콘택플러그간에 브릿지(bridge)가 발생한다. However, the prior art has a problem that the silicon nitride film 16 is attacked by wet chemical when the time is long due to the progress of wet etching during the cell open process for removing the second silicon oxide film 17 in the cell region. Occurs. As such, when the silicon nitride film 16 is attacked, the silicon nitride film does not function as a barrier, and a bridge is generated between the gate line and the bit line contact plug.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 주변영역에 삼중 구조의 게이트스페이서를 형성하기 위해 도입된 실리콘산화막의 습식식각시 하부의 실리콘질화막이 어택받는 것을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above-mentioned problems of the prior art, and is a semiconductor device suitable for preventing the silicon nitride film under attack during wet etching of the silicon oxide film introduced to form a triple spacer gate spacer in the peripheral region. Its purpose is to provide a process for the preparation.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판 상에 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인 상부에 게이트스페이서막으로 실리콘산화막, 실리콘질화막 및 저유전층을 차례로 형성하는 단계, 상기 저유전층 상에 상기 셀영역을 덮고 상기 주변영역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 게이트스페이서막을 이방성식각하여 상기 주변회로영역의 게이트라인의 양측벽에 삼중 구조의 게이트스페이서를 형성하는 단계, 및 상기 감광막패턴과 상기 셀영역에 잔류하는 저유전층을 동시에 제거하기 위한 식각조건하에서 상기 감광막패턴을 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 감광막패턴을 제거하는 단계는, 상기 감광막패턴과 건식식각에 따른 선택비가 없는 등방성 건식식각 방식을 이용하는 것을 특징으로 하고, 상기 저유전층은 FLARE 또는 SiLK를 이용하는 것을 특징으로 한다. A method of manufacturing a semiconductor device of the present invention for achieving the above object is to form a plurality of gate lines on a semiconductor substrate having a cell region and a peripheral region defined, a silicon oxide film, a silicon nitride film as a gate spacer film on the gate line And forming a low dielectric layer in sequence, forming a photoresist pattern covering the cell region and opening the peripheral region on the low dielectric layer, and anisotropically etching the gate spacer layer using the photoresist pattern as an etching mask. Forming a gate spacer having a triple structure on both sidewalls of the gate line, and removing the photoresist pattern under an etching condition for simultaneously removing the photoresist pattern and the low dielectric layer remaining in the cell region. The removing of the photoresist pattern may include: Characterized in that there is no selectivity according to the film pattern and dry etching is characterized in that to use an isotropic dry etching method, the low dielectric layer is characterized in that using FLARE or SiLK.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2c는 본 발명의 실시예에 따른 삼중 게이트스페이서를 구비한 반도체 소자의 제조 방법을 도시한 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a triple gate spacer according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(31) 상에 게이트산화막(32)을 형성하고, 게이트산화막(32) 상에 게이트전극(33) 및 게이트하드마스크(34)를 형성한 후 게이트패터닝공정을 통해 복수개의 게이트라인을 형성한다. 이때, 게이트라인은 셀영역 및 주변회로영역에 각각 형성된다.As shown in FIG. 2A, the gate oxide layer 32 is formed on the semiconductor substrate 31 in which the cell region and the peripheral region are defined, and the gate electrode 33 and the gate hard mask 34 are formed on the gate oxide layer 32. ) And then form a plurality of gate lines through a gate patterning process. In this case, the gate lines are formed in the cell region and the peripheral circuit region, respectively.
다음에, 게이트라인을 포함한 반도체 기판(31) 상에 실리콘산화막(35)과 실리콘질화막(36)을 차례로 증착한 후, 실리콘질화막(36) 상에 저유전상수(Low-k)를 갖는 저유전층(37)을 증착한다. 이때, 실리콘산화막(35)은 실리콘질화막(36)을 바로 반도체기판(31) 상에 증착할 때 발생하는 반도체 기판(31)의 스트레스를 감소시키기 위한 버퍼층이고, 실리콘질화막(36)은 게이트라인과 비트라인콘택플러그간을 절연시켜 주기 위한 것이며, 저유전층(37)은 종래 실리콘산화막과 동일한 역할을 갖는 것이다. 그리고, 실리콘산화막(35)은 100Å, 질화막(36)은 100Å, 저유전층(37)은 300Å의 두께로 형성한다.Next, after the silicon oxide film 35 and the silicon nitride film 36 are sequentially deposited on the semiconductor substrate 31 including the gate line, the low dielectric layer having a low dielectric constant (Low-k) on the silicon nitride film 36 ( 37). In this case, the silicon oxide film 35 is a buffer layer for reducing the stress of the semiconductor substrate 31 generated when the silicon nitride film 36 is directly deposited on the semiconductor substrate 31. Insulation between the bit line contact plugs and the low dielectric layer 37 has the same role as the conventional silicon oxide film. The silicon oxide film 35 is formed to have a thickness of 100 GPa, the nitride film 36 is 100 GPa, and the low dielectric layer 37 is 300 GPa thick.
그리고, 저유전층(37)은 FLARE 또는 SiLK를 이용한다.The low dielectric layer 37 uses FLARE or SiLK.
도 2b에 도시된 바와 같이, 저유전층(37) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역의 전영역을 덮고 주변영역을 오픈시키는 주변영역오픈마스크층(38)을 형성한다. As shown in FIG. 2B, a photoresist film is coated on the low dielectric layer 37 and patterned by exposure and development to form a peripheral region open mask layer 38 covering the entire region of the cell region and opening the peripheral region.
이와 같은 주변영역오픈마스크층(38)은 주변영역의 게이트라인의 측벽에 스페이서를 형성하기 위한 마스크층이다.The peripheral area open mask layer 38 is a mask layer for forming a spacer on the sidewall of the gate line of the peripheral area.
다음으로, 주변영역오픈마스크층(38)을 식각마스크로 저유전층(37), 실리콘질화막(36) 및 실리콘산화막(35)을 이방성 식각방식으로 식각하여 주변영역의 게이트라인의 양측벽에 삼중 게이트스페이서를 형성한다. Next, the low-k dielectric layer 37, the silicon nitride film 36, and the silicon oxide film 35 are etched by anisotropic etching using the peripheral area open mask layer 38 as an etch mask and triple gates on both side walls of the gate line of the peripheral area. Form a spacer.
이때, 삼중 게이트 스페이서는, 주변영역의 게이트라인의 양측벽에 접하는 실리콘산화막(35a)과 실리콘질화막(36a)으로 된 L자형 스페이서와 저유전층(37a)으로 된 돔형 스페이서를 일컫는다.At this time, the triple gate spacer refers to an L-shaped spacer made of a silicon oxide film 35a and a silicon nitride film 36a and a domed spacer made of a low dielectric layer 37a which are in contact with both side walls of the gate line of the peripheral region.
다음으로, 주변영역 상부에 형성된 삼중 게이트스페이서와 주변영역오픈마스크층(38)을 이온주입마스크로 이용한 이온주입공정을 진행하여 주변영역에 트랜지스터의 소스/드레인영역(39)을 형성한다.Next, an ion implantation process using the triple gate spacer and the peripheral region open mask layer 38 formed over the peripheral region as the ion implantation mask is performed to form the source / drain region 39 of the transistor in the peripheral region.
도 2c에 도시된 바와 같이, 등방성 건식식각방식으로 셀영역을 덮고 있는 주변영역오픈마스크층(38)을 제거하는데, 이때, 저유전층(37)도 동시에 제거된다. As shown in FIG. 2C, the peripheral region open mask layer 38 covering the cell region is removed by an isotropic dry etching method, wherein the low dielectric layer 37 is also removed at the same time.
여기서, 등방성 건식식각은 다운스트림(downstream) 방식의 플라즈마, 즉 산소(O2)계 플라즈마를 이용하며, 이때 저유전층(37)은 주변영역오픈마스크층(38)으로 이용된 감광막과 건식식각에 따른 선택비가 전혀 없기 때문에 모두 제거된다.Here, the isotropic dry etching uses a downstream plasma, that is, an oxygen (O 2 ) -based plasma, wherein the low dielectric layer 37 is used for the photoresist film and dry etching used as the peripheral region open mask layer 38. All are eliminated because there is no selectivity.
이와 같이, 주변영역오픈마스크층(38) 제거시에 셀영역의 저유전층(37)을 동시에 제거하므로써, 셀오픈공정시 필요한 마스크 및 습식식각 공정이 불필요하다. 아울러, 저유전층(37)을 습식식각으로 제거하지 않아도 되므로 실리콘질화막(36)이 어택받지 않는다.In this manner, the low dielectric layer 37 of the cell region is simultaneously removed when the peripheral region open mask layer 38 is removed, thereby eliminating the mask and wet etching process necessary for the cell opening process. In addition, since the low dielectric layer 37 does not have to be removed by wet etching, the silicon nitride film 36 is not attacked.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은 실리콘산화막, 실리콘질화막 및 저유전층의 삼중 게이트스페이서를 형성하므로써, 셀영역에서의 저유전층을 제거하기 위한 습식식각공정이 불필요하여 공정을 단순화시킬 수 있는 효과가 있다.According to the present invention as described above, since the triple gate spacer of the silicon oxide film, the silicon nitride film, and the low dielectric layer is formed, a wet etching process for removing the low dielectric layer in the cell region is unnecessary, thereby simplifying the process.
또한, 본 발명은 저유전층을 제거하기 위한 별도의 습식식각공정이 생략되므로 저유전층 아래의 실리콘질화막 어택이 발생하지 않아 게이트라인과 비트라인콘택플러그간 브릿지를 방지할 수 있는 효과가 있다. In addition, since the separate wet etching process for removing the low dielectric layer is omitted, the silicon nitride film attack under the low dielectric layer does not occur, thereby preventing the bridge between the gate line and the bit line contact plug.
도 1a 내지 도 1c는 종래 기술에 따른 삼중 게이트스페이서를 구비한 반도체소자의 제조 방법을 도시한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a triple gate spacer according to the prior art;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 삼중 게이트스페이서를 구비한 반도체소자의 제조 방법을 도시한 공정 단면도.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a triple gate spacer according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 게이트산화막31 semiconductor substrate 32 gate oxide film
33 : 게이트전극 34 : 게이트하드마스크33: gate electrode 34: gate hard mask
35 : 실리콘산화막 36 : 실리콘질화막35 silicon oxide film 36 silicon nitride film
37 : 저유전층 38 : 주변영역오픈마스크층37: low dielectric layer 38: peripheral area open mask layer
39 : 소스/드레인 39: source / drain
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