KR100607651B1 - Method for manufacturing capacitor - Google Patents

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Abstract

본 발명은 캐패시터 리프팅 현상을 방지하도록 한 캐패시터의 제조 방법에 관한 것으로, 이를 위한 본 발명은 소정공정이 완료된 반도체 기판 상부에 유기질절연막을 형성하는 단계, 상기 유기질절연막 상부에 하드마스크층을 형성하는 단계, 상기 하드마스크층 상부에 콘택마스크층을 형성하는 단계, 상기 콘택마스크층을 식각마스크로 이용하고 카본-플루오린계 가스를 식각가스로 사용하여 상기 하드마스크층을 식각하는 단계, 산소를 포함한 식각가스를 사용하여 상기 유기질절연막을 식각하여 콘택홀을 형성하는 단계, 상기 결과물 전면에 전극물질인 도핑폴리실리콘을 형성하는 단계, 상기 도핑폴리실리콘 상부에 상기 콘택홀이 완전히 매립되도록 감광막을 도포하는 단계, 화학적기계적연마 공정을 사용하여 상기 하드마스크층까지 연마하도록 상기 감광막 및 도핑폴리실리콘을 연마하여 상기 콘택홀 내부에 상기 도핑폴리실리콘으로 된 하부전극을 형성하는 단계, 및 산소플라즈마 애싱 공정을 이용하여 상기 화학적기계적연마 후에 잔류하는 감광막과 유기질절연막을 동시에 제거하는 단계를 포함한다.The present invention relates to a method for manufacturing a capacitor to prevent the capacitor lifting phenomenon, the present invention for this step of forming an organic insulating film on the semiconductor substrate completed a predetermined process, the step of forming a hard mask layer on the organic insulating film Forming a contact mask layer on the hard mask layer, etching the hard mask layer by using the contact mask layer as an etching mask and using a carbon-fluorine-based gas as an etching gas, and etching gas including oxygen Forming a contact hole by etching the organic insulating layer by using a method; forming doped polysilicon as an electrode material on the entire surface of the resultant; applying a photoresist film to completely fill the contact hole on the doped polysilicon; A chemical mechanical polishing process is used to polish the hard mask layer. Polishing the photoresist film and the doped polysilicon to form a lower electrode of the doped polysilicon in the contact hole, and simultaneously removing the photoresist film and the organic insulating film remaining after the chemical mechanical polishing using an oxygen plasma ashing process. Steps.

캐패시터, 유기질절연막, 저유전율, 실린더형 캐패시터, 산소 플라즈마Capacitor, organic insulating film, low dielectric constant, cylindrical capacitor, oxygen plasma

Description

캐패시터의 제조 방법{METHOD FOR MANUFACTURING CAPACITOR} Manufacturing method of a capacitor {METHOD FOR MANUFACTURING CAPACITOR}             

도 1a 내지 도 1d 는 종래기술에 따른 캐패시터의 제조 방법을 나타낸 도면,1a to 1d is a view showing a manufacturing method of a capacitor according to the prior art,

도 2a 내지 도 2f 는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면.2A to 2F illustrate a method of manufacturing a capacitor according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21 : 반도체 기판 22 : 필드산화막21 semiconductor substrate 22 field oxide film

23 : 제1 게이트절연막 24 : 불순물확산층23: first gate insulating film 24: impurity diffusion layer

25 : 제1 층간절연막 26 : 제2 게이트절연막25: first interlayer insulating film 26: second gate insulating film

27 : 비트라인 28 : 측벽27: bit line 28: side wall

29 : 유기질절연막 30 : 제2 층간절연막29: organic insulating film 30: second interlayer insulating film

30a : 하드마스크 31 : 콘택마스크30a: hard mask 31: contact mask

32 : 스토리지노드 콘택홀 33 : 도핑폴리실리콘32: storage node contact hole 33: doped polysilicon

34 : 감광막 34a : 잔류 감광막34: photosensitive film 34a: residual photosensitive film

35 : 하부전극35: lower electrode

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 식각선택비가 우수한 유기질 절연막을 이용한 캐패시터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor using an organic insulating film having an excellent etching selectivity.

이하 첨부도면을 참조하여 종래기술에 따른 캐패시터의 제조 방법에 대해 설명하면 다음과 같다.Hereinafter, a method of manufacturing a capacitor according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1d 는 종래기술에 따른 캐패시터의 제조 공정 단면도로서, COB(Capacitor Over Bitline)구조의 캐패시터를 제조하는 방법을 나타낸다.1A to 1D are cross-sectional views of a manufacturing process of a capacitor according to the prior art, and show a method of manufacturing a capacitor having a capacitor over bitline (COB) structure.

도 1a 에 도시된 바와 같이, 필드산화막(2)에 의해 활성영역이 정의된 반도체 기판(1) 상부에 제1게이트절연막(3)을 형성한다. 이어 상기 제1게이트절연막(3) 상에 폴리실리콘을 증착하고 게이트패터닝하여 워드라인(도시하지 않음)을 형성한다. 상기 워드라인을 마스크로 이용한 불순물 이온주입으로 상기 워드라인 양측의 반도체 기판(1) 표면내에 불순물확산층(4)을 형성한다. As shown in FIG. 1A, a first gate insulating film 3 is formed on the semiconductor substrate 1 where the active region is defined by the field oxide film 2. Subsequently, polysilicon is deposited and gate patterned on the first gate insulating layer 3 to form a word line (not shown). The impurity diffusion layer 4 is formed in the surface of the semiconductor substrate 1 on both sides of the word line by impurity ion implantation using the word line as a mask.

이어 상기 결과물 상부에 제1층간절연막(5)을 증착하고 제1층간절연막(5) 상부에 제2게이트절연막(6), 폴리실리콘을 증착한 다음, 게이트패터닝하여 다수개의 비트라인(7)을 형성한다. 이어 비트라인(7)을 포함한 전면에 측벽용 절연막을 증착하고 에치백하여 상기 비트라인(7) 양측면에 접하는 측벽(8)을 형성한다. Subsequently, a first interlayer insulating film 5 is deposited on the resultant, a second gate insulating film 6 and polysilicon are deposited on the first interlayer insulating film 5, and then a plurality of bit lines 7 are formed by gate patterning. Form. Subsequently, an insulating film for sidewalls is deposited and etched back on the entire surface including the bitline 7 to form sidewalls 8 that contact both sides of the bitline 7.

도 1b에 도시된 바와 같이, 상기 측벽(8) 및 비트라인(7)을 포함한 전면에 제2층간절연막(9), 질화막(10)을 차례로 증착한다. 이어 상기 질화막(10) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 콘택마스크(11)를 형성한다.As illustrated in FIG. 1B, a second interlayer insulating film 9 and a nitride film 10 are sequentially deposited on the entire surface including the sidewall 8 and the bit line 7. Subsequently, a photoresist film is coated on the nitride film 10 and patterned by an exposure and development process to form a contact mask 11.

도 1c에 도시된 바와 같이, 콘택마스크(11)를 마스크로 이용하여 질화막 (10), 제2층간절연막(9), 제1층간절연막(5), 제1게이트절연막(3)을 제거하여 불순물확산층(4)의 표면이 드러나는 플러그콘택홀(12)을 형성한다. 여기서 상기 질화막 (10)은 식각방지막으로 이용된다. 이어 상기 플러그콘택홀(12)내에 폴리실리콘을 매립하여 폴리실리콘플러그(13)을 형성한 다음, 폴리실리콘플러그(13)를 포함한 전면에 캐패시터산화막으로서 제3층간절연막(14)을 형성한다.As shown in FIG. 1C, the nitride film 10, the second interlayer insulating film 9, the first interlayer insulating film 5, and the first gate insulating film 3 are removed using the contact mask 11 as a mask. The plug contact hole 12 in which the surface of the diffusion layer 4 is exposed is formed. The nitride film 10 is used as an etch stop film. Subsequently, polysilicon is embedded in the plug contact hole 12 to form a polysilicon plug 13, and then a third interlayer insulating layer 14 is formed as a capacitor oxide film on the entire surface including the polysilicon plug 13.

도 1d에 도시된 바와 같이, 제3층간절연막(14) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 캐패시터 영역을 정의한 후, 상기 패터닝된 감광막(도시 생략)을 마스크로 이용하여 제3층간절연막(14)을 제거한다. 이 때 상기 폴리실리콘플러그(13)의 표면이 노출되고, 노출된 폴리실리콘(13)의 표면을 따라 전극물질인 폴리실리콘을 형성한다. 이어 화학적기계적연마(Chemical Mechanical Polishing;CMP) 공정을 통해 캐패시터영역에만 폴리실리콘이 남도록 폴리실리콘과 감광막을 제거하여 실린더형 캐패시터의 하부전극(15)을 형성한다. 그리고 습식딥아웃 공정을 이용하여 상기 제3층간절연막(14)을 제거한다.As shown in FIG. 1D, a photoresist film is applied on the third interlayer insulating film 14 and patterned by an exposure and development process to define a capacitor region. Then, the patterned photoresist film (not shown) is used as a mask to form a third interlayer. The insulating film 14 is removed. At this time, the surface of the polysilicon plug 13 is exposed, and forms polysilicon as an electrode material along the exposed surface of the polysilicon 13. Subsequently, the polysilicon and the photosensitive film are removed so that the polysilicon remains only in the capacitor region through a chemical mechanical polishing (CMP) process to form the lower electrode 15 of the cylindrical capacitor. The third interlayer insulating film 14 is removed using a wet deep out process.

이와같은 종래기술에 따른 캐패시터의 제조 방법은 제3층간절연막(14) 식각시 비트라인(7)과 캐패시터의 하부전극(15) 사이에 있는 제2층간절연막(9)의 어택을 방지하기 위해 식각방지막(Etch stopping layer)으로 질화막(10)을 사용한다. 그러나, 질화막(10)이 후속 열공정에서 크랙되는 문제가 발생되고 있으며, 실제로 제3층간절연막(14) 식각시 식각방지역할을 하지 못하여 제2층간절연막(9)의 어택이 발생되고 있다. 그리고 캐패시터 산화막 즉 제3층간절연막(14)의 습식딥아웃(Wet dip-out) 공정에서 실린더형 캐패시터가 무작위(random)로 리프팅(lifting)되어 혹은 듀얼비트페일(dual bit fail)을 발생시킨다. Such a method of manufacturing a capacitor according to the related art is etched to prevent attack of the second interlayer insulating film 9 between the bit line 7 and the lower electrode 15 of the capacitor when the third interlayer insulating film 14 is etched. The nitride film 10 is used as an etching stopping layer. However, there is a problem that the nitride film 10 is cracked in a subsequent thermal process, and in fact, the second interlayer insulating film 9 is attacked because the third interlayer insulating film 14 cannot be etched during etching. In the wet dip-out process of the capacitor oxide layer, that is, the third interlayer dielectric layer 14, the cylindrical capacitor is randomly lifted or generates a dual bit fail.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 특히 비트라인과 캐패시터의 하부전극 사이의 절연막 어택을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a capacitor suitable for preventing an insulating film attack between a bit line and a lower electrode of the capacitor.

다른 목적은 유전물질과 식각선택비가 무한대에 가까운 저유전율 유기질절연막을 캐패시터 산화막으로 이용하여 캐패시터의 두께를 감소시키는데 있다.Another object is to reduce the thickness of a capacitor by using a dielectric constant and a low dielectric constant organic insulating film having an etch selectivity close to infinity as a capacitor oxide film.

또 다른 목적은 비트라인 하부에 형성되는 스토리지노드콘택의 폴리실리콘플러그와 캐패시터의 접촉면적을 증가시키는데 그 목적이 있다.
Another object is to increase the contact area of the capacitor and the polysilicon plug of the storage node contact formed under the bit line.

상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 소정공정이 완료된 반도체 기판 상부에 유기질절연막을 형성하는 단계, 상기 유기질절연막 상부에 하드마스크층을 형성하는 단계, 상기 하드마스크층 상부에 콘택마스크층을 형성하는 단계, 상기 콘택마스크층을 식각마스크로 이용하고 카본-플루오린계 가스를 식각가스로 사용하여 상기 하드마스크층을 식각하는 단계, 산소를 포함한 식각가스를 사용하여 상기 유기질절연막을 식각하여 콘택홀을 형성하는 단계, 상기 결과물 전면에 전극물질인 도핑폴리실리콘을 형성하는 단계, 상기 도핑폴리실리콘 상부에 상기 콘택홀이 완전히 매립되도록 감광막을 도포하는 단계, 화학적기계적연마 공정을 사용하여 상기 하드마스크층까지 연마하도록 상기 감광막 및 도핑폴리실리콘을 연마하여 상기 콘택홀 내부에 상기 도핑폴리실리콘으로 된 하부전극을 형성하는 단계, 및 산소플라즈마 애싱 공정을 이용하여 상기 화학적기계적연마 후에 잔류하는 감광막과 유기질절연막을 동시에 제거하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of fabricating a capacitor, including forming an organic insulating layer on a semiconductor substrate on which a predetermined process is completed, forming a hard mask layer on the organic insulating layer, and forming a contact on the hard mask layer. Forming a mask layer, etching the hard mask layer using the contact mask layer as an etching mask, and using a carbon-fluorine-based gas as an etching gas, and etching the organic insulating layer using an etching gas containing oxygen Forming a contact hole, forming doped polysilicon as an electrode material on the entire surface of the resultant, applying a photoresist film to completely fill the contact hole on the doped polysilicon, and using the chemical mechanical polishing process. Polish the photoresist and doped polysilicon to polish to the hard mask layer. Characterized in that it comprises the step of using the forming the lower electrode with the doped polysilicon inside the contact hole, and oxygen plasma ashing process to remove the photoresist layer and an organic insulating film which remains after the chemical mechanical polishing at the same time.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2f 는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면으로서, 캐패시터 산화막으로 저유전율을 갖는 유기질절연막을 이용함을 나타낸다.2A to 2F illustrate a method of manufacturing a capacitor according to an embodiment of the present invention, which shows that an organic insulating film having a low dielectric constant is used as the capacitor oxide film.

도 2a에 도시된 바와 같이, 필드산화막(22)에 의해 활성영역이 정의된 반도체 기판(21) 상부에 제1 게이트절연막(23)을 형성한다. 이어 상기 제1 게이트절연막(23) 상에 폴리실리콘을 증착하고 게이트 패터닝하여 워드라인(도시하지 않음)을 형성한다. 상기 워드라인을 마스크로 이용한 불순물 이온주입으로 상기 워드라인 양측의 반도체 기판(21) 표면내에 불순물확산층(24)을 형성한다. As shown in FIG. 2A, the first gate insulating layer 23 is formed on the semiconductor substrate 21 where the active region is defined by the field oxide layer 22. Subsequently, polysilicon is deposited on the first gate insulating layer 23 and gate patterned to form a word line (not shown). The impurity diffusion layer 24 is formed in the surface of the semiconductor substrate 21 on both sides of the word line by impurity ion implantation using the word line as a mask.

이어 상기 결과물 상부에 제1 층간절연막(25)을 증착하고 제1 층간절연막 (25) 상부에 제2게이트절연막(26), 폴리실리콘을 증착한 다음, 게이트패터닝하여 다수개의 비트라인(27)을 형성한다. 이어 비트라인(27)을 포함한 전면에 측벽용 절연막을 증착하고 에치백하여 상기 비트라인(27) 양측면에 접하는 측벽(28)을 형성한다. Subsequently, a first interlayer insulating layer 25 is deposited on the resultant, a second gate insulating layer 26 and polysilicon are deposited on the first interlayer insulating layer 25, and then a plurality of bit lines 27 are formed by gate patterning. Form. Subsequently, an insulating film for sidewalls is deposited and etched back on the entire surface including the bitlines 27 to form sidewalls 28 contacting both sides of the bitlines 27.

도 2b에 도시된 바와 같이, 상기 측벽(28) 및 비트라인(27)을 포함한 전면에 저유전율(low-k)을 갖는 유기질절연막(Organic material)(29)을 증착한 후, 유기질절연막(29) 상부에 제2 층간절연막(30)을 증착한다. 이어 제2 층간절연막(30) 상부에 감광막을 하고 노광 및 현상 공정으로 패터닝하여 콘택마스크(31)를 형성한다. 이어 상기 콘택마스크(31)를 마스크로 이용하여 하부의 제2 층간절연막(30)과 유기절연막(29)을 선택적으로 제거한다.As shown in FIG. 2B, an organic insulating film 29 having a low dielectric constant (low-k) is deposited on the entire surface including the sidewall 28 and the bit line 27, and then the organic insulating film 29 A second interlayer insulating film 30 is deposited on the substrate. Subsequently, a photoresist film is formed on the second interlayer insulating film 30 and patterned by an exposure and development process to form a contact mask 31. Subsequently, the lower second interlayer insulating film 30 and the organic insulating film 29 are selectively removed using the contact mask 31 as a mask.

이 때 식각 가스로서 카본-플루오린계(Carbon-Fluorine)가스를 이용하여 제2층간절연막(30)을 식각하여 하드마스크(30a)를 형성한다. 즉, 제2층간절연막(30)은 후속 유기질절연막(29) 식각시 하드마스크(30a)로 사용되는 절연막이다.At this time, the second interlayer insulating film 30 is etched using a carbon-fluorine gas as an etching gas to form a hard mask 30a. That is, the second interlayer insulating film 30 is an insulating film used as the hard mask 30a during the subsequent etching of the organic insulating film 29.

도 2c에 도시된 바와 같이, 제2 층간절연막(30)이 식각되고 노출된 유기질절연막(29)을 식각하는데 있어서 산소(O2)를 함유한 가스를 이용한다. 상기 유기질절연막(29)은 제2 층간절연막(30)(Dielectric material)에 대한 식각선택비(Etch selectivity)가 무한대인 특성을 나타내고 산화막(Oxide)에 대한 식각선택비도 무한대로 나타난다. 또한 유기질절연막(29)은 산소(O2) 또는 수소(H2)를 포함한 식각가스에 의해 쉽게 스트립되기 때문에 제2 층간절연막(30)에 대한 식각선택비를 높일 수 있다. 한편 유기질절연막(29)에 대한 무한대의 식각선택비를 나타내는 산화막을 비트라인(27)의 캡핑층(Capping layer)으로 이용할 수도 있다. 이어 상기 유기질절연막(29) 식각시 콘택마스크(31)가 동시에 제거되고 식각중에 노출된 하드마스크(30a)가 하부에 있는 유기질절연막(29)을 어택으로부터 보호하는 역할을 한다. 상기 제2 층간절연막(30), 유기질절연막(29)의 식각 공정으로 상기 비트라인(27) 사이의 불순물확산층(24)이 노출되는 스토리지노드 콘택홀(32)이 형성된다.As illustrated in FIG. 2C, a gas containing oxygen (O 2 ) is used to etch the exposed organic insulating layer 29 after the second interlayer insulating layer 30 is etched. The organic insulating layer 29 exhibits an infinite etching selectivity with respect to the second interlayer insulating layer 30 and an etch selectivity with respect to the oxide. In addition, since the organic insulating layer 29 is easily stripped by an etching gas including oxygen (O 2 ) or hydrogen (H 2 ), the etching selectivity with respect to the second interlayer insulating layer 30 may be increased. Meanwhile, an oxide film representing an infinite etching selectivity with respect to the organic insulating layer 29 may be used as a capping layer of the bit line 27. Subsequently, when the organic insulating layer 29 is etched, the contact mask 31 is simultaneously removed and the hard mask 30a exposed during the etching protects the organic insulating layer 29 under the attack. The storage node contact hole 32 exposing the impurity diffusion layer 24 between the bit lines 27 is formed by etching the second interlayer insulating layer 30 and the organic insulating layer 29.

도 2d에 도시된 바와 같이, 스토리지노드 콘택홀(32)을 포함한 전면에 저온에서 도핑폴리실리콘(33)을 증착한다. 이어 상기 도핑폴리실리콘(33)을 포함한 전면에 상기 스토리지노드 콘택홀(32)을 완전히 매립하여 평탄화되도록 감광막(34)을 두껍게 도포한다. 이처럼 감광막(34)을 두껍게 하는 형성하는 이유는 후에 진행되는 화학적기계적연마 공정의 효율을 증가시키기 위해서이다.As shown in FIG. 2D, the doped polysilicon 33 is deposited at a low temperature on the entire surface including the storage node contact hole 32. Subsequently, the photoresist layer 34 is thickly coated to completely fill the storage node contact hole 32 on the front surface including the doped polysilicon 33. The reason for the thickening of the photosensitive film 34 is to increase the efficiency of the chemical mechanical polishing process that is performed later.

도 2e에 도시된 바와 같이, 화학적기계적연마(CMP) 공정을 실시하여 상기 감광막(34)을 먼저 제거하고 캐패시터 영역에만 도핑폴리실리콘(33)이 남도록 화학적기계적연마 공정을 진행하여 캐패시터의 하부전극(35)을 형성한다. 이 때 하부전극 (35)의 내부에는 잔류감광막(34a)이 남게되고 하부전극(35)의 외측으로는 유기질절연막(29)이 남으며, 하드마스크(30a)는 화학적기계적연마공정시 제거된다.As shown in FIG. 2E, the chemical mechanical polishing (CMP) process is performed to remove the photoresist film 34 first, and then the chemical mechanical polishing process is performed such that the doped polysilicon 33 remains only in the capacitor region. 35). At this time, the residual photoresist film 34a remains inside the lower electrode 35, the organic insulating film 29 remains outside the lower electrode 35, and the hard mask 30a is removed during the chemical mechanical polishing process.

도 2f에 도시된 바와 같이, 산소플라즈마(O2 Plasma)를 이용한 애싱(Ashing)공정을 실시하여 하부전극(35)의 외측으로 드러난 유기질절연막(29)과 하부전극 (35) 내부의 잔류감광막(34a)을 동시에 제거한다. 전술한 바와 같이, 본 발명은 통상 실시된 캐패시터 산화막의 습식딥아웃 공정을 이용하지 않으면서 캐패시터 산화막으로 이용된 층간절연막을 제거하므로써 공정을 단순화시킬 수 있다. 이어 후속 공정으로 캐패시터의 유전체막, 상부전극을 형성한다.As shown in FIG. 2F, the organic insulating layer 29 exposed to the outside of the lower electrode 35 and the residual photoresist layer inside the lower electrode 35 are subjected to an ashing process using an O 2 plasma. Remove 34a) at the same time. As described above, the present invention can simplify the process by eliminating the interlayer insulating film used as the capacitor oxide film without using the conventional wet dipout process of the capacitor oxide film. Subsequently, a dielectric film and an upper electrode of the capacitor are formed in a subsequent process.

본 발명의 다른 적용예로 폴리실리콘플러그를 형성한 후에 폴리실리콘플러그 상부에 캐패시터콘택을 형성하여 본 발명의 실시예에 따른 제조 공정을 적용할 수도 있다. In another application example of the present invention, after the polysilicon plug is formed, a capacitor contact may be formed on the polysilicon plug to apply the manufacturing process according to the embodiment of the present invention.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명의 캐패시터의 제조 방법은 산소플라즈마에 의해 쉽게 제거되는 특성을 가지는 저유전율 유기질절연막을 이용하므로써 캐패시터 형성 공정을 단수화시킬 수 있다.The capacitor manufacturing method of the present invention described above can shorten the capacitor formation process by using a low dielectric constant organic insulating film having a property of being easily removed by oxygen plasma.

그리고 유전물질인 나이트라이드(Nitride), 옥시나이트라이드(Oxynitride), 옥사이드(Oxide)와의 식각 선택비가 무한대인 저유전율 유기질절연막을 이용므로써 제조 공정중에 습식 딥아웃 공정을 생략할 수 있기 때문에 무작위로 발생되는 캐패시터 리프팅을 억제할 수 있는 효과가 있다.


In addition, since a low dielectric constant organic insulating layer having an etch selectivity with dielectric materials such as nitride, oxynitride, and oxide is infinite, a wet dipout process can be omitted during the manufacturing process. There is an effect that can suppress the capacitor lifting.


Claims (6)

소정공정이 완료된 반도체 기판 상부에 유기질절연막을 형성하는 단계;Forming an organic insulating film on the semiconductor substrate on which the predetermined process is completed; 상기 유기질절연막 상부에 하드마스크층을 형성하는 단계;Forming a hard mask layer on the organic insulating layer; 상기 하드마스크층 상부에 콘택마스크층을 형성하는 단계;Forming a contact mask layer on the hard mask layer; 상기 콘택마스크층을 식각마스크로 이용하고 카본-플루오린계 가스를 식각가스로 사용하여 상기 하드마스크층을 식각하는 단계;Etching the hard mask layer using the contact mask layer as an etching mask and using a carbon-fluorine-based gas as an etching gas; 산소를 포함한 식각가스를 사용하여 상기 유기질절연막을 식각하여 콘택홀을 형성하는 단계;Forming a contact hole by etching the organic insulating layer using an etching gas containing oxygen; 상기 결과물 전면에 전극물질인 도핑폴리실리콘을 형성하는 단계;Forming doped polysilicon as an electrode material on the entire surface of the resultant material; 상기 도핑폴리실리콘 상부에 상기 콘택홀이 완전히 매립되도록 감광막을 도포하는 단계;Applying a photoresist film to completely fill the contact hole on the doped polysilicon; 화학적기계적연마 공정을 사용하여 상기 하드마스크층까지 연마하도록 상기 감광막 및 도핑폴리실리콘을 연마하여 상기 콘택홀 내부에 상기 도핑폴리실리콘으로 된 하부전극을 형성하는 단계; 및Polishing the photoresist film and the doped polysilicon to polish the hardmask layer using a chemical mechanical polishing process to form a lower electrode of the doped polysilicon inside the contact hole; And 산소플라즈마 애싱 공정을 이용하여 상기 화학적기계적연마 후에 잔류하는 감광막과 유기질절연막을 동시에 제거하는 단계Simultaneously removing the photoresist film and the organic insulating film remaining after the chemical mechanical polishing using an oxygen plasma ashing process 를 포함하는 캐패시터 제조 방법.Capacitor manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 유기질절연막은, 저유전율을 갖는 유기질물질을 이용함을 특징으로 하는 캐패시터 제조 방법.The organic insulating film is a capacitor manufacturing method, characterized in that using an organic material having a low dielectric constant. 제 1 항에 있어서,The method of claim 1, 상기 콘택홀 형성 단계에서,In the forming of the contact hole, 상기 유기질절연막 식각시 상기 콘택마스크층이 동시에 제거되도록 상기 콘택마스크층은 감광막으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.And forming the contact mask layer as a photosensitive layer such that the contact mask layer is simultaneously removed when the organic insulating layer is etched. 제 1 항에 있어서,The method of claim 1, 상기 콘택홀을 형성하는 단계에서,In the forming of the contact hole, 상기 유기질절연막 식각 중에 노출된 상기 하드마스크층은 하부에 형성된 상기 유기질절연막을 어택으로부터 보호하도록 절연막으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.And the hard mask layer exposed during the etching of the organic insulating layer is formed of an insulating layer to protect the organic insulating layer formed under the attack from an attack. 삭제delete 삭제delete
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