KR20060023004A - Forming method of contact plug in semiconductor device - Google Patents

Forming method of contact plug in semiconductor device Download PDF

Info

Publication number
KR20060023004A
KR20060023004A KR1020040071812A KR20040071812A KR20060023004A KR 20060023004 A KR20060023004 A KR 20060023004A KR 1020040071812 A KR1020040071812 A KR 1020040071812A KR 20040071812 A KR20040071812 A KR 20040071812A KR 20060023004 A KR20060023004 A KR 20060023004A
Authority
KR
South Korea
Prior art keywords
film
nitride film
forming
spacer
conductive
Prior art date
Application number
KR1020040071812A
Other languages
Korean (ko)
Inventor
이성권
이민석
김영찬
박수영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040071812A priority Critical patent/KR20060023004A/en
Publication of KR20060023004A publication Critical patent/KR20060023004A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

본 발명은 산화막을 포함하는 다중 구조의 스페이서를 갖는 도전패턴 사이에 얼라인되는 콘택 플러그 형성 공정에서 산화막과 질화막의 연마 선택비 차이로 인한 산화막의 어택과 이로 인한 불량 발생을 억제할 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하는 단계-상기 스페이서 질화막과 버퍼 산화막 및 실링 질화막의 연마 선택비의 차이로 상기 버퍼 산화막이 과도 제거되어 틈새가 발생함; 상기 틈새를 충분히 매립하도록 원자층증착 방식으로 필링 질화막을 형성하는 단계; 상기 필링 질화막과 상기 스페이서 질화막과 상기 버퍼 산화막 및 상기 실링 질화막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계; 및 상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 콘택홀을 통해 상기 전도막과 접속된 콘택 플러그를 형성하는 단계를 포함하는 반도체소자의 콘택 플러그 형성 방법을 제공한다.
The present invention provides a semiconductor device capable of suppressing the attack of the oxide film due to the difference in the polishing selectivity of the oxide film and the nitride film in the contact plug forming process aligned between the conductive patterns having a spacer having a multi-structure spacer including the oxide film and the resulting defects. In order to provide a method for forming a contact plug, the present invention includes: forming a plurality of neighboring conductive patterns having a hard mask thereon on a substrate on which a conductive film is formed; Forming a spacer having a spacer nitride film / buffer oxide film / sealing nitride film structure along the profile in which the conductive pattern is formed; Forming an interlayer insulating film on the etch stop film; Performing a planarization process on a target to which the upper portion of the conductive pattern is exposed; a gap is generated due to excessive removal of the buffer oxide film due to a difference in polishing selectivity between the spacer nitride film, the buffer oxide film, and the sealing nitride film; Forming a filling nitride film by atomic layer deposition to sufficiently fill the gap; Selectively etching the peeling nitride film, the spacer nitride film, the buffer oxide film, and the sealing nitride film to form a contact hole exposing the conductive film; And forming a contact plug connected to the conductive layer through the contact hole by performing a planarization process to a target to which the upper portion of the conductive pattern is exposed.

SAC, 콘택홀, 플러그, 필링 질화막, 실링 질화막, 버퍼 산화막, 스페이서 질화막, 스페이서, 원자층증착(ALD).SAC, contact hole, plug, peeling nitride film, sealing nitride film, buffer oxide film, spacer nitride film, spacer, atomic layer deposition (ALD).

Description

반도체소자의 콘택 플러그 형성 방법{FORMING METHOD OF CONTACT PLUG IN SEMICONDUCTOR DEVICE} FIELD OF CONTACT PLUG FORMATION OF SEMICONDUCTOR DEVICES             

도 1a 내지 도 1c는 종래기술에 따른 셀 콘택 형성 공정을 도시한 단면도.1A to 1C are cross-sectional views illustrating a cell contact forming process according to the prior art.

도 2는 도 1c의 공정이 완료된 공정 단면을 도시한 SEM 사진.Figure 2 is a SEM photograph showing a cross section of the process of Figure 1c is completed.

도 3은 SAC 페일에 의해 플러그와 게이트 전도막 사이에 전기적 단락이 발생된 반도체 소자의 단면을 도시한 SEM 사진.FIG. 3 is a SEM photograph showing a cross section of a semiconductor device in which an electrical short is generated between a plug and a gate conductive film by a SAC fail. FIG.

도 4a 내지 도 4e는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도.
4A to 4E are cross-sectional views illustrating a cell contact plug forming process according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

400: 기판 401 : 필드절연막400: substrate 401: field insulating film

402 : 액티브영역 403 : 게이트 절연막402 active region 403 gate insulating film

404 : 게이트 전도막 405 : 게이트 하드마스크 404: gate conductive film 405: gate hard mask

406 : 실링 질화막 407 : 버퍼 산화막406: sealing nitride film 407: buffer oxide film

408 : 스페이서 질화막 409 : 층간절연막408 spacer nitride film 409 interlayer insulating film

412 : 필링 질화막 415 : 콘택 플러그 412: peeling nitride film 415: contact plug                 

S : 스페이서
S: spacer

본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정을 이용한 콘택홀 형성시 SAC 페일(Fail)을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a contact hole in a semiconductor device capable of preventing SAC fail when forming a contact hole using a Self Align Contact (SAC) process. It is about.

일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.In general, a semiconductor device includes a plurality of unit devices therein. As semiconductor devices become highly integrated, devices must be formed at a high density on a predetermined cell area, thereby decreasing the size of unit devices such as transistors and capacitors. In particular, as the design rules decrease in semiconductor memory devices such as DRAM (Dynamic Random Access Memory), the size of semiconductor devices formed inside the cell is gradually decreasing. In fact, in recent years, the minimum line width of the semiconductor DRAM device is formed to 0.1㎛ or less, even up to 80nm is required. Therefore, many difficulties arise in the manufacturing process of the semiconductor elements forming the cell.

80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따 라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.In the case of applying a photolithography process using ArF (argon fluoride) exposure having a wavelength of 193 nm in a semiconductor device having a line width of 80 nm or less, the etching process is performed in accordance with the conventional etching process concept (exact pattern formation and vertical etching profile, etc.). There is a need for additional requirements of suppression of deformation of the resulting photoresist. Accordingly, in the fabrication of semiconductor devices of 80 nm or less, the development of process conditions for simultaneously satisfying the existing requirements and the new requirements of pattern deformation prevention has become a major problem in terms of etching.

한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.Meanwhile, as the high integration of semiconductor devices is accelerated, various elements of the semiconductor devices have a stacked structure, and thus, a contact plug (or pad) concept has been introduced.

또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.In addition, in order to form such a contact, it is difficult to etch between structures having a high aspect ratio. In this case, an SAC process for obtaining an etching profile using an etching selectivity between two materials, for example, an oxide film and a nitride film, has been introduced.

SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.For the SAC process, CF and CHF-based gases are used, and an etch stop film and a spacer using a nitride film are required to prevent an attack on the conductive pattern below.

예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 문제와 소자의 신뢰성 측면을 고려하여 질화막 사이에 버퍼 산화막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막의 3중 구조의 스페이서이다. 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열의 식각정지막을 추가로 형성하여 사용한다.For example, in the case of a gate electrode, spacers of nitride layers are formed on upper and side surfaces thereof, and spacers are used in a structure in which a plurality of nitride layers are stacked as the aspect ratio increases, and due to stress generation between the nitride layers or between the nitride layer and the substrate. A buffer oxide film is used between nitride films in consideration of cracks and the like and reliability of the device. A representative example thereof is a spacer having a triple structure of a nitride film / oxide film / nitride film. In order to prevent cell contact attack, an etch stop layer based on a nitride film is further formed on the triple structure.

이하, 전술한 구조의 스페이서 및 식각정지막을 갖는 게이트 전극 구조를 이 용한 셀콘택 공정을 살펴 보는 바, 도 1a 내지 도 1c는 종래기술에 따른 셀 콘택 형성 공정을 도시한 단면도이다.Hereinafter, a cell contact process using a gate electrode structure having a spacer and an etch stop layer having the above-described structure will be described. FIGS. 1A to 1C are cross-sectional views illustrating a cell contact forming process according to the prior art.

먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막(101)과 웰(도시하지 않음) 등이 형성된 반도체 기판(100) 상에 게이트 하드마스크(104)/게이트 전도막(103)/게이트 절연막(102)이 적층된 게이트전극 패턴(G1 ∼ G4)을 형성한다.First, as shown in FIG. 1A, a gate hard mask 104 / gate conduction is formed on a semiconductor substrate 100 on which various elements for forming a semiconductor device, for example, a field insulating film 101 and a well (not shown), are formed. Gate electrode patterns G1 to G4 in which the film 103 / gate insulating film 102 are stacked are formed.

게이트 절연막(102)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(103)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다. The gate insulating film 102 uses a conventional oxide-based material film such as a silicon oxide film, and the gate conductive film 103 typically uses polysilicon, W, WN, WSi x, or a combination thereof.

게이트 하드마스크(104)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(103)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.The gate hard mask 104 is used to protect the gate conductive layer 103 in the process of forming the contact hole by etching the interlayer insulating layer during the etching process for subsequent contact formation, and the etching speed is significantly different from that of the interlayer insulating layer. Use For example, when an oxide-based layer is used as the interlayer insulating film, a nitride-based material such as silicon nitride film (SiN) or a silicon oxynitride film (SiON) is used, and when a polymer-based low dielectric film is used as the interlayer insulating film, an oxide-based material is used. do.

게이트전극 패턴(G1 ∼ G4) 사이의 기판(100)에 소스/드레인 접합 등의 불순물 확산영역(105)을 형성한다.An impurity diffusion region 105 such as a source / drain junction is formed in the substrate 100 between the gate electrode patterns G1 to G4.

게이트전극 패턴(G1 ∼ G5)이 형성된 프로파일을 따라 실링 질화막(106)과 버퍼 산화막(107) 및 스페이서 질화막(108)의 질화막/산화막/질화막 구조를 갖는 스페이서(S)를 형성한다.A spacer S having a nitride film / oxide film / nitride film structure of the sealing nitride film 106, the buffer oxide film 107, and the spacer nitride film 108 is formed along the profile in which the gate electrode patterns G1 to G5 are formed.

이어서, 스페이서 질화막(108)이 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 질화막(108) 및 게이트 전극 패턴(G1 ∼ G5) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(109)을 형성한다. 이 때, 스페이서 질화막(108)의 프로파일을 따라 식각정지막(109)이 형성되도록 하는 것이 바람직하며, 식각정지막(109)으로는 질화막 계열의 물질막을 이용한다.Subsequently, in the etching process using the subsequent SAC method on the entire surface where the spacer nitride film 108 is formed, the etch stop serves as an etch stop to prevent attack of the underlying structures such as the spacer nitride film 108 and the gate electrode patterns G1 to G5. A film 109 is formed. In this case, the etch stop layer 109 may be formed along the profile of the spacer nitride layer 108, and a nitride layer-based material layer may be used as the etch stop layer 109.

다음으로, 도 1b에 도시한 바와 같이, 식각정지막(109)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(110)을 형성한다.Next, as illustrated in FIG. 1B, an oxide-based interlayer insulating film 110 is formed on the entire structure where the etch stop film 109 is formed.

층간절연막(110)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.When the interlayer insulating film 110 is used as an oxide-based material film, a BSG (Boro-Silicate-Glass) film, BPSG (Boro-Phopho-Silicate-Glass) film, PSG (Phospho-Silicate-Glass) film, TEOS (Tetra) -Ethyl-Ortho-Silicate (HDP) film, HDP (High Density Plasma) film, SOG (Spin On Glass) film, or APL (Advanced Planarization Layer) film, etc. have.

이어서, 층간절연막(110) 상에 셀 콘택 플러그 형성을 위한 포토레지스트 패턴(111)을 형성한다. 포토레지스트 패턴(111)과 그 하부의 층 사이에 통상 반사방지막을 사용하나 여기서는 설명의 간략화를 위해 생략하였다.Subsequently, a photoresist pattern 111 for forming a cell contact plug is formed on the interlayer insulating layer 110. An anti-reflection film is usually used between the photoresist pattern 111 and the layer below it, but is omitted here for the sake of simplicity.

계속해서, 포토레지스트 패턴(111)을 식각마스크로 층간절연막(110)과 식각정지막(109) 및 스페이서(S)와 게이트 절연막(102)을 식각하여 이웃하는 게이트전극 패턴(G1 ∼ G4) 사이의 불순물 확산영역(105)을 노출시키는 콘택홀(112)을 형성한다. Subsequently, the interlayer insulating film 110, the etch stop film 109, and the spacer S and the gate insulating film 102 are etched using the photoresist pattern 111 as an etch mask to form a gap between the adjacent gate electrode patterns G1 to G4. A contact hole 112 is formed to expose the impurity diffusion region 105.                         

이어서, 애싱(Ashing) 공정을 통해 포토레지스트 패턴(111)을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(111)과 같이 제거된다.Subsequently, the photoresist pattern 111 is removed through an ashing process. When an organic material is used as the antireflection film, the photoresist pattern 111 is removed like the photoresist pattern 111 in this ashing process.

이어서, 도 1c에 도시된 바와 같이, 콘택홀(112)이 형성된 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(112)을 충분히 매립시킨 다음, 게이트 하드마스크(104)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(112)을 통해 불순물 확산영역(105)과 전기적으로 도통되며 게이트 하드마스크(104)와 상부가 평탄화된 플러그(113)를 형성한다.Subsequently, as shown in FIG. 1C, a plug forming conductive material is deposited on the entire surface where the contact hole 112 is formed to sufficiently fill the contact hole 112, and then planarize to a target to which the gate hard mask 104 is exposed. The process may be performed to form a plug 113 electrically connected to the impurity diffusion region 105 through the contact hole 112 and having the gate hard mask 104 and the top flat.

평탄화시에는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 이용한다.During the planarization, a chemical mechanical polishing (CMP) process is used.

한편, 스페이서(S)가 질화막/산화막/질화막 구조를 이루고 있으므로 플러그(113) 아이솔레이션(Isolation)을 위한 CMP 공정에서 동일한 연마 조건을 적용하더라도 버퍼 산화막(107)에서 도면부호 '114'와 같이 어택이 발생한다On the other hand, since the spacer S has a nitride / oxide / nitride structure, even when the same polishing condition is applied in the CMP process for the isolation of the plug 113, the attack is performed as shown by reference numeral 114 in the buffer oxide film 107. Occurs

도 2는 도 1c의 공정이 완료된 공정 단면을 도시한 SEM 사진이다.FIG. 2 is a SEM photograph showing a cross section of a process in which the process of FIG. 1C is completed.

도 2를 참조하면, CMP 공정시 버퍼 산화막(107) 부분에서 리세스(114) 현상이 발생함을 확인할 수 있다.2, it can be seen that the recess 114 occurs in the buffer oxide layer 107 during the CMP process.

이러한 현상은 CMP 공정시 고선택비를 갖는 갖는 슬러리를 사용하더라도 발생하는 것을 확인할 수 있으며, 특히 CMP 공정 후에 세정을 위한 불산계 습식 세정 단계에서 불량이 가속화된다.This phenomenon can be confirmed that occurs even when using a slurry having a high selectivity in the CMP process, in particular, the defect is accelerated in the hydrofluoric acid-based wet cleaning step after the CMP process.

한편, 이러한 리세스(113)는 후속 공정시 리세스된 부분을 따라 스페이서(S) 와 게이트 하드마스크(104) 및 심할 경우에는 게이트 전도막(103)까지 어택을 유발한다.Meanwhile, the recess 113 causes an attack to the spacer S, the gate hard mask 104, and even the gate conductive layer 103 along the recessed portion in a subsequent process.

도 3은 SAC 페일에 의해 플러그와 게이트 전도막 사이에 전기적 단락이 발생된 반도체 소자의 단면을 도시한 SEM 사진이다.FIG. 3 is a SEM photograph showing a cross section of a semiconductor device in which an electrical short is generated between a plug and a gate conductive film by a SAC fail.

도 3을 참조하면, SAC 페일에 의해 게이트 하드마크스(104)가 손실되어 게이트 전도막(103)이 노출됨에 따라 플러그(P)와 'X'와 같이 단락됨을 알 수 있다.
Referring to FIG. 3, as the gate hard mark 104 is lost due to the SAC fail, the gate conductive layer 103 is exposed to short-circuit the plug P with 'X'.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 산화막을 포함하는 다중 구조의 스페이서를 갖는 도전패턴 사이에 얼라인되는 콘택 플러그 형성 공정에서 산화막과 질화막의 연마 선택비 차이로 인한 산화막의 어택과 이로 인한 불량 발생을 억제할 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하는 것을 그 목적으로 한다.
The present invention has been proposed to solve the above problems of the prior art, an oxide film due to the difference in the polishing selectivity of the oxide film and the nitride film in the contact plug forming process aligned between the conductive pattern having a spacer having a multi-structure spacer including the oxide film It is an object of the present invention to provide a method for forming a contact plug of a semiconductor device capable of suppressing the attack and the occurrence of defects.

상기의 목적을 달성하기 위해 본 발명은, 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하는 단계-상기 스페 이서 질화막과 버퍼 산화막 및 실링 질화막의 연마 선택비의 차이로 상기 버퍼 산화막이 과도 제거되어 틈새가 발생함; 상기 틈새를 충분히 매립하도록 원자층증착 방식으로 필링 질화막을 형성하는 단계; 상기 필링 질화막과 상기 스페이서 질화막과 상기 버퍼 산화막 및 상기 실링 질화막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계; 및 상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 콘택홀을 통해 상기 전도막과 접속된 콘택 플러그를 형성하는 단계를 포함하는 반도체소자의 콘택 플러그 형성 방법을 제공한다.
In order to achieve the above object, the present invention comprises the steps of: forming a plurality of neighboring conductive patterns having a hard mask on the substrate on the conductive film is formed; Forming a spacer having a spacer nitride film / buffer oxide film / sealing nitride film structure along the profile in which the conductive pattern is formed; Forming an interlayer insulating film on the etch stop film; Performing a planarization process on the target to expose the upper portion of the conductive pattern—a gap is generated because the buffer oxide film is excessively removed due to a difference in polishing selectivity between the spacer nitride film, the buffer oxide film, and the sealing nitride film; Forming a filling nitride film by atomic layer deposition to sufficiently fill the gap; Selectively etching the peeling nitride film, the spacer nitride film, the buffer oxide film, and the sealing nitride film to form a contact hole exposing the conductive film; And forming a contact plug connected to the conductive layer through the contact hole by performing a planarization process to a target to which the upper portion of the conductive pattern is exposed.

본 발명은 도전패턴(예컨대, 게이트 전극 패턴) 형성 후 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 사용하는 구조에서, 스페이서 상에 층간절연막을 형성하고 후속 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시한다. 이 때, 산화막과 질화막의 연마 선택비 차이로 인해 버퍼 산화막으로의 어택이 발생하며 이로 인해 버퍼 산화막 상부에 틈새가 발생한다.According to the present invention, in the structure using a spacer nitride / buffer oxide / sealing nitride structure spacer after formation of a conductive pattern (eg, a gate electrode pattern), a planarization process is performed to form an interlayer insulating film on the spacer and expose the upper portion of the subsequent conductive pattern. Is carried out. At this time, an attack to the buffer oxide film occurs due to the difference in the polishing selectivity between the oxide film and the nitride film, which causes a gap in the upper portion of the buffer oxide film.

이어서, 버퍼 산화막 상부에 발생된 틈새를 채울 수 있도록 원자층증착(Atomic Layer Deposition; 이하 ALD라 함)방식을 이용하여 필링 질화막을 형성한다.Subsequently, a filling nitride film is formed using an atomic layer deposition (ALD) method so as to fill the gap formed on the buffer oxide film.

이후, 통상적인 SAC 식각 공정을 통해 콘택홀을 형성하고, 플러그 물질을 증착한 다음, 평탄화를 통한 플러그 아이솔레이션을 실시한다.Thereafter, contact holes are formed through a conventional SAC etching process, a plug material is deposited, and plug isolation through planarization is performed.

한편, 버퍼 산화막 상부는 필링 질화막에 채워져 있으므로, 스페이서는 모두 질화막 계열을 이룬다. 따라서, 연마 선택비의 차이로 인한 스페이서의 특정 부분 에서의 어택 발생을 억제할 수 있다.
On the other hand, since the upper portion of the buffer oxide film is filled with the filling nitride film, all of the spacers form a nitride film series. Therefore, it is possible to suppress the occurrence of attack in a specific portion of the spacer due to the difference in the polishing selectivity.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4a 내지 도 4e는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 살펴본다.4A to 4E are cross-sectional views illustrating a cell contact plug forming process according to an exemplary embodiment of the present invention, with reference to this, a cell contact plug forming process according to an exemplary embodiment of the present invention will be described.

먼저 도 4a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(400)에 국부적으로 필드절연막(401)을 형성하여 필드절연막(401)으로 이루어지는 필드영역과 그 밖의 영역인 액티브영역(402)을 정의한다.First, as shown in FIG. 4A, a field insulating film 401 is locally formed on a semiconductor substrate 400 on which various elements for forming a semiconductor device are formed, thereby forming a field region consisting of the field insulating film 401 and an active region which is another region. (402) is defined.

이어서, 웰(도시하지 않음) 등을 형성한 다음, 기판(400) 상에 게이트 하드마스크(405)/게이트 전도막(404)/게이트 절연막(403)이 적층된 게이트전극 패턴(G1 ∼ G4)을 형성한다.Subsequently, a well (not shown) or the like is formed, and then the gate electrode patterns G1 to G4 having the gate hard mask 405 / gate conductive film 404 / gate insulating film 403 stacked on the substrate 400 are formed. To form.

게이트 절연막(403)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(404)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다. The gate insulating film 403 uses a conventional oxide-based material film such as a silicon oxide film, and the gate conductive film 404 typically uses polysilicon, W, WN, WSi x, or a combination thereof.

게이트 하드마스크(405)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(404)을 보호하기 위한 것 으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.The gate hard mask 405 is to protect the gate conductive layer 404 in the process of forming the contact hole by etching the interlayer insulating layer during the etching process for the subsequent contact formation, and the etching rate is significantly different from that of the interlayer insulating layer. Use substance. For example, when an oxide-based layer is used as the interlayer insulating film, a nitride-based material such as silicon nitride film (SiN) or a silicon oxynitride film (SiON) is used, and when a polymer-based low dielectric film is used as the interlayer insulating film, an oxide-based material is used. do.

게이트전극 패턴(G1 ∼ G4) 사이의 기판(400)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다. 불순물 확산영역은 셀영역에서는 게이트전극 패턴(G1 ∼ G4) 형성 후 스페이서 형성 전에 실시하는 이온주입 공정만으로 형성할 수 있으며, 주변영역에서는 게이트전극 패턴(G1 ∼ G4) 형성 후 및 스페이서 형성 후 각각 실시하여 게이트전극 패턴(G1 ∼ G4) 및 스페이서에 얼라인되도록 이온주입을 통해 형성할 수 있다.An impurity diffusion region (not shown) such as a source / drain junction is formed in the substrate 400 between the gate electrode patterns G1 to G4. The impurity diffusion region may be formed only by an ion implantation process performed in the cell region before the formation of the spacers after the formation of the gate electrode patterns G1 to G4, and after the formation of the gate electrode patterns G1 to G4 and after the formation of the spacers in the peripheral region. As a result, it may be formed through ion implantation so as to be aligned with the gate electrode patterns G1 to G4 and the spacer.

게이트전극 패턴(G1 ∼ G4)이 형성된 프로파일을 따라 실링 질화막(406)과 버퍼 산화막(407) 및 스페이서 질화막(408)의 질화막/산화막/질화막 구조를 갖는 스페이서(S)를 형성한다.A spacer S having a nitride film / oxide film / nitride film structure of the sealing nitride film 406, the buffer oxide film 407, and the spacer nitride film 408 is formed along the profile in which the gate electrode patterns G1 to G4 are formed.

실링 질화막(406)과 스페이서 질화막(408)은 실리콘 산화질화막 또는 실리콘 질화막 등의 절연성 질화막을 포함한다.The sealing nitride film 406 and the spacer nitride film 408 include an insulating nitride film such as a silicon oxynitride film or a silicon nitride film.

이어서, 스페이서 질화막(408)이 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 게이트 전극 패턴(G1 ∼ G4) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막을 형성한다. 이 때, 스페이서 질화막(408)의 프로파일을 따라 식각정지막이 형성되도록 하는 것이 바람직하며, 질화막 계열의 물질막을 이용한다. Subsequently, an etch stop layer is formed on the entire surface where the spacer nitride layer 408 is formed in order to prevent attack of underlying structures such as the gate electrode patterns G1 to G4 in an etching process using a subsequent SAC method. In this case, the etch stop film is preferably formed along the profile of the spacer nitride film 408, and a material film based on a nitride film is used.                     

한편, 여기서는 식각정지막 형성 공정을 생략한다.In addition, the etching stop film forming step is omitted here.

여기서, 스페이서 질화막(408)은 SAC 식각시 제거되도록 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 방식을 이용하여 증착하며, 실링 질화막(406)은 스페이서 질화막(508)에 비해 막 밀도가 높은 것을 이용하는 바, 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 방식을 이용한다.Here, the spacer nitride layer 408 is deposited by using a plasma enhanced chemical vapor deposition (PECVD) method so that the spacer nitride layer 408 is removed during SAC etching, and the sealing nitride layer 406 is formed in comparison with the spacer nitride layer 508. When the density is high, a low pressure chemical vapor deposition (LPCVD) method is used.

여기서, 스페이서 질화막(408)은 다층의 질화막 구조를 포함할 수 있다.Here, the spacer nitride film 408 may include a multilayer nitride film structure.

이어서, 도 4b에 도시된 바와 같이, 스페이서 질화막(408)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(409)을 형성한다.Subsequently, as shown in FIG. 4B, an oxide-based interlayer insulating film 409 is formed on the entire structure where the spacer nitride film 408 is formed.

층간절연막(409)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막, SOG막 또는 APL막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.When the interlayer insulating film 409 is used as an oxide film, a BSG film, a BPSG film, a PSG film, a TEOS film, an HDP oxide film, an SOG film, or an APL film is used. In addition to the oxide film, an inorganic or organic low dielectric constant is used. Membrane can be used.

이어서, SAC 식각 공정시 식각 타겟을 줄이기 위해 후속 SAC 식각 공정이 이루어질 부분에서 게이트 하드마스크(405)가 노출되는 타겟으로 평탄화 공정을 실시한다.Subsequently, in order to reduce the etching target during the SAC etching process, the planarization process is performed to the target to which the gate hard mask 405 is exposed at the portion where the subsequent SAC etching process is to be performed.

평탄화시에는 CMP를 사용하거나, CMP 공정 전에 플라즈마에 의한 에치백 공정을 먼저 실시한 다음 CMP 공정(410)을 실시한다.In the planarization, CMP is used, or before the CMP process, an etch back process using plasma is performed first, followed by the CMP process 410.

이 때, 버퍼 산화막(407)과 실링 질화막(406)/스페이서 질화막(408)의 연마 선택비의 차이로 인해 버퍼 산화막(407)에 어택이 발생하여 도면부호 '411'과 같이 틈새가 생긴다. 연마 후 실시하는 세정 공정에서 틈새(411)은 더욱 확장된다. At this time, an attack occurs in the buffer oxide film 407 due to the difference in the polishing selectivity between the buffer oxide film 407 and the sealing nitride film 406 / spacer nitride film 408, resulting in a gap as indicated by reference numeral 411. In the cleaning process performed after polishing, the gap 411 is further expanded.                     

이어서, 도 4c에 도시된 바와 같이, 도포성이 우수한 증착 방식인 ALD 방식으로 필링 질화막(412)을 증착하여 틈새(411)을 매립 즉, 필링(Filling)시킨다.Subsequently, as shown in FIG. 4C, the filling nitride film 412 is deposited in the ALD method, which is a deposition method having excellent coating property, to fill, ie, fill the gap 411.

필링 질화막(412)은 ALD 방식을 이용하므로, 틈새(411)에 대한 매립 특성이 우수하다. 필링 질화막(412)은 후속 SAC 식각 공정에서 일종의 희생 하드마스크로서의 역할을 동시에 해야하므로 100℃ ∼ 500℃ 정도의 온도에서 증착하여 식각 내성을 갖는 막질을 갖도록 하는 것이 바람직하다.Since the filling nitride film 412 uses an ALD method, the filling nitride film 412 has excellent filling characteristics for the gap 411. Since the filling nitride film 412 must simultaneously serve as a kind of sacrificial hard mask in a subsequent SAC etching process, the filling nitride film 412 may be deposited at a temperature of about 100 ° C. to 500 ° C. to have a film quality having etching resistance.

한편, 필링 질화막(412) 상에 별도의 하드마스크를 형성할 수도 있다.Meanwhile, a separate hard mask may be formed on the filling nitride film 412.

이어서, 필링 질화막(412) 상에 F2 노광원용 또는 ArF 노광원용 등의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원 등과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀 콘택 오픈 마스크인 포토레지스트 패턴(413)을 형성한다.Subsequently, a photoresist such as an F 2 exposure source or an ArF exposure source, for example, COMA or acrylate, which is a photoresist for an ArF exposure source, is applied to the filling nitride film 412 to a suitable thickness by a spin coating method, and the like. A predetermined portion of the photoresist is selectively exposed using a predetermined reticle (not shown) for defining the width of the contact plug, such as an F 2 exposure source or an ArF exposure source, and is exposed by an exposure process through a developing process, or After the unexposed portion is left, the photoresist pattern 413 which is a cell contact open mask is formed by removing the etch residue and the like through a post-cleaning process or the like.

여기서, 포토레지스트 패턴(413)은 홀타입, 바타입 또는 티타입 등의 형태를 사용할 수 있다.Here, the photoresist pattern 413 may be in the form of a hole type, bar type or tee type.

패턴 형성을 위한 노광시 하부 즉, 필링 질화막(412) 등의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토 레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(413)과 필링 질화막(412) 사이에 반사방지막(도시하지 않음)을 형성할 수도 있다. 이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.The photoresist pattern 413 is used for the purpose of preventing undesired patterns from being formed by diffused reflection due to high light reflectivity of the lower portion, that is, the peeling nitride film 412, during exposure for pattern formation, and to improve adhesion between the underlying structure and the photoresist. ) And a peeling nitride film 412 may be formed an anti-reflection film (not shown). In this case, the antireflection film mainly uses an organic-based material having similar etching characteristics to that of the photoresist, and may be omitted depending on a process.

도 4d에 도시된 바와 같이, 포토레지스트 패턴(413)을 식각마스크로 필링 질화막(412)과 층간절연막(409)과 스페이서 질화막(408)과 버퍼 산화막(407) 및 실링 질화막(406)을 차례로 식각하여 이웃하는 게이트 전극 패턴(G1 ∼ G4) 사이의 기판(400) 즉, 불순물 확산영역을 노출시키는 콘택홀(414)을 형성한다.As shown in FIG. 4D, the photoresist pattern 413 is etched using an etching mask, and then the filling nitride film 412, the interlayer insulating film 409, the spacer nitride film 408, the buffer oxide film 407, and the sealing nitride film 406 are sequentially etched. As a result, a contact hole 414 exposing the substrate 400, that is, the impurity diffusion region, between the adjacent gate electrode patterns G1 to G4 is formed.

이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C 3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.At this time, the recipe of the conventional SAC etching process is applied, such as fluorine-based plasma, such as C 2 F 4 , C 2 F 6 , C 3 F 8 , C 4 F 6 , C 5 F 8 or C 5 F 10 CxFy (x, y is 1 to 10) as a stock angle gas, and a gas for generating a polymer in the SAC process, that is, a gas such as CH 2 F 2 , C 3 HF 5, or CHF 3 is added thereto. Inert gas such as He, Ne, Ar, or Xe is used as a carrier gas.

이 때, 콘택홀(414)이 형성된 게이트 전극 패턴(G1 ∼ G4) 측면에서는 스페이서 질화막(408)과 필링 질화막(412)과 버퍼 산화막(407) 및 실링 질화막(406)이 제거되어 스페이서 형상으로 남는다.At this time, the spacer nitride film 408, the peeling nitride film 412, the buffer oxide film 407, and the sealing nitride film 406 are removed from the side of the gate electrode patterns G1 to G4 where the contact holes 414 are formed to remain in a spacer shape. .

SAC 식각 공정시 각 물질에 따라 상기한 식각 가스의 조합 및 온도, 압력, 파워 등을 변화시킨다.In the SAC etching process, the combination of the above-described etching gas and temperature, pressure, power, etc. are changed according to each material.

이어서, 포토레지스트 패턴(413)을 제거하는 바, 통상의 포토레지스트 스트 립 공정을 적용한다.Subsequently, the photoresist pattern 413 is removed to apply a conventional photoresist strip process.

계속해서, 콘택홀 저면의 CD를 확보하고 SAC 및 전면 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.Subsequently, wet cleaning is performed using a cleaning solution such as BOE to secure the CD on the bottom of the contact hole and to remove the etching by-products remaining after the process such as SAC and front etching. When washing, BOE or hydrofluoric acid is used. In the case of hydrofluoric acid, it is preferable to use dilute hydrochloric acid having a ratio of 50: 1 to 500: 1.

도 4e에 도시된 바와 같이, 콘택홀(414)이 형성된 기판(400) 전면에 플러그 형성용 전도막을 증착하여 콘택홀(414)을 충분히 매립시킨다.As shown in FIG. 4E, a plug forming conductive film is deposited on the entire surface of the substrate 400 on which the contact hole 414 is formed to sufficiently fill the contact hole 414.

여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.Here, the most commonly used material for forming a conductive film for plug formation is polysilicon, and may be formed by laminating with barrier metal layers such as Ti and TiN, and metal such as tungsten may be used instead of polysilicon.

이어서, CMP 또는 전면식각 공정을 실시하여 콘택홀(414)을 통해 기판(400)과 전기적으로 도통되고 게이트 하드마스크(405)와 상부가 평탄화되며 아이솔레이션이 이루어진 셀 콘택 플러그(415)를 형성한다. Subsequently, a CMP or an entire surface etching process may be performed to form a cell contact plug 415 electrically connected to the substrate 400 through the contact hole 414 and planarized and isolated from the gate hard mask 405.

이어서, 세정 공정을 실시하여 평탄화 공정 후 잔류하는 부산물을 제거한다.Subsequently, a washing process is performed to remove by-products remaining after the planarization process.

이 때, 스페이서(S)를 이루는 3층의 상부가 필링 질화막(412)과 스페이서 질화막(408) 및 실링 질화막(406) 등의 모두 질화막 계열로 이루어져 있으므로, 연마시 연마 선택비의 차이는 거의 발생하지 않는다. At this time, since the upper part of the three layers constituting the spacer S is made of a nitride film series such as the filling nitride film 412, the spacer nitride film 408, the sealing nitride film 406, and the like, the difference in the polishing selectivity when polishing is almost generated. I never do that.

이로 인해 연마 선택비의 차이에 의해 유도된 버퍼 산화막(407)의 어택으로 인한 틈새 발생이 억제되며, 후속 세정 공정시에도 틈새를 따라 어택이 발생하지 않는다. As a result, the generation of a gap due to the attack of the buffer oxide film 407 induced by the difference in the polishing selectivity is suppressed, and the attack does not occur along the gap even in the subsequent cleaning process.                     

한편, 전술한 실시예에서는 셀 콘택 플러그 형성 공정을 그 예로 하였으나, 비트라인 콘택 플러그나, 스토리지노드 콘택 플러그 형성 공정에 이를 적용할 수 있다.Meanwhile, in the above-described embodiment, the cell contact plug forming process is taken as an example, but it may be applied to a bit line contact plug or a storage node contact plug forming process.

따라서, 스토리지노드 콘택 플러그 형성 공정일 경우 하부의 불순물 확산영역은 셀 콘택 플러그 또는 콘택 패드로 대체될 것이고, 게이트 전극 패턴은 비트라인으로 대체될 것이다.Therefore, in the storage node contact plug forming process, the lower impurity diffusion region may be replaced by a cell contact plug or a contact pad, and the gate electrode pattern may be replaced by a bit line.

또한, 전술한 본 발명은 금속배선 형성을 위한 콘택 공정 등 하부의 도전패턴 사이를 노출시키는 모든 콘택 형성 공정으로 응용이 가능할 것이다.
In addition, the present invention described above may be applied to any contact forming process that exposes the lower conductive patterns, such as a contact process for forming metal wiring.

전술한 바와 같이 이루어지는 본 발명은, 도전패턴 형성 후 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 사용하는 구조에서, 스페이서 상에 층간절연막을 형성하고 후속 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시함에 따라 산화막과 질화막의 연마 선택비 차이로 인해 버퍼 산화막으로의 어택이 발생하며 이로 인해 버퍼 산화막 상부에 발생한 틈새를 채울 수 있도록 ALD 방식을 이용하여 필링 질화막을 형성함으로써, 연마 선택비의 차이로 인한 스페이서의 특정 부분에서의 어택 발생을 억제할 수 있음을 실시예를 통해 알아보았다.
According to the present invention as described above, in the structure using the spacer nitride film / buffer oxide film / sealing nitride film spacer after the conductive pattern is formed, the planarization process is performed by forming an interlayer insulating film on the spacer and exposing the upper portion of the subsequent conductive pattern. As a result, an attack to the buffer oxide film occurs due to the difference in the polishing selectivity between the oxide film and the nitride film. As a result, the filling nitride film is formed by using the ALD method to fill the gap formed in the upper portion of the buffer oxide film. It was found through the examples that it is possible to suppress the occurrence of attack in a specific portion of the spacer due to.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은, 콘택 플러그 형성시 스페이서의 어택으로 인한 불량 발생을 줄일 수 있어, 반도체소자의 수율을 향상시키는 효과가 있다.The present invention as described above can reduce the occurrence of defects due to the attack of the spacer when the contact plug is formed, thereby improving the yield of the semiconductor device.

Claims (7)

전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계;Forming a plurality of neighboring conductive patterns having a hard mask on the substrate on which the conductive film is formed; 상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 형성하는 단계;Forming a spacer having a spacer nitride film / buffer oxide film / sealing nitride film structure along the profile in which the conductive pattern is formed; 상기 식각정지막 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the etch stop film; 상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하는 단계-상기 스페이서 질화막과 버퍼 산화막 및 실링 질화막의 연마 선택비의 차이로 상기 버퍼 산화막이 과도 제거되어 틈새가 발생함;Performing a planarization process on a target to which the upper portion of the conductive pattern is exposed; a gap is generated due to excessive removal of the buffer oxide film due to a difference in polishing selectivity between the spacer nitride film, the buffer oxide film, and the sealing nitride film; 상기 틈새를 충분히 매립하도록 원자층증착 방식으로 필링 질화막을 형성하는 단계;Forming a filling nitride film by atomic layer deposition to sufficiently fill the gap; 상기 필링 질화막과 상기 스페이서 질화막과 상기 버퍼 산화막 및 상기 실링 질화막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계; 및Selectively etching the peeling nitride film, the spacer nitride film, the buffer oxide film, and the sealing nitride film to form a contact hole exposing the conductive film; And 상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 콘택홀을 통해 상기 전도막과 접속된 콘택 플러그를 형성하는 단계Forming a contact plug connected to the conductive layer through the contact hole by performing a planarization process to a target to which the upper portion of the conductive pattern is exposed. 를 포함하는 반도체소자의 콘택 플러그 형성 방법.Contact plug forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 평탄화 공정을 실시하는 단계에서 화학기계적연마 공정을 이용하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성 방법.And a chemical mechanical polishing process in the step of performing the planarization process. 제 2 항에 있어서,The method of claim 2, 상기 평탄화 공정을 실시하는 단계에서 화학기계적연마 공정 전에 플라즈마에 의한 에치백 공정을 실시하는 것을 특징으로 반도체소자의 콘택 플러그 형성 방법.And performing an etch back process by plasma prior to the chemical mechanical polishing process in the step of performing the planarization process. 제 1 항에 있어서,The method of claim 1, 상기 필링 질화막을 형성하는 단계는 100℃ 내지 500℃의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성 방법.Forming the filling nitride film is a contact plug forming method of a semiconductor device, characterized in that carried out at a temperature of 100 ℃ to 500 ℃. 제 1 항에 있어서,The method of claim 1, 상기 콘택홀을 형성하는 단계에서,In the forming of the contact hole, CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 폴리머를 발생시키기 위 한 가스 즉, CH2F2, C3HF5 또는 CHF3 중 어느 하나의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 사용하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성 방법.CxFy (x, y is 1 to 10) as a stock corner gas, and a gas for generating a polymer, ie, one of CH 2 F 2 , C 3 HF 5, or CHF 3 , is added thereto. When the inert gas of any one of He, Ne, Ar, or Xe as a carrier gas. 제 1 항에 있어서,The method of claim 1, 상기 포토레지스트 패턴을 형성하는 단계에서, ArF 또는 F2의 노광원을 이용한 포토리소그라피 공정을 이용하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성 방법.Forming a photoresist pattern, using a photolithography process using an ArF or F 2 exposure source. 제 1 항에 있어서,The method of claim 1, 상기 복수의 도전패턴은, 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.The plurality of conductive patterns may include at least one of a gate electrode pattern, a bit line, and a metal wiring.
KR1020040071812A 2004-09-08 2004-09-08 Forming method of contact plug in semiconductor device KR20060023004A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040071812A KR20060023004A (en) 2004-09-08 2004-09-08 Forming method of contact plug in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040071812A KR20060023004A (en) 2004-09-08 2004-09-08 Forming method of contact plug in semiconductor device

Publications (1)

Publication Number Publication Date
KR20060023004A true KR20060023004A (en) 2006-03-13

Family

ID=37129346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040071812A KR20060023004A (en) 2004-09-08 2004-09-08 Forming method of contact plug in semiconductor device

Country Status (1)

Country Link
KR (1) KR20060023004A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100717812B1 (en) * 2005-02-28 2007-05-11 주식회사 하이닉스반도체 Method for manufacturing semiconductor device
KR100780607B1 (en) * 2006-06-30 2007-11-30 주식회사 하이닉스반도체 Method for fabricating semiconductor device
US7589006B2 (en) 2006-06-30 2009-09-15 Hynix Semiconductor Inc. Method for manufacturing semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100717812B1 (en) * 2005-02-28 2007-05-11 주식회사 하이닉스반도체 Method for manufacturing semiconductor device
KR100780607B1 (en) * 2006-06-30 2007-11-30 주식회사 하이닉스반도체 Method for fabricating semiconductor device
US7589006B2 (en) 2006-06-30 2009-09-15 Hynix Semiconductor Inc. Method for manufacturing semiconductor device

Similar Documents

Publication Publication Date Title
US20060073699A1 (en) Method for fabricating semiconductor device
US7196004B2 (en) Method and fabricating semiconductor device
KR100652791B1 (en) Method for fabrication of semiconductor device
KR100744672B1 (en) Method for fabricating contact hole in semiconductor device
US7122467B2 (en) Method for fabricating semiconductor device
KR100672780B1 (en) Semiconductor device and method for fabrication thereof
KR100616499B1 (en) Method for fabrication of semiconductor device
KR100685677B1 (en) Method for fabrication of semiconductor device
KR101062833B1 (en) Method of forming contact plug of semiconductor device
KR20060023004A (en) Forming method of contact plug in semiconductor device
KR101043734B1 (en) Method for fabrication of semiconductor device
KR20050116483A (en) Forming method of contact hole in semiconductor device
KR100701425B1 (en) Method for fabrication of semiconductor device
KR100716651B1 (en) Method for fabrication of semiconductor device
KR100910868B1 (en) Method for fabrication of semiconductor device
KR20060036705A (en) Method for fabrication of semiconductor device
KR20060010894A (en) Forming method of contact plug in semiconductor device
KR20060029007A (en) Method for fabrication of semiconductor device
KR20050063410A (en) Method for fabrication of semiconductor device
KR20050116487A (en) Method for fabrication of semiconductor device
KR20060038589A (en) Forming method of plug in semiconductor device
KR20060038588A (en) Method for fabrication of semiconductor device
KR20050116311A (en) Method for fabrication of semiconductor device
KR20060022995A (en) Method for fabrication of deep contact hole in semiconductor device
KR20060075947A (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination