KR20010058980A - Method for manufacturing capacitor in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 하부전극의 용량을 증가시키고 캐패시터 리프팅 현상을 방지하도록 한 캐패시터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a capacitor to increase the capacity of a lower electrode and prevent a capacitor lifting phenomenon.
이하 첨부도면을 참조하여 종래기술에 따른 캐패시터의 제조 방법에 대해 설명하면 다음과 같다.Hereinafter, a method of manufacturing a capacitor according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1d 는 종래기술에 따른 캐패시터의 제조 방법을 나타낸 도면으로서, COB(Capacitor Over Bitline)구조를 갖는 실린더(Cylinder)형 캐패시터의 제조 방법을 나타내고 있다.1A to 1D illustrate a method of manufacturing a capacitor according to the prior art, and show a method of manufacturing a cylindrical capacitor having a COB (Capacitor Over Bitline) structure.
도 1a에 도시된 바와 같이, 필드산화막(2)에 의해 활성영역이 정의된 반도체 기판(1) 상부에 제1 게이트절연막(3)을 형성한다. 이어 상기 제1 게이트절연막(3) 상에 폴리실리콘을 증착하고 게이트 패터닝하여 워드라인(도시하지 않음)을 형성한다. 상기 워드라인을 마스크로 이용한 불순물 이온주입으로 상기 워드라인 양측의 반도체 기판(1) 표면내에 불순물확산층(4)을 형성한다. 이어 상기 결과물 상부에 제1 층간절연막(5)을 증착하고 제1 층간절연막(5) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 제1 층간절연막(5)을 제거하여 콘택홀(도시 생략)을 형성한다. 이어 상기 콘택홀을 포함한 전면에 폴리실리콘을 증착하고 에치백공정을 이용하여 상기 콘택홀을 일정부분 매립하는 제1 폴리실리콘 플러그(6)를 형성한다. 이어 상기 제1 폴리실리콘 플러그(6)를 포함한 전면에 제2 게이트절연막(7), 폴리실리콘을 증착한 다음, 게이트패터닝하여 다수개의 비트라인(8)을 형성한다. 이어 비트라인(8)을 포함한 전면에 측벽용 절연막을 증착하고 에치백하여 상기 비트라인(8) 양측면에 접하는 측벽(9)을 형성한다. 이어 상기 측벽(9) 및 비트라인(8)을 포함한 전면에 제2 층간절연막(10)을 증착한다.As shown in FIG. 1A, the first gate insulating film 3 is formed on the semiconductor substrate 1 where the active region is defined by the field oxide film 2. Subsequently, polysilicon is deposited on the first gate insulating layer 3 and gate patterned to form a word line (not shown). The impurity diffusion layer 4 is formed in the surface of the semiconductor substrate 1 on both sides of the word line by impurity ion implantation using the word line as a mask. Subsequently, a first interlayer insulating film 5 is deposited on the resultant, a photosensitive film is coated on the first interlayer insulating film 5, and patterned by an exposure and development process, and then the first interlayer insulating film is formed using the patterned photosensitive film as a mask. 5) is removed to form a contact hole (not shown). Subsequently, polysilicon is deposited on the entire surface including the contact hole and a first polysilicon plug 6 is formed to fill a portion of the contact hole by using an etch back process. Subsequently, a second gate insulating layer 7 and polysilicon are deposited on the entire surface including the first polysilicon plug 6, and then gate patterned to form a plurality of bit lines 8. Subsequently, an insulating film for sidewalls is deposited and etched back on the entire surface including the bitline 8 to form sidewalls 9 in contact with both sides of the bitline 8. Subsequently, a second interlayer insulating film 10 is deposited on the entire surface including the sidewall 9 and the bit line 8.
도 1b에 도시된 바와 같이, 상기 제2 층간절연막(10) 상부에 식각방지막으로서 질화막(11)을 증착한 후, 질화막(11) 상부에 제3 층간절연막(12)을 증착한다. 이어 상기 제3 층간절연막(12) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 후 패터닝된 감광막을 마스크로 이용한 상기 제3 층간절연막(12), 질화막(11), 제2 층간절연막(9) 식각으로 상기 제1 폴리실리콘 플러그(6)의 표면이 노출되는 콘택홀을 형성한다. 이어 상기 노출된 제1 폴리실리콘 플러그(6)를 포함한 전면에 폴리실리콘을 증착하고 전면식각하여 제1 폴리실리콘 플러그(6)와 전기적으로 연결되는 제2 폴리실리콘 플러그(13)를 형성한다.As shown in FIG. 1B, after the nitride film 11 is deposited as an etch stop layer on the second interlayer insulating film 10, the third interlayer insulating film 12 is deposited on the nitride film 11. Subsequently, a photosensitive film is coated on the third interlayer insulating film 12 and patterned by an exposure and development process, and then the third interlayer insulating film 12, the nitride film 11, and the second interlayer insulating film 9 using the patterned photosensitive film as a mask. Etching forms a contact hole through which the surface of the first polysilicon plug 6 is exposed. Subsequently, polysilicon is deposited on the entire surface including the exposed first polysilicon plug 6 and etched to form a second polysilicon plug 13 electrically connected to the first polysilicon plug 6.
도 1c에 도시된 바와 같이, 상기 제2 폴리실리콘 플러그(13)를 포함한 전면에 산화막인 PSG(Phosphorous Silicate Glass)막(14), 반사방지특성을 갖는 옥시나이트라이드(ARC-Oxynitride)(15)를 증착하고 옥시나이트라이드(15) 상부에 감광막(도시 생략)을 도포하고 노광 및 현상 공정으로 패터닝한다. 이어 패터닝된 마스크를 이용하여 상기 옥시나이트라이드(15), PSG막(14), 제3 층간절연막(12)을 제거한다.As shown in FIG. 1C, a PSG (Phosphorous Silicate Glass) film 14, which is an oxide film on the front surface including the second polysilicon plug 13, and an oxynitride (ARC-Oxynitride) having antireflection characteristics 15 Is deposited, a photosensitive film (not shown) is applied on the oxynitride 15, and patterned by an exposure and development process. Subsequently, the oxynitride 15, the PSG film 14, and the third interlayer insulating film 12 are removed using a patterned mask.
이 때 캐패시터 영역을 형성하기 위한 제거 공정은 형성되는 패턴이 수직프로파일(Vertical profile)을 갖도록 진행하고, 질화막(11) 대비 제2 층간절연막 (10)의 고선택비(High Selectivity)를 이용하여 질화막(11) 표면까지 식각한다. 그리고 후식각처리(Post Etch Treatment;PET)를 적용하여 고선택비 적용에 의해 발생된 폴리머(도시 생략)를 제거하고, 300Å두께의 질화막 식각타겟으로 상기 질화막 (9)을 제거한다. 여기서 상기 질화막(11) 하부의 제2 층간절연막(10)은 제거되지 않는다.At this time, the removal process for forming the capacitor region proceeds so that the pattern to be formed has a vertical profile, and the nitride film is formed by using a high selectivity of the second interlayer insulating film 10 to the nitride film 11. (11) Etch to the surface. Then, Post Etch Treatment (PET) is applied to remove the polymer (not shown) generated by the high selectivity application, and the nitride film 9 is removed using a 300 nm thick nitride film etching target. In this case, the second interlayer insulating film 10 under the nitride film 11 is not removed.
그러나, 이와 같은 식각방지막으로 질화막(11)을 사용하고 고선택비 방법을 적용하여 식각하면 웨이퍼 모서리 부분에서는 제2 폴리실리콘 플러그(13)의 형성 불량 또는 식각타겟 부족에 의한 캐패시터 리프팅(Lifting) 현상이 발생하여 비트 오류(Bit fail)와 캐패시터 브릿지(Bridge) 등을 유발시키는 문제점이 있다. 특히 식각방지막으로 이용되는 질화막(11)은 150∼200Å두께로 형성하고 있으나, 질화막 (11)의 두께가 두꺼우면 캐패시터의 유전막 예를 들면, ONO(Oxide Nitride Oxide)막의 열증착시 질화막 스트레스에 의한 크랙(Crack)이 발생하는 문제가 있다.However, when the nitride film 11 is used as the etch stop layer and etched using the high selectivity method, a capacitor lifting phenomenon due to a poor formation of the second polysilicon plug 13 or a lack of an etching target is performed at the edge of the wafer. This may cause a bit error and a capacitor bridge. Particularly, the nitride film 11 used as the etch stop film is formed to have a thickness of 150 to 200 GPa. However, when the thickness of the nitride film 11 is thick, the dielectric film of the capacitor, for example, cracks due to nitride film stress during thermal deposition of an ONO (Oxide Nitride Oxide) film. There is a problem that (Crack) occurs.
도 1d에 도시된 바와 같이, 제3 층간절연막(12), 질화막(11)의 식각으로 노출된 제2 폴리실리콘 플러그(13)를 포함한 전면에 폴리실리콘을 증착하고 평탄화 및 전면식각하여 캐패시터의 하부전극(16)을 형성하고 PSG막(14)을 습식 제거한다.As shown in FIG. 1D, polysilicon is deposited on the entire surface including the third interlayer insulating layer 12 and the second polysilicon plug 13 exposed through etching of the nitride layer 11, and then planarized and etched to form a lower portion of the capacitor. The electrode 16 is formed and the PSG film 14 is wet removed.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 웨이퍼 모서리부분에서의 캐패시터 리프팅현상과 열적 스트레스에 의한 질화막의 크랙을 방지하는데 적합한 캐패시터의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a capacitor suitable for preventing the lifting of the capacitor at the edge of the wafer and cracking of the nitride film due to thermal stress.
도 1a 내지 도 1d 는 종래기술에 따른 캐패시터의 제조 방법을 나타낸 도면,1a to 1d is a view showing a manufacturing method of a capacitor according to the prior art,
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면.2A to 2D illustrate a method of manufacturing a capacitor according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
21 : 반도체 기판 22 : 필드산화막21 semiconductor substrate 22 field oxide film
23 : 제1 게이트절연막 24 : 불순물확산층23: first gate insulating film 24: impurity diffusion layer
25 : 제1 층간절연막 26 : 제1 폴리실리콘 플러그25: first interlayer insulating film 26: first polysilicon plug
27 : 제2 게이트절연막 28 : 비트라인27: second gate insulating film 28: bit line
29 : 측벽 30 : 제2 층간절연막29 side wall 30 second interlayer insulating film
31 : 질화막 32 : 제3 층간절연막31 nitride film 32 third interlayer insulating film
33 : 제2 폴리실리콘 플러그 34 : PSG막33: second polysilicon plug 34: PSG film
35 : 옥시나이트라이드 37 : 하부전극35: oxynitride 37: lower electrode
상기의 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 소정공정이 실시된 반도체 기판 상부에 제1 층간절연막, 질화막, 제2 층간절연막을 차례로 형성하고 상기 제2 층간절연막, 질화막, 제1 층간절연막을 제거하여 콘택홀을 형성하는 제 1 단계, 상기 콘택홀 내에 폴리실리콘을 증착하고 전면식각하여 캐패시터 콘택 플러그를 형성하는 제 2 단계, 상기 캐패시터 콘택 플러그를 포함한 전면에 제3층간절연막을 형성하는 제 3 단계, 상기 제3 층간절연막 상부에 캐패시터 마스크층을 형성하는 제 4 단계, 상기 캐패시터 마스크층을 이용하여 상기 제3 층간절연막, 제2 층간절연막, 질화막을 제거하고 상기 제1 층간절연막을 과도식각하여 상기 캐패시터 콘택 플러그를 노출시키는 제 5 단계, 상기 노출된 캐패시터 콘택 플러그의 표면을 따라 전극물질을 증착하고 패터닝하여 캐패시터의 하부전극을 형성하는 제 6 단계를 포함하여 이루어짐을 특징으로 한다.In the capacitor manufacturing method of the present invention for achieving the above object, a first interlayer insulating film, a nitride film, and a second interlayer insulating film are sequentially formed on a semiconductor substrate subjected to a predetermined process, and the second interlayer insulating film, nitride film, and first interlayer insulating film are formed. A first step of forming a contact hole by removing the first hole; a second step of depositing polysilicon in the contact hole and etching the entire surface to form a capacitor contact plug; and forming a third interlayer insulating film on the entire surface including the capacitor contact plug. Step 3, a fourth step of forming a capacitor mask layer on the third interlayer insulating film, using the capacitor mask layer to remove the third interlayer insulating film, the second interlayer insulating film, the nitride film and transient etching the first interlayer insulating film Exposing the capacitor contact plug to form an electrode material along a surface of the exposed capacitor contact plug. It characterized by yirueojim by depositing and patterning a sixth step of forming the lower electrode of the capacitor.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면으로서, 실린더형(Cylindrical type) 캐패시터의 제조 방법을 나타낸다.2A to 2D illustrate a method of manufacturing a capacitor according to an embodiment of the present invention, and show a method of manufacturing a cylindrical type capacitor.
도 2a 에 도시된 바와 같이, 필드산화막(22)을 형성하여 활성영역이 형성된반도체 기판(21) 상부에 제1 게이트절연막(23)을 형성한다. 이어 상기 제1 게이트절연막(23) 상에 폴리실리콘을 증착하고 게이트 패터닝하여 워드라인(도시하지 않음)을 형성한다. 상기 워드라인을 마스크로 이용한 불순물 이온주입으로 상기 워드라인 양측의 반도체 기판(21) 표면내에 불순물확산층(24)을 형성한다. 이어 상기 결과물 상부에 제1 층간절연막(25)을 증착하고 제1 층간절연막(25) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 제1 층간절연막(25)을 제거하여 콘택홀(도시 생략)을 형성한다. 이어 상기 콘택홀을 포함한 전면에 폴리실리콘을 증착하고 에치백공정을 이용하여 상기 콘택홀을 일정부분 매립하는 제1 폴리실리콘 플러그(26)를 형성한다. 이어 상기 제1 폴리실리콘 플러그(26)를 포함한 전면에 제2 게이트절연막(27), 폴리실리콘을 증착한 다음, 게이트패터닝하여 다수개의 비트라인(28)을 형성한다. 이어 비트라인(28)을 포함한 전면에 측벽용 절연막을 증착하고 에치백하여 상기 비트라인(28) 양측면에 접하는 측벽(29)을 형성한다. 이어 상기 측벽(29) 및 비트라인(28)을 포함한 전면에 제2 층간절연막(30)을 증착한다.As shown in FIG. 2A, the field oxide layer 22 is formed to form the first gate insulating layer 23 on the semiconductor substrate 21 on which the active region is formed. Subsequently, polysilicon is deposited on the first gate insulating layer 23 and gate patterned to form a word line (not shown). The impurity diffusion layer 24 is formed in the surface of the semiconductor substrate 21 on both sides of the word line by impurity ion implantation using the word line as a mask. Subsequently, a first interlayer insulating film 25 is deposited on the resultant, a photosensitive film is coated on the first interlayer insulating film 25, and patterned by an exposure and development process. Then, the patterned photosensitive film is used as a mask to form a first interlayer insulating film 25 ( 25 is removed to form contact holes (not shown). Subsequently, polysilicon is deposited on the entire surface including the contact hole, and a first polysilicon plug 26 is formed to fill a portion of the contact hole by using an etch back process. Subsequently, a second gate insulating layer 27 and polysilicon are deposited on the entire surface including the first polysilicon plug 26 and then gate patterned to form a plurality of bit lines 28. Subsequently, an insulating film for sidewalls is deposited and etched back on the entire surface including the bitline 28 to form sidewalls 29 that contact both sides of the bitline 28. Subsequently, a second interlayer insulating film 30 is deposited on the entire surface including the sidewall 29 and the bit line 28.
도 2b에 도시된 바와 같이, 상기 제2 층간절연막(30) 상부에 식각방지막으로서 질화막(31)을 증착한 후, 질화막(31) 상부에 제3 층간절연막(32)을 증착한다. 여기서 열적 스트레스(Thermal stress)에 의한 질화막(31)의 크랙(Crack)을 방지하기 위해 50∼100Å두께로 증착하며 상기 질화막(31) 상부에 제3 층간절연막(32)을 2500∼3000Å두께로 증착한다. 이어 상기 제3 층간절연막(32) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 후 패터닝된 감광막을 마스크로 이용한 상기 제3 층간절연막(32), 질화막(31), 제2 층간절연막(30) 식각으로 상기 제1 폴리실리콘 플러그(26)의 표면이 노출되는 콘택홀을 형성한다. 이어 상기 노출된 제1 폴리실리콘 플러그(26)를 포함한 전면에 폴리실리콘을 증착하고 전면식각하여 제1폴리실리콘 플러그(26)와 전기적으로 연결되는 제2 폴리실리콘 플러그(33)를 형성한다.As shown in FIG. 2B, after the nitride film 31 is deposited as an etch stop layer on the second interlayer insulating film 30, the third interlayer insulating film 32 is deposited on the nitride film 31. In order to prevent cracking of the nitride film 31 due to thermal stress, deposition is performed at a thickness of 50 to 100 kPa, and a third interlayer insulating film 32 is deposited at a thickness of 2500 to 3000 kPa on the nitride film 31. do. Subsequently, a photosensitive film is coated on the third interlayer insulating film 32 and patterned by an exposure and development process, and then the third interlayer insulating film 32, the nitride film 31, and the second interlayer insulating film 30 using the patterned photosensitive film as a mask. Etching forms a contact hole through which the surface of the first polysilicon plug 26 is exposed. Subsequently, polysilicon is deposited on the front surface including the exposed first polysilicon plug 26 and etched to form a second polysilicon plug 33 electrically connected to the first polysilicon plug 26.
도 2c에 도시된 바와 같이, 상기 제2 폴리실리콘 플러그(33)를 포함한 전면에 산화막인 PSG(Phosphorous Silicate Glass)막(34), 반사방지특성을 갖는 옥시나이트라이드(ARC-Oxynitride)(35)를 증착하고 옥시나이트라이드(35) 상부에 감광막(도시 생략)을 도포하고 노광 및 현상 공정으로 패터닝한다. 이어 패터닝된 마스크를 이용하여 상기 옥시나이트라이드(35), PSG막(34), 제3 층간절연막(32)을 제거한다.As shown in FIG. 2C, a PSG (Phosphorous Silicate Glass) film 34, which is an oxide film on the front surface including the second polysilicon plug 33, and an oxynitride (ARC-Oxynitride) 35 having antireflection characteristics Is deposited and a photoresist film (not shown) is applied on the oxynitride 35 and patterned by exposure and development processes. Subsequently, the oxynitride 35, the PSG film 34, and the third interlayer insulating film 32 are removed using a patterned mask.
상기의 캐패시터 마스크를 이용하여 상기 옥시나이트라이드(35)를 포함한 PSG막(34), 제3 층간절연막(32), 질화막(31)을 제거하는 방법은 3 단계 공정으로 진행된다. 먼저 형성되는 패턴이 수직프로파일(Vertical profile)을 갖도록 건식식각을 실시한다. 이어 고선택비(High selectivity)가 아닌 질화막(31) 대비 제2 층간절연막(30)의 중간 선택비(Middle Selectivity)를 이용한 제거 공정을 적용한다. 상기 중간 선택비를 적용하면 질화막(31)과 질화막(31)의 하부에서 1000∼2000Å두께의 제2 층간절연막(30)이 동시에 식각된다. 이 때 상기 질화막(31) 대비 제2 층간절연막(30)의 중간선택비를 적용하기 위해서는 CH2F2, C4F8,O2가스를 혼합하여이용하고, 또한 중간범위(7:1 ∼12:1)의 선택비를 제어하기 위해 2∼5sccm의 O2가스를 첨가한다.The method of removing the PSG film 34 including the oxynitride 35, the third interlayer insulating film 32, and the nitride film 31 using the capacitor mask is performed in a three step process. First, dry etching is performed so that the formed pattern has a vertical profile. Subsequently, a removal process using a middle selectivity of the second interlayer insulating layer 30 to that of the nitride layer 31 rather than a high selectivity is applied. When the intermediate selectivity is applied, the second interlayer insulating film 30 having a thickness of 1000 to 2000 Å is simultaneously etched under the nitride film 31 and the nitride film 31. At this time, in order to apply the intermediate selectivity of the second interlayer insulating film 30 to the nitride film 31, CH 2 F 2 , C 4 F 8 , O 2 gas are mixed and used, and the intermediate range (7: 1 to 2-5 sccm of O 2 gas is added to control the selectivity of 12: 1).
그리고 후식각처리(Post Etch Treatment;PET)를 실시하여 중간 선택비 적용에 따라 발생된 폴리머(Polymer), 예를들면, 카본계폴리머를 제거한 후, 제2 층간절연막(30)을 과도식각(Over etch)하여 제2 폴리실리콘 플러그(33)가 일정 높이(도면부호 36)로 드러나도록 한다. 또한 제3 층간절연막(32)의 두께가 2500∼3000Å에 이르기 때문에 캐패시터의 하부 영역을 안정화시킨다. 또한 상기 드러나는 제2 폴리실리콘 플러그(33)에 의해 후공정에서 전극물질이 'H-프레임' 형태로 증착된다. 이와같이 캐패시터 전극의 하부영역이 안정적으로 형성되기 때문에 캐패시터 리프팅 현상을 방지한다.After the post etch treatment (PET) is performed to remove the polymer generated by applying the intermediate selectivity, for example, the carbon-based polymer, the second interlayer insulating film 30 is overetched. etch) to expose the second polysilicon plug 33 to a predetermined height (36). In addition, since the thickness of the third interlayer insulating film 32 reaches 2500 to 3000 GPa, the lower region of the capacitor is stabilized. In addition, the electrode material is deposited in an 'H-frame' form in a later process by the exposed second polysilicon plug 33. As such, since the lower region of the capacitor electrode is stably formed, the capacitor lifting phenomenon is prevented.
도 2d에 도시된 바와 같이, 노출된 제2 폴리실리콘 플러그(33)를 포함한 전면에 폴리실리콘을 증착하고 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 이용하여 폴리실리콘을 평탄화한 후, 캐패시터가 형성될 영역에만 폴리실리콘이 남도록 전면식각하여 캐패시터의 하부전극(37)을 형성한다. 이어 습식딥아웃 공정을 실시하여 옥시나이트라이드(35)를 포함한 PSG막(34)을 제거하여 캐패시터를 완성한다. 이 때 상기 PSG막(34) 하부의 제3 층간절연막(32)은 상기 습식딥아웃시 습식방지막 역할을 한다.As shown in FIG. 2D, after depositing polysilicon on the front surface including the exposed second polysilicon plug 33 and planarizing the polysilicon using chemical mechanical polishing (CMP), a capacitor is formed. The entire surface is etched such that polysilicon remains only in the region to be formed to form the lower electrode 37 of the capacitor. Subsequently, a wet deep-out process is performed to remove the PSG film 34 including the oxynitride 35 to complete the capacitor. In this case, the third interlayer insulating layer 32 under the PSG layer 34 serves as a wet prevention layer during the wet deep out.
전술한 본 발명의 실시예는 실린더형 캐패시터의 하부전극(37)의 용량을 증가시키기 위해 식각방지막인 질화막(31) 대비 제2 층간절연막(30)의 중간선택비를 적용하므로써 충분히 제2 층간절연막(30)을 과도식각할 수 있다.In the above-described embodiment of the present invention, the second interlayer insulating film is sufficiently formed by applying an intermediate selectivity of the second interlayer insulating film 30 to the nitride film 31, which is an etch stopper film, to increase the capacity of the lower electrode 37 of the cylindrical capacitor. (30) can be overetched.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명의 캐패시터의 제조 방법은 'H-프레임' 형태의 캐패시터 전극 면적이 더욱 증가되므로써 캐패시터 안정화에 따른 캐패시터 리프팅 현상을 방지하고 캐패시터용량을 증가시키어 소자의 수율(Yield)을 향상시킬 수 있는 효과가 있다.The method of manufacturing the capacitor of the present invention described above can increase the yield of the device by preventing the capacitor lifting phenomenon due to the capacitor stabilization and increasing the capacitor capacity by further increasing the capacitor electrode area of the 'H-frame' type. It works.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066358A KR20010058980A (en) | 1999-12-30 | 1999-12-30 | Method for manufacturing capacitor in semiconductor device |
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| KR20010058980A true KR20010058980A (en) | 2001-07-06 |
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| KR (1) | KR20010058980A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100725173B1 (en) * | 2006-01-20 | 2007-06-04 | 삼성전자주식회사 | Semiconductor device and method for fabricating the same |
| KR100984113B1 (en) * | 2009-01-06 | 2010-10-01 | 권진영 | Auto-machine for Flags |
| KR101022671B1 (en) * | 2008-11-20 | 2011-03-22 | 주식회사 하이닉스반도체 | Method for forming capacitor in semiconductor device |
-
1999
- 1999-12-30 KR KR1019990066358A patent/KR20010058980A/en not_active Application Discontinuation
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