KR100807114B1 - Method for forming contact hole in semiconductor device - Google Patents

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Abstract

본 발명은 랜딩 플러그 콘택 형성공정시 사용되는 하드 마스크에 기인한 종횡비를 감소시켜 공정을 단순화시킬 수 있는 반도체 소자의 콘택홀 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 복수의 패턴이 형성된 기판을 제공하는 단계와, 상기 패턴을 포함하는 전체 구조 상부면을 따라 식각 장벽층을 형성하는 단계와, 상기 식각 장벽층을 포함하는 전체 구조 상부를 덮도록 층간 절연막을 증착하는 단계와, 상기 식각 장벽층을 연마 정지층으로 상기 층간 절연막을 평탄화하는 단계와, 상기 패턴 상부가 돌출되도록 상기 평탄화된 층간 절연막을 리세스시키는 단계와, 상기 리세스된 층간 절연막에 의해 형성된 굴곡이 매립도록 하드 마스크를 증착하는 단계와, 상기 패턴 사이에 형성된 상기 리세스된 층간 절연막이 노출되도록 상기 하드 마스크를 식각하여 하드 마스크 패턴을 단계와, 상기 하드 마스크 패턴을 이용한 식각공정을 실시하여 상기 노출된 층간 절연막을 제거하는 단계와, 상기 하드 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법을 제공한다.The present invention is to provide a method for forming a contact hole of a semiconductor device that can simplify the process by reducing the aspect ratio due to the hard mask used in the landing plug contact forming process, the present invention is a substrate having a plurality of patterns Forming an etch barrier layer along an upper surface of the entire structure including the pattern; depositing an interlayer insulating film to cover the entire structure including the etch barrier layer; Planarizing the interlayer insulating film with a polishing stop layer, recessing the planarized interlayer insulating film so as to protrude the upper portion of the pattern, and depositing a hard mask to fill in the curvature formed by the recessed interlayer insulating film. And the hard mask so that the recessed interlayer insulating film formed between the patterns is exposed. Forming a contact hole in the semiconductor device by etching a hard disk pattern, removing the exposed interlayer insulating layer by performing an etching process using the hard mask pattern, and removing the hard mask pattern. Provide a method.

반도체 메모리 소자, 랜딩 플러그, 스토리지 노드 콘택 플러그, 하드 마스크  Semiconductor Memory Devices, Landing Plugs, Storage Node Contact Plugs, Hard Masks

Description

반도체 소자의 콘택홀 형성방법{METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE}Method for forming contact hole in semiconductor device {METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE}

도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위하여 도시한 공정 단면도.1 to 7 are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to an embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 기판 11 : 게이트 산화막10 substrate 11 gate oxide film

12 : 폴릭실리콘막 13 : 하드 마스크12: polysilicon film 13: hard mask

14 : 게이트 전극 15 : 스페이서14 gate electrode 15 spacer

16 : 접합영역 17 : 질화막16: junction region 17: nitride film

18 : 층간 절연막 18A : 평탄화된 층간 절연막18: interlayer insulating film 18A: planarized interlayer insulating film

18B : 리세스된 층간 절연막18B: recessed interlayer insulating film

18C : 패터닝된 층간 절연막18C: Patterned Interlayer Insulator

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택홀 형성방법, 더욱 상세하게는 캐패시터(capacitor)를 구비한 반도체 메모리 소자에서 캐패시터의 하부전극과 활성영역을 상호 연결하기 위한 랜딩 플러그(landing plug)와 스토리지 노드 콘택 플러그(storage node contact plug) 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and in particular, a method of forming a contact hole in a semiconductor device, and more particularly, a landing plug for interconnecting a lower electrode of a capacitor and an active region in a semiconductor memory device having a capacitor. plug) and a storage node contact plug.

일반적으로, DRAM 소자 제조공정에서는 활성영역(소스 영역)과 캐패시터의 하부전극인 스토리지 노드(storage node)를 상호 연결하기 위하여 랜딩 플러그(landing plug)와 스토리지 노드 콘택 플러그(storage node contact plug) 형성공정을 포함한다.Generally, in the DRAM device manufacturing process, a landing plug and a storage node contact plug are formed to interconnect the active region (source region) and the storage node, which is the lower electrode of the capacitor. It includes.

랜딩 플러그가 형성될 랜딩 플러그용 콘택홀(이하, 랜딩 플러그 콘택이라 함)은 홀형(hole type) 구조와 바형(bar type) 구조가 있다. 이중 바형 구조는 후속 CMP(Chemical Mechanical Polishing) 공정을 이용한 분리 공정의 필요로 SAC(Self Aligned Contact) 공정에 필요한 하드 마스크(hard mask)의 두께가 상대적으로 매우 두꺼워지는 특징이 있다. The landing plug contact hole (hereinafter referred to as a landing plug contact) in which the landing plug is to be formed has a hole type structure and a bar type structure. The double bar structure is characterized in that the thickness of the hard mask required for the Self Aligned Contact (SAC) process becomes very thick due to a separation process using a subsequent CMP (Chemical Mechanical Polishing) process.

현재, 60nm급 이하의 소자를 정의하기 위해 필요한 게이트 전극용 하드 마스크의 두께는 대략 2200Å 이상이 요구되고 있다. 그 이유는 라인 패턴(line pattern)의 감소로 동일 식각 조건 적용시 손실되는 하드 마스크의 손실량은 더욱 증가하기 때문이다. Currently, the thickness of the gate electrode hard mask required to define a device of 60 nm or less is required to be approximately 2200 GPa or more. The reason is that the loss of the hard mask that is lost when the same etching conditions are applied due to the reduction of the line pattern is further increased.

이러한 이유로 60nm급 이하의 소자 제조공정에서는 하드 마스크의 두께를 충 분히 두껍게 확보하여 공정을 진행해야만 한다. 하지만, 하드 마스크의 두께를 증가시키는 경우 상대적으로 종횡비(aspect ratio)가 증가하게 되는 바, 콘택홀을 형성하기 위한 식각공정이 그 만큼 어려워지는 문제점을 안고 있다. 더욱이, 콘택홀을 형성하기 위한 식각공정이 폴리머(polymer)가 다량 발생하는 SAC 공정을 사용하기 때문에 식각 타겟(etch target)의 증가는 더욱 공정의 난이도를 증가시키게 된다. For this reason, in the device manufacturing process of 60nm or less, the hard mask must be sufficiently thick to proceed with the process. However, when the thickness of the hard mask is increased, the aspect ratio is relatively increased, and thus, an etching process for forming a contact hole becomes difficult. Moreover, since the etching process for forming the contact hole uses a SAC process in which a large amount of polymer is generated, the increase of the etch target further increases the difficulty of the process.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 랜딩 플러그 콘택 형성공정시 사용되는 하드 마스크에 기인한 종횡비를 감소시켜 공정을 단순화시킬 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been proposed to solve the above-mentioned problems of the prior art, and a method for forming a contact hole in a semiconductor device which can simplify the process by reducing the aspect ratio due to the hard mask used in the landing plug contact forming process. The purpose is to provide.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 복수의 패턴이 형성된 기판을 제공하는 단계와, 상기 패턴을 포함하는 전체 구조 상부면을 따라 식각 장벽층을 형성하는 단계와, 상기 식각 장벽층을 포함하는 전체 구조 상부를 덮도록 층간 절연막을 증착하는 단계와, 상기 식각 장벽층을 연마 정지층으로 상기 층간 절연막을 평탄화하는 단계와, 상기 패턴 상부가 돌출되도록 상기 평탄화된 층간 절연막을 리세스시키는 단계와, 상기 리세스된 층간 절연막에 의해 형성된 굴곡이 매 립도록 하드 마스크를 증착하는 단계와, 상기 패턴 사이에 형성된 상기 리세스된 층간 절연막이 노출되도록 상기 하드 마스크를 식각하여 하드 마스크 패턴을 단계와, 상기 하드 마스크 패턴을 이용한 식각공정을 실시하여 상기 노출된 층간 절연막을 제거하는 단계와, 상기 하드 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method including providing a substrate on which a plurality of patterns are formed, forming an etching barrier layer along an upper surface of an entire structure including the pattern, and forming the etching barrier. Depositing an interlayer insulating film so as to cover the entire structure including the layer, planarizing the interlayer insulating film with the etch barrier layer as a polishing stop layer, and recessing the planarized interlayer insulating film so as to protrude the pattern top. Depositing a hard mask to fill up the curvature formed by the recessed interlayer insulating film, and etching the hard mask to expose the recessed interlayer insulating film formed between the patterns to form a hard mask pattern. And removing the exposed interlayer insulating layer by performing an etching process using the hard mask pattern. And, providing a contact hole, forming a semiconductor device including a step of removing the hard mask pattern.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 게이트 전극과 접합영역이 형성된 기판을 제공하는 단계와, 상기 게이트 전극을 포함하는 전체 구조 상부면을 따라 식각 장벽층을 형성하는 단계와, 상기 식각 장벽층을 포함하는 전체 구조 상부를 덮도록 층간 절연막을 증착하는 단계와, 상기 식각 장벽층을 연마 정지층으로 상기 층간 절연막을 평탄화하는 단계와, 상기 게이트 전극의 상부가 돌출되도록 상기 평탄화된 층간 절연막을 리세스시키는 단계와, 상기 리세스된 층간 절연막에 의해 형성된 굴곡이 매립도록 하드 마스크를 증착하는 단계와, 상기 접합영역 상에 형성된 상기 리세스된 층간 절연막이 노출되도록 상기 하드 마스크를 식각하여 하드 마스크 패턴을 단계와, 상기 하드 마스크 패턴을 이용한 식각공정을 실시하여 상기 노출된 층간 절연막을 제거하는 단계와, 상기 하드 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법을 제공한다. According to another aspect of the present invention, there is provided a substrate on which a gate electrode and a junction region are formed, and forming an etch barrier layer along an upper surface of the entire structure including the gate electrode. Depositing an interlayer insulating film to cover an entire structure including the etch barrier layer, planarizing the interlayer insulating film with the etch barrier layer as a polishing stop layer, and protruding an upper portion of the gate electrode. Recessing the planarized interlayer insulating film, depositing a hard mask to fill the curvature formed by the recessed interlayer insulating film, and exposing the recessed interlayer insulating film formed on the junction region to expose the hard mask. Etching the hard mask pattern, and performing an etching process using the hard mask pattern. Provides the group and removing the exposed interlayer insulating film, the contact hole forming method for a semiconductor device including a step of removing the hard mask pattern.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다 른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity and may be formed directly on other layers or substrates when referred to as being on another layer or substrate. Or a third layer may be interposed therebetween. In addition, the same reference numerals throughout the specification represent the same components.

실시예Example

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위하여 도시한 공정 단면도들이다. 여기서는 설명의 편의를 위하여 DRAM 소자의 랜딩 플러그 콘택을 형성하기 위한 공정 단면도를 일례로 도시하였다. 1 to 7 are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to a preferred embodiment of the present invention. For convenience of description, a cross-sectional view of a process for forming a landing plug contact of a DRAM device is illustrated as an example.

먼저, 도 1을 참조하면, 활성영역과 비활성영을 정의하는 소자 분리막(미도시), 게이트 전극(14)과, 접합영역(소스 및 드레인 영역)(16)이 형성된 반도체 기판(10)을 제공한다. 이때, 게이트 전극(14)은 게이트 산화막(11), 폴리실리콘막(12) 및 하드 마스크(13)로 형성할 수 있으며, 또한 폴리실리콘막(12)과 하드 마스크(13) 사이에 텅스텐 또는 텅스텐 실리사이드층이 더 형성될 수도 있다. 또한, 게이트 전극(14)의 양측벽에는 산화막, 산화막/질화막으로 이루어진 스페이서(spacer, 15)가 형성된다. First, referring to FIG. 1, a semiconductor substrate 10 having an isolation layer (not shown), a gate electrode 14, and a junction region (source and drain regions) 16 defining active and inactive regions are provided. do. In this case, the gate electrode 14 may be formed of the gate oxide film 11, the polysilicon film 12, and the hard mask 13, and may be formed of tungsten or tungsten between the polysilicon film 12 and the hard mask 13. A silicide layer may be further formed. In addition, spacers 15 formed of an oxide film and an oxide film / nitride film are formed on both side walls of the gate electrode 14.

이어서, 게이트 전극(14)을 포함하는 전체 구조 상부면의 단차를 따라 SAC용 질화막(17)을 증착한다. 이때, 질화막(17)은 SAC 공정시 식각 장벽층으로 기능한다. Subsequently, the nitride film 17 for SAC is deposited along the step of the upper surface of the entire structure including the gate electrode 14. In this case, the nitride film 17 functions as an etch barrier layer in the SAC process.

이어서, 질화막(17) 상부를 덮도록 층간 절연막(18)을 증착한다. 이때, 층간 절연막(18)은 산화막 계열의 물질로 형성한다. 예컨대, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 등으로 형성한다. Subsequently, an interlayer insulating film 18 is deposited to cover the upper portion of the nitride film 17. In this case, the interlayer insulating film 18 is formed of an oxide film-based material. For example, it is formed of Boron Phosphorus Silicate Glass (BPSG), Phosphorus Silicate Glass (PSG), Tetra Ethyle Ortho Silicate (TEOS), or the like.

이어서, 도 2에 도시된 바와 같이, CMP 공정(19)을 실시하여 층간 절연막(18, 도 1참조)을 평탄화한다. 이때, CMP 공정(19)은 질화막과 산화막 간의 식각 선택비를 갖는 슬러리(slurry)를 이용하여 질화막(17) 상부에서 연마가 정지되도록 실시한다. 여기서, '18A'는 평탄화된 층간 절연막을 나타낸다.Next, as shown in FIG. 2, the CMP process 19 is performed to planarize the interlayer insulating film 18 (see FIG. 1). In this case, the CMP process 19 is performed to stop polishing on the nitride film 17 using a slurry having an etching selectivity between the nitride film and the oxide film. Here, '18A' represents a planarized interlayer insulating film.

이어서, 도 3에 도시된 바와 같이, 식각공정(20)을 실시하여 게이트 전극(14)의 상부가 돌출되도록 층간 절연막(18A, 도 2참조)을 일정 깊이로 리세스(recess)시킨다. 이때, 식각공정(20)은 습식식각공정 또는 건식식각공정으로 실시할 수 있으며, 습식식각공정의 경우 익스 시튜(ex-situ) 또는 인-시튜(in-situ)로 DHF(Dilute HF)-H20로 희석된 HF용액- 또는 BOE(Buffered Oxide Etchant)-HF와 NH4F가 혼합된 용액-를 이용하여 실시한다. 여기서, '18B'는 리세스된 층간 절연막을 나타낸다.Subsequently, as shown in FIG. 3, an etching process 20 is performed to recess the interlayer insulating layer 18A (see FIG. 2) to a predetermined depth so that the upper portion of the gate electrode 14 protrudes. In this case, the etching process 20 may be performed by a wet etching process or a dry etching process, and in the case of the wet etching process, dilute HF (DHF) -H by ex-situ or in-situ. It is carried out using HF solution diluted with 20- or BOE (Buffered Oxide Etchant)-a solution of HF and NH 4 F mixed. Here, '18B' represents a recessed interlayer insulating film.

한편, 도 3에서 잔류되는 층간 절연막(18B)의 두께는 후속 랜딩 플러그를 형성하기 위한 CMP 공정시 잔류되는 두께보다 더 두꺼운 두께로 잔류시켜야만 한다. 그 이유는 랜딩 플러그를 형성하기 위한 CMP 공정 후 랜딩 플러그 간의 단락이 발생되지 않도록 하기 위함이다. Meanwhile, the thickness of the interlayer insulating film 18B remaining in FIG. 3 must be thicker than the thickness remaining in the CMP process for forming a subsequent landing plug. The reason for this is to prevent a short circuit between the landing plugs after the CMP process for forming the landing plugs.

이어서, 도 4에 도시된 바와 같이, 도 3에서 리세스된 층간 절연막(18B)에 의해 발생된 굴곡이 완전히 매립되도록 하드 마스크(21)을 형성한다. 이때, 하드 마스크(21)는 질화막과 산화막에 대한 충분한 선택비를 갖는 물질로 형성한다. 바람직하게는 아모르퍼스 카본막(amorphous carbon layer) 또는 실리콘이 함유된 감광막으로 형성한다. 예컨대, 하드 마스크(21)를 아모르퍼스 카본막으로 형성하는 경우, 아모르퍼스 카본막 상부에 식각 선택비를 갖는 SiON막을 더 형성하는 것이 바람직하다. 또한, SiON막 대신에 아모르퍼스 카본막 상부에 산화막 계열, 예컨대 TEOS(Tetra Ethyle Ortho Silicate)막을 더 형성할 수도 있다. Next, as shown in FIG. 4, the hard mask 21 is formed so that the bending caused by the interlayer insulating film 18B recessed in FIG. 3 is completely filled. At this time, the hard mask 21 is formed of a material having a sufficient selectivity with respect to the nitride film and the oxide film. Preferably, it is formed of an amorphous carbon layer or a photosensitive film containing silicon. For example, when the hard mask 21 is formed of an amorphous carbon film, it is preferable to further form a SiON film having an etching selectivity on the amorphous carbon film. In addition, instead of the SiON film, an oxide film-based, for example, a TEOS (Tetra Ethyle Ortho Silicate) film may be further formed on the amorphous carbon film.

이어서, 하드 마스크(21) 상부에 요철이 존재하는 경우 균일성을 위해 평면(planar) OBARC막(Organic Bottom Anti Reflective Coating layer)을 더 도포할 수도 있다. Subsequently, when irregularities are present on the hard mask 21, a planar OBARC film (Organic Bottom Anti Reflective Coating layer) may be further applied for uniformity.

이어서, 도 5에 도시된 바와 같이, 하드 마스크(21, 도 4참조) 상부에 감광막을 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(22)을 형성한다.Subsequently, as shown in FIG. 5, the photoresist film is coated on the hard mask 21 (see FIG. 4), and then the photoresist pattern 22 is formed by performing an exposure and development process using a photo mask.

이어서, 감광막 패턴(22)을 이용한 식각공정(23)을 실시하여 하드 마스크 패턴(21A)을 형성한다. 이때, 식각공정(23)은 질화막과 산화막에 대한 충분한 선택비를 갖는 식각조건으로 실시하여 게이트 전극(14) 사이에 존재하는 하드 마스크(21) 또한 완전히 제거되도록 실시한다. Next, an etching process 23 using the photosensitive film pattern 22 is performed to form the hard mask pattern 21A. In this case, the etching process 23 is performed under an etching condition having a sufficient selectivity between the nitride film and the oxide film so that the hard mask 21 existing between the gate electrodes 14 is also completely removed.

이어서, 도 6에 도시된 바와 같이, 하드 마스크 패턴(21A)을 식각 장벽층으로 이용한 식각공정(24)을 실시하여 게이트 전극(14) 사이에 존재하는 층간 절연막(18B, 도 5참조)을 제거한다. 이때, 층간 절연막(18B)의 두께는 도 3에서 실시되 는 식각공정(20)에 의해 일차적으로 그 두께가 감소되었기 때문에 그 만큼 쉽게 제거할 수 있다. 여기서, '22A'는 감광막 패턴(22)이 공정 과정시 그 두께가 감소된 상태를 나타내며, '18C'는 랜딩 플러그가 형성될 영역이 제거된 층간 절연막을 나타낸다. Next, as illustrated in FIG. 6, an etching process 24 using the hard mask pattern 21A as an etching barrier layer is performed to remove the interlayer insulating film 18B (see FIG. 5) existing between the gate electrodes 14. do. At this time, since the thickness of the interlayer insulating film 18B is primarily reduced by the etching process 20 of FIG. 3, the thickness of the interlayer insulating film 18B can be easily removed. Here, '22A' represents a state in which the thickness of the photoresist pattern 22 is reduced during the process, and '18C' represents an interlayer insulating layer from which a region where a landing plug is to be formed is removed.

이어서, 도 7에 도시된 바와 같이, 감광막 패턴(22A, 도 6참조), 하드 마스크 패턴(21A, 도 6참조)을 제거한다. Subsequently, as shown in FIG. 7, the photoresist pattern 22A (see FIG. 6) and the hard mask pattern 21A (see FIG. 6) are removed.

이어서, 질화막(17)을 식각한다. 이로써, 접합영역(16)이 노출되는 랜딩 플러그 콘택이 형성된다.Next, the nitride film 17 is etched. As a result, a landing plug contact through which the junction region 16 is exposed is formed.

이어서, 랜딩 플러그 콘택이 매립되도록 랜딩 플러그용 물질을 매립한 후 CMP 공정을 실시하여 랜딩 플러그를 형성한다. 이때, 랜딩 플러그용 물질로는 폴리실리콘막을 사용한다. Subsequently, the landing plug material is embedded such that the landing plug contact is embedded, and then a CMP process is performed to form the landing plug. In this case, a polysilicon film is used as the landing plug material.

상기에서는 본 발명은 실시예를 통해 랜딩 플러그 콘택 형성공정에 대해 설명하였으나, 이는 일례로서 SAC 공정을 적용하는 스토리지 노드 콘택 플러그용 콘택홀 형성공정에도 적용할 수 있다. In the above, the present invention has been described with respect to the process of forming a landing plug contact through an embodiment. However, the present invention may also be applied to a process of forming a contact hole for a storage node contact plug using the SAC process.

본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다. As described above, according to the present invention, the following effects can be obtained.

첫째, 본 발명에 의하면, 랜딩 플러그 콘택을 형성하기 위한 식각공정시 식각되는 절연막의 두께를 감소시킴으로써 랜딩 플러그 콘택 형성공정시 종횡비를 감소시킬 수 있다. First, the aspect ratio of the landing plug contact forming process may be reduced by reducing the thickness of the insulating layer etched during the etching process for forming the landing plug contact.

둘째, 본 발명에 의하면, 랜딩 플러그 콘택을 형성하기 위한 식각공정시 종횡비를 감소시킴으로써 랜딩 플러그 콘택을 형성하기 위한 식각공정시 식각 타겟(etch target)을 감소시켜 랜딩 플러그 콘택이 개방되지 않는 등의 문제에 기인한 소자 불량을 방지할 수 있다. Second, according to the present invention, by reducing the aspect ratio during the etching process for forming the landing plug contact, the problem of the landing plug contact is not opened by reducing the etch target during the etching process for forming the landing plug contact It is possible to prevent device defects due to.

셋째, 본 발명에 의하면, 랜딩 플러그 콘택을 형성하기 위한 식각공정시 식각 타겟을 감소시킴으로써, 게이트 전극용 하드 마스크의 손실량을 감소시켜 초기 게이트 전극용 하드 마스크의 두께-랜딩 플러그 콘택 형성공정시 게이트 전극용 하드 마스크의 손실량을 감안하여 랜딩 플러그 콘택 형성공정 전에 미리 충분히 두껍게 게이트 전극용 하드 마스크를 증착함으로써 두께 증가가 발생됨-를 감소시킬 수 있다. Third, according to the present invention, by reducing the etching target during the etching process for forming the landing plug contact, the loss amount of the hard mask for the gate electrode is reduced, so that the gate electrode during the thickness-landing plug contact forming process of the hard mask for the initial gate electrode In consideration of the loss amount of the hard mask, the increase in thickness may be reduced by depositing the hard mask for the gate electrode sufficiently thick in advance before the landing plug contact forming process.

Claims (10)

복수의 패턴이 형성된 기판을 제공하는 단계;Providing a substrate having a plurality of patterns formed thereon; 상기 패턴을 포함하는 전체 구조 상부면을 따라 식각 장벽층을 형성하는 단계;Forming an etch barrier layer along an upper surface of the entire structure including the pattern; 상기 식각 장벽층을 포함하는 전체 구조 상부를 덮도록 층간 절연막을 증착하는 단계;Depositing an interlayer insulating film overlying the entire structure including the etch barrier layer; 상기 식각 장벽층을 연마 정지층으로 상기 층간 절연막을 평탄화하는 단계;Planarizing the interlayer insulating film with the etch barrier layer as a polishing stop layer; 상기 패턴 상부가 돌출되도록 상기 평탄화된 층간 절연막을 리세스시키는 단계;Recessing the planarized interlayer insulating layer to protrude the upper portion of the pattern; 상기 리세스된 층간 절연막에 의해 형성된 굴곡이 매립도록 하드 마스크를 증착하는 단계;Depositing a hard mask to fill in the curvature formed by the recessed interlayer insulating film; 상기 패턴 사이에 형성된 상기 리세스된 층간 절연막이 노출되도록 상기 하드 마스크를 식각하여 하드 마스크 패턴을 단계;Etching the hard mask to expose the recessed interlayer insulating layer formed between the patterns to form a hard mask pattern; 상기 하드 마스크 패턴을 이용한 식각공정을 실시하여 상기 노출된 층간 절연막을 제거하는 단계; 및Performing an etching process using the hard mask pattern to remove the exposed interlayer insulating film; And 상기 하드 마스크 패턴을 제거하는 단계Removing the hard mask pattern 를 포함하는 반도체 소자의 콘택홀 형성방법.Contact hole forming method of a semiconductor device comprising a. 게이트 전극과 접합영역이 형성된 기판을 제공하는 단계;Providing a substrate having a gate electrode and a junction region formed thereon; 상기 게이트 전극을 포함하는 전체 구조 상부면을 따라 식각 장벽층을 형성하는 단계;Forming an etch barrier layer along an upper surface of the entire structure including the gate electrode; 상기 식각 장벽층을 포함하는 전체 구조 상부를 덮도록 층간 절연막을 증착하는 단계;Depositing an interlayer insulating film overlying the entire structure including the etch barrier layer; 상기 식각 장벽층을 연마 정지층으로 상기 층간 절연막을 평탄화하는 단계;Planarizing the interlayer insulating film with the etch barrier layer as a polishing stop layer; 상기 게이트 전극의 상부가 돌출되도록 상기 평탄화된 층간 절연막을 리세스시키는 단계;Recessing the planarized interlayer insulating layer so that an upper portion of the gate electrode protrudes; 상기 리세스된 층간 절연막에 의해 형성된 굴곡이 매립도록 하드 마스크를 증착하는 단계;Depositing a hard mask to fill in the curvature formed by the recessed interlayer insulating film; 상기 접합영역 상에 형성된 상기 리세스된 층간 절연막이 노출되도록 상기 하드 마스크를 식각하여 하드 마스크 패턴을 단계;Etching the hard mask to expose the recessed interlayer insulating layer formed on the junction region to form a hard mask pattern; 상기 하드 마스크 패턴을 이용한 식각공정을 실시하여 상기 노출된 층간 절연막을 제거하는 단계; 및Performing an etching process using the hard mask pattern to remove the exposed interlayer insulating film; And 상기 하드 마스크 패턴을 제거하는 단계Removing the hard mask pattern 를 포함하는 반도체 소자의 콘택홀 형성방법.Contact hole forming method of a semiconductor device comprising a. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 층간 절연막을 평탄화하는 단계는 상기 층간 절연막과 상기 식각 장벽 층 간의 식각 선택비를 갖는 슬러리를 이용하여 실시하는 반도체 소자의 콘택홀 형성방법.And planarizing the interlayer insulating layer using a slurry having an etch selectivity between the interlayer insulating layer and the etch barrier layer. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 평탄화된 층간 절연막을 리세스시키는 단계는 건식 또는 습식식각공정으로 실시하는 반도체 소자의 콘택홀 형성방법.And recessing the planarized interlayer insulating layer is performed by a dry or wet etching process. 제 4 항에 있어서, The method of claim 4, wherein 상기 습식식각공정은 DHF 또는 BOE 용액으로 실시하는 반도체 소자의 콘택홀 형성방법.The wet etching process is a contact hole forming method of a semiconductor device performed by DHF or BOE solution. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 하드 마스크는 상기 식각 장벽층 및 상기 층간 절연막과의 식각 선택비가 높은 물질로 형성하는 반도체 소자의 콘택홀 형성방법.The hard mask may be formed of a material having a high etching selectivity between the etch barrier layer and the interlayer insulating layer. 제 6 항에 있어서, The method of claim 6, 상기 하드 마스크는 아모르퍼스 카본막 또는 실리콘이 함유된 감광막으로 형성하는 반도체 소자의 콘택홀 형성방법.And the hard mask is formed of an amorphous carbon film or a photosensitive film containing silicon. 제 6 항에 있어서, The method of claim 6, 상기 하드 마스크는 아모르퍼스 카본막과 SiON막의 적층 구조 또는 아모르퍼스 카본막과 TEOS막의 적층 구조로 형성하는 반도체 소자의 콘택홀 형성방법.And the hard mask has a laminated structure of an amorphous carbon film and a SiON film or a laminated structure of an amorphous carbon film and a TEOS film. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 하드 마스크를 증착하는 단계 후, 상기 하드 마스크 상부에 OBARC막을 도포하는 단계를 더 포함하는 반도체 소자의 콘택홀 형성방법.And depositing an OBARC layer on the hard mask after depositing the hard mask. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 식각 장벽층은 질화막으로 형성하는 반도체 소자의 콘택홀 형성방법.And forming the etch barrier layer as a nitride layer.
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