KR100745057B1 - Method for fabricating of semiconductor device - Google Patents

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Abstract

본 발명은 도전층과 다른 도전층의 연결 공정시에 PR 측벽을 이용하여 콘택 저항(Contact Resistance;Rc)을 줄일 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 하부 도전층을 형성하고 상기 하부 도전층을 포함하는 전면에 버퍼층을 형성하는 단계;상기 버퍼층을 선택적으로 식각하여 상부 도전층 형성 영역을 정의하는 단계;상기 상부 도전층 형성 영역을 포함하는 전면에 포토레지스트를 도포하고 에치백하여 상부 도전층 형성 영역의 측면에 마스크용 측벽을 형성하는 단계;상기 마스크용 측벽을 이용하여 하부 도전층을 일정 깊이 식각하여 하부 도전층의 상부에 리세스 부분을 형성하는 단계;상기 리세스 부분을 포함하는 상부 도전층 형성 영역내에 상부 도전층을 형성하는 단계를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device in which a contact resistance (Rc) can be reduced by using PR sidewalls during a connection process between a conductive layer and another conductive layer, and a lower conductive layer is formed on a semiconductor substrate. Forming a buffer layer on the entire surface including the lower conductive layer; selectively etching the buffer layer to define an upper conductive layer forming region; applying a photoresist to the entire surface including the upper conductive layer forming region; Forming a mask sidewall on the side of the upper conductive layer forming region; etching the lower conductive layer to a predetermined depth using the mask sidewall to form a recessed portion on the lower conductive layer; Forming an upper conductive layer in the upper conductive layer forming region including the portion.

스토리지노드,PR 사이드월 스페이서,콘택 저항Storage Node, PR Sidewall Spacer, Contact Resistance

Description

반도체 소자의 제조 방법{Method for fabricating of semiconductor device}Method for fabricating a semiconductor device

도 1a내지 도 1d는 종래 기술의 반도체 소자의 제조를 위한 공정 단면도1A to 1D are cross-sectional views of a process for fabricating a semiconductor device of the prior art.

도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도2A to 2F are cross-sectional views of a process for manufacturing a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21. 반도체 기판 22. 게이트 절연층21. Semiconductor substrate 22. Gate insulating layer

23. 게이트 전극 24. 게이트 캡층23. Gate electrode 24. Gate cap layer

25. 사이드월 스페이서 26. 스토리지 노드 플러그층25. Sidewall spacers 26. Storage node plug layer

27. 나이트라이드막 28. 버퍼 산화막27. Nitride layer 28. Buffer oxide layer

29. 하드 마스크층 30. 포토레지스트 패턴층29. Hard Mask Layer 30. Photoresist Pattern Layer

31. 측벽 형성용 PR 31a. 하부 도전층 마스크 측벽31. PR 31a for sidewall formation. Bottom conductive layer mask sidewalls

32. 스토리지 노드 형성 영역 33. 스토리지 노드32. Storage Node Formation Area 33. Storage Node

본 발명은 반도체 소자의 제조에 관한 것으로, 특히 도전층과 다른 도전층의 연결 공정시에 PR 측벽을 이용하여 콘택 저항(Contact Resistance;Rc)을 줄일 수 있도록한 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of semiconductor devices, and more particularly, to a method of manufacturing a semiconductor device in which a contact resistance (Rc) can be reduced by using PR sidewalls during a connection process between a conductive layer and another conductive layer.                         

반도체 집적회로는 웨이퍼 프로세스 기술의 진보에 따라 비약적으로 고집적 화 되고 있는데, 이에 따라 소자를 구성하는 서로 다른 도전층들간을 전기적으로 서로 연결하기 위한 상호연결 기술도 더욱 어려워지고 있다. Semiconductor integrated circuits are rapidly becoming highly integrated with advances in wafer process technology, and interconnect technologies for electrically connecting the different conductive layers constituting the device become more difficult.

동일 웨이퍼상에 소자들을 형성한 후에, 소자 제조의 마지막 단계로서 콘택형성 공정이 서로 다른 도전층들간의 전기적인 연결을 위해서 통상적으로 수행된다.After forming devices on the same wafer, as a final step in device fabrication, a contact forming process is typically performed for electrical connection between different conductive layers.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.Hereinafter, a manufacturing process of a semiconductor device of the prior art will be described with reference to the accompanying drawings.

도 1a내지 도 1d는 종래 기술의 반도체 소자의 제조를 위한 공정 단면도이다.1A to 1D are cross-sectional views of a process for fabricating a semiconductor device of the prior art.

먼저, 도 1a에서와 같이, 반도체 기판(1)상에 게이트 절연층(2),게이트 전극(3),게이트 캡층(4)으로 이루어진 워드 라인을 형성하고 상기 워드 라인의 측면에 사이드 월 스페이서(5)를 형성한다.First, as shown in FIG. 1A, a word line including a gate insulating layer 2, a gate electrode 3, and a gate cap layer 4 is formed on a semiconductor substrate 1, and a sidewall spacer ( 5) form.

이어, 상기 사이드월 스페이서(5)에 의해 워드 라인과 절연되도록 스토리지 노드 플러그(6)을 형성한후에 전면에 나이트라이드막(7),버퍼 산화막(8),하드 마스크층(9)를 차례로 형성한다.Subsequently, after forming the storage node plug 6 to be insulated from the word line by the sidewall spacers 5, the nitride film 7, the buffer oxide film 8, and the hard mask layer 9 are sequentially formed on the front surface. .

그리고 상기 하드 마스크층(9)상에 포토레지스트를 도포하고 스토리지 노드 마스크를 사용하여 선택적으로 패터닝하여 포토레지스트 패턴층(10)을 형성한다.A photoresist is then applied on the hard mask layer 9 and selectively patterned using a storage node mask to form the photoresist pattern layer 10.

이어, 도 1b에서와 같이, 상기 포토레지스트 패턴층(10)을 마스크로 하여 하드 마스크층(9)을 식각하고 이를 마스크로 노출된 버퍼 산화막(8)을 선택적으로 식 각하여 스토리지 노드를 형성하기 위한 버퍼 산화막 패턴층(8a)을 형성한다.Subsequently, as shown in FIG. 1B, the hard mask layer 9 is etched using the photoresist pattern layer 10 as a mask, and the buffer oxide film 8 exposed by the mask is selectively etched to form a storage node. A buffer oxide film pattern layer 8a is formed.

물론, 노출된 나이트라이드막(7) 역시 식각하여 스토리지 노드 플러그(6)를 노출시킨다.Of course, the exposed nitride film 7 is also etched to expose the storage node plug 6.

그리고 도 1c에서와 같이, 상기 버퍼 산화막 패턴층(8a)을 이용하여 스토리지 노드 플러그(6)에 콘택되는 스토리지 노드(11)를 형성한다.As illustrated in FIG. 1C, the storage node 11 that contacts the storage node plug 6 is formed using the buffer oxide layer pattern layer 8a.

이어, 상기 스토리지 노드(11) 형성시에 버퍼층 역할을 했던 버퍼 산화막 패턴층(8a)을 제거하여 커패시터 스토리지 노드를 형성한다.Subsequently, a capacitor storage node is formed by removing the buffer oxide layer pattern layer 8a that served as a buffer layer when the storage node 11 is formed.

종래 기술에서 도전층과 다른 도전층과의 콘택을 설명하기 위하여 예를 들어 설명한 이와 같은 커패시터 형성 공정시에 스토리지 노드 플러그(6)와 스토리지 노드(11)를 콘택시키기 위하여 스토리지 노드 영역을 정의하기 위한 식각 공정시에 오버 에치를 하지만, 콘택 부분에서의 스토리지 노드 플러그를 구성하는 폴리층의 리세스 부분이 정확하게 디파인되지 않는다.In order to describe the contact between the conductive layer and another conductive layer in the prior art, for example, to define the storage node region for contacting the storage node plug 6 and the storage node 11 during the capacitor formation process described above. Although over etched during the etching process, the recessed portion of the poly layer constituting the storage node plug in the contact portion is not precisely defined.

그러나 이와 같은 종래 기술의 반도체 소자의 제조 공정은 다음과 같은 문제가 있다.However, the manufacturing process of such a semiconductor device of the prior art has the following problems.

하부의 플러그층과 스토리지 노드가 콘택되는 면적을 충분히 확보하기 위하여 오버 에치를 하지만, 콘택 부분에서의 플러그 리세스가 정확하게 발생되지 않아 콘택 저항의 증가가 필연적으로 발생한다.An over etch is performed in order to sufficiently secure an area where the lower plug layer and the storage node are contacted, but an increase in contact resistance is inevitably occurred because the plug recess in the contact portion is not accurately generated.

이는 셀 전체의 Rc를 높여 소자의 전기적 특성을 저하시킨다.This increases the Rc of the entire cell, thereby lowering the electrical characteristics of the device.

본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 공정의 문제를 해결하 기 위한 것으로, 도전층과 다른 도전층의 연결 공정시에 PR 측벽을 이용하여 콘택 저항(Contact Resistance;Rc)을 줄일 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve such a problem of the manufacturing process of the semiconductor device of the prior art, to reduce the contact resistance (Rc) by using the PR side wall during the connection process of the conductive layer and the other conductive layer. It is an object of the present invention to provide a method for manufacturing a semiconductor device.

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 하부 도전층을 형성하고 상기 하부 도전층을 포함하는 전면에 버퍼층을 형성하는 단계;상기 버퍼층을 선택적으로 식각하여 상부 도전층 형성 영역을 정의하는 단계;상기 상부 도전층 형성 영역을 포함하는 전면에 포토레지스트를 도포하고 에치백하여 상부 도전층 형성 영역의 측면에 마스크용 측벽을 형성하는 단계;상기 마스크용 측벽을 이용하여 하부 도전층을 일정 깊이 식각하여 하부 도전층의 상부에 리세스 부분을 형성하는 단계;상기 리세스 부분을 포함하는 상부 도전층 형성 영역내에 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming a lower conductive layer on a semiconductor substrate and forming a buffer layer on the entire surface including the lower conductive layer; Defining a conductive layer formation region; forming a mask sidewall on a side of the upper conductive layer formation region by applying and etching back a photoresist on the entire surface including the upper conductive layer formation region; Etching the lower conductive layer to a predetermined depth to form a recess portion on the lower conductive layer; forming an upper conductive layer in an upper conductive layer forming region including the recess portion. .

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도이다.2A to 2F are cross-sectional views of a process for manufacturing a semiconductor device according to the present invention.

먼저, 도 2a에서와 같이, 반도체 기판(21)상에 게이트 절연층(22),게이트 전극(23),게이트 캡층(24)으로 이루어진 워드 라인을 형성하고 상기 워드 라인의 측면에 사이드 월 스페이서(25)를 형성한다.First, as shown in FIG. 2A, a word line including a gate insulating layer 22, a gate electrode 23, and a gate cap layer 24 is formed on a semiconductor substrate 21, and a sidewall spacer ( 25).

이어, 상기 사이드월 스페이서(25)에 의해 워드 라인과 절연되도록 하부 도 전층으로 스토리지 노드 플러그(26)을 형성한후에 전면에 에치 스토퍼층 역할을 하는 나이트라이드막(27),스토리지 노드 형성용 버퍼층 예를들면, 버퍼 산화막(28),하드 마스크층(29)를 차례로 형성한다.Subsequently, after forming the storage node plug 26 as a lower conductive layer to be insulated from the word line by the sidewall spacers 25, a nitride layer 27 serving as an etch stopper layer on the front surface, and a storage layer forming buffer layer example For example, the buffer oxide film 28 and the hard mask layer 29 are sequentially formed.

여기서, 하드 마스크층(29)은 폴리 실리콘층으로 형성한다.Here, the hard mask layer 29 is formed of a polysilicon layer.

그리고 상기 하드 마스크층(29)상에 포토레지스트를 도포하고 스토리지 노드 마스크를 사용하여 선택적으로 패터닝하여 포토레지스트 패턴층(30)을 형성한다.A photoresist is applied on the hard mask layer 29 and selectively patterned using a storage node mask to form the photoresist pattern layer 30.

이어, 도 2b에서와 같이, 상기 포토레지스트 패턴층(30)을 마스크로 하여 하드 마스크층(29)을 식각하고 하드 마스크 패턴층(29a)을 마스크로 노출된 버퍼 산화막(28)을 선택적으로 식각하여 상부 도전층 즉, 스토리지 노드를 형성하기 위한 버퍼 산화막 패턴층(28a)을 형성한다.Subsequently, as shown in FIG. 2B, the hard mask layer 29 is etched using the photoresist pattern layer 30 as a mask, and the buffer oxide film 28 exposed to the hard mask pattern layer 29a as a mask is selectively etched. As a result, a buffer oxide layer pattern layer 28a for forming an upper conductive layer, that is, a storage node, is formed.

그리고 상기 버퍼 산화막 패턴층(28a)을 포함하는 전면에 측벽 형성용 PR(31)을 형성한다.The sidewall forming PR 31 is formed on the entire surface including the buffer oxide layer pattern layer 28a.

그리고 도 2c에서와 같이, 상기 측벽 형성용 PR(31)을 에치백하여 하부 도전층 마스크 측벽(31a)을 형성하고 이를 이용하여 하부 도전층 즉, 스토리지 노드 플러그(26)를 일정 깊이 식각하여 콘택 면적을 충분히 확보한다.2C, the lower conductive layer mask sidewall 31a is formed by etching back the sidewall forming PR 31 and using the same, the lower conductive layer, that is, the storage node plug 26, is etched to a predetermined depth to make contact. Secure enough area.

이어, 도 2d에서와 같이, 상기 하부 도전층 마스크 측벽(31a)을 제거한후, 도 2e에서와 같이, 상기 버퍼 산화막 패턴층(28a)에 의해 정의된 스토리지 노드 형성 영역(32)에 스토리지 노드 플러그(26)에 콘택되는 스토리지 노드(33)를 형성한다.Next, as shown in FIG. 2D, after removing the lower conductive layer mask sidewall 31a, as shown in FIG. 2E, the storage node is plugged into the storage node formation region 32 defined by the buffer oxide pattern layer 28a. A storage node 33 in contact with 26 is formed.

이어, 상기 스토리지 노드(33) 형성시에 버퍼층 역할을 했던 버퍼 산화막 패 턴층(28a)을 제거하여 커패시터 스토리지 노드를 형성한다.Subsequently, a capacitor storage node is formed by removing the buffer oxide layer pattern layer 28a that used as a buffer layer when the storage node 33 is formed.

본 발명에서 도전층과 다른 도전층과의 콘택을 설명하기 위하여 예를 들어 설명한 이와 같은 커패시터 형성 공정시에는 스토리지 노드 플러그와 스토리지 노드를 콘택시키기 위한 면적을 충분히 확보하기 위하여 포토레지스트(PR)를 사용한 측벽을 마스크로 하여 하부 도전층을 충분히 식각한 것이다.In the capacitor formation process described above, for example, in order to explain the contact between the conductive layer and another conductive layer in the present invention, a photoresist PR is used to secure a sufficient area for contacting the storage node plug and the storage node. The lower conductive layer is sufficiently etched using the sidewall as a mask.

즉, 콘택 부분에서의 스토리지 노드 플러그를 구성하는 폴리층의 리세스 부분이 정확하게 디파인 되도록 한 것이다.That is, the recessed portion of the poly layer constituting the storage node plug in the contact portion is precisely defined.

이와 같은 PR 측벽을 이용한 콘택 면적의 충분한 확보 기술은 커패시터 스토리지 노드 콘택 이외에도 다른 기술에서의 도전층과 도전층간의 콘택시에 적용될 수 있음은 당연하다.It is natural that a sufficient technique for securing the contact area using the PR sidewalls may be applied at the time of contact between the conductive layer and the conductive layer in other technologies besides the capacitor storage node contact.

이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.Such a method of manufacturing a semiconductor device according to the present invention has the following effects.

콘택 저항의 증가로 인한 소자 특성 저하가 우려되는 부분에서 포토레지스트 측벽을 이용한 하부 도전층의 식각으로 충분한 콘택 면적을 확보할 수 있으므로 소자의 콘택 저항 증가를 억제한다.In areas where there is a concern about deterioration of device characteristics due to an increase in contact resistance, sufficient contact area can be secured by etching the lower conductive layer using photoresist sidewalls, thereby suppressing an increase in contact resistance of the device.

이는 소자의 전기적 특성을 향상시키는 효과가 있다.This has the effect of improving the electrical properties of the device.

Claims (4)

반도체 기판상에 하부 도전층을 형성하고 상기 하부 도전층을 포함하는 전면에 버퍼층을 형성하는 단계;Forming a lower conductive layer on the semiconductor substrate and forming a buffer layer on the entire surface including the lower conductive layer; 상기 버퍼층을 선택적으로 식각하여 상부 도전층 형성 영역을 정의하는 단계;Selectively etching the buffer layer to define an upper conductive layer forming region; 상기 상부 도전층 형성 영역을 포함하는 전면에 포토레지스트를 도포하고 에치백하여 상부 도전층 형성 영역의 측면에 마스크용 측벽을 형성하는 단계;Applying a photoresist to the entire surface including the upper conductive layer forming region and etching back to form a mask sidewall on a side of the upper conductive layer forming region; 상기 마스크용 측벽을 이용하여 하부 도전층을 일정 깊이만큼 식각하여 상기 하부 도전층에 리세스된 홈을 형성하는 단계; 및Etching the lower conductive layer by a predetermined depth using the mask sidewall to form a recess in the lower conductive layer; And 상기 하부 도전층에 형성된 리세스된 홈에 의해 표면적이 증가된 하부 도전층과 접하는 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming an upper conductive layer in contact with the lower conductive layer having an increased surface area by recessed grooves formed in the lower conductive layer. 제 1 항에 있어서, 버퍼층을 형성하기 전에 반도체 기판상에 게이트 절연층,게이트 전극,게이트 캡층으로 이루어진 워드 라인을 형성 공정,The method of claim 1, further comprising: forming a word line including a gate insulating layer, a gate electrode, and a gate cap layer on the semiconductor substrate before forming the buffer layer; 상기 워드 라인의 측면에 사이드 월 스페이서를 형성하는 공정,Forming a sidewall spacer on the side of the word line, 상기 사이드월 스페이서에 의해 워드 라인과 절연되도록 하부 도전층으로 스토리지 노드 플러그를 형성하는 공정,Forming a storage node plug with a lower conductive layer to be insulated from the word line by the sidewall spacers; 전면에 에치 스토퍼층 역할을 하는 나이트라이드막을 형성하는 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.A process for forming a nitride film serving as an etch stopper layer on a front surface thereof. 제 1 항 또는 제 2 항에 있어서, 상부 도전층은 스토리지 노드 플러그에 콘택되는 커패시터 스토리지 노드인 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the upper conductive layer is a capacitor storage node that contacts the storage node plug. 제 1 항에 있어서, 버퍼층상에 하드 마스크용 폴리층을 더 형성한후 선택적으로 식각하여 상부 도전층 형성 영역을 정의하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, further comprising: forming a polymask for a hard mask on the buffer layer and then selectively etching to define an upper conductive layer forming region.
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