KR930005507B1 - 반도체장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체장치의 제조방법

제1도는 CMOS(Complementary Metal Oxide Semiconductor) 인버터 회로도.

제2a~i도는 본 발명의 1실시예에 따른 제조공정도.

제3a~i도는 제2a~i도의 사시도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2,3,6 : 질화막

4 : 포토레지스트 5 : 웰 영역

7,8 : 소오스 및 드레인영역 9,12 : 폴리실리콘층

10 : 게이트산화막 11 : 절연용 산화막

13 : BPSG 막 14 : 메틸

15 : 페시베이션 막

본 발명은 반도체 장치에 관한 것으로, 3차원 구조를 이용한 반도체장치의 제조방법에 관한 것이다.

종래의 기술은 2차원 평면을 이용한 제조기술로써, 반도체 기판상에 액티브영역을 설정하고 이를 이용하여 격리영역을 설정하여 인접회로와 전기적인 구분을 하였으므로 액티브영역에서 셀프 얼라인(Self-Align)을 이용하여 CMOS 소자를 제조하였다.

그러나, 이러한 종래의 기술은 칩사이즈를 줄이는데 한계가 있었으며, 또한 LOCOS 공정에 의한 소자격리로 인하여 버드 비크(Bird′s Beak) 형상이 발생되며, 더욱이 고집적화될수록 표면의 평탄화에 심각한 문제를 발생하였다.

본 발명은 이와같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 칩사이즈가 축소됨을 방지하고 토폴로지를 개선할 수 있는 3차원 구조를 이용한 반도체장치의 제조방법을 제공하는 것이다.

본 발명을 첨부도면에 의하여 상세히 설명하면 다음과 같다.

제1도는 CMOS 인버너 회로도이며, 제2a~h도는 본 발명의 1실시예에 따른 CMOS 소자의 제조공정도이며, 또한 제3a~h도는 제2a~h도의 사시도이다.

우선, 제2a, b도에 도시한 바와같이 반도체 기판(1) 상에 질화막(2)을 도포하고 소정의 부분의 질화막(2)을 선택적으로 제거하고 반도체 기판(1)을 소정의 깊이로 식각하여 트랜치를 형성한다. 그후, 제2c, d도와 같이 트랜치내부에 N형 채널과 P형 채널의 필드스톱영역의 정의를 위한 다른 트랜치를 형성하고 상술한 다른 트랜치에 질화막(3)을 메운 다음 포토레지스트(4)를 이용하여 상술한 트랜치내부의 소정의 영역에 불순물 이온주입으로 P형 웰 영역(5)을 형성한다. 그다음, 제2e도에 도시한 바와같이 전면에 질화막(6)을 도포하고 P형 웰영역(5)상의 질화막(6)을 선택적으로 식각하고 N⁺형 불순물을 이온주입해서 소오스 및 드레인영역(7)을 형성하여 N형 채널을 만든후, 제2f도와 같이 제2e도와 동일한 방법으로 상술한 트랜치내부의 소정의 영역 반대편에 P⁺형 불순물을 이온주입해서 소오스 및 드레인 영역(8)을 형성하여 P형 채널을 만든다. 그 다음, 제2g도에 도시한 바와같이 남아있는 질화막(6)을 제거하고 출력단을 형성하기 위해 트렌치의 바닥에 폴리실리콘층(9)을 도포한 후 전면에 게이트 산화막(10)을 도포한다. 그 다음, 제2h도와 같이 트랜치내부의 폴리실리콘층(9) 상에 절연용 산화막(11), 폴리실리콘층(12)을 차례로 도포한다. 그 다음, 제2i도에 도시한 바와같이 전면에 BPSG막(13)을 도포하고 소정의 부분에 콘택을 낸 후 메탈(14)을 형성하고 전면에 페시베이션막(15)을 도포하면 CMOS 소자가 제조된다.

이상 설명한 바와같이, 본 발명에 따르면 트랜지스터간의 격리를 위해 트랜치구조를 이용하기 때문에 액티브 영역의 축소와 버드 비크형상발생을 억제할 수 있다. 또한, 트랜치 구조를 사용하기 때문에 표면 평탄화가 용이하며 전자이주에 의한 누설전류를 감소시킬 수 있으며 고집적화가 가능한 이점이 있다. 더우기 CMOS 소자에 적용해서 현저한 효과를 기대할 수 있다.

Claims (1)

1. 반도체 기판상의 소정의 부분을 소정의 깊이로 선택적 식각하여 제1트랜치를 형성하는 공정과, 상기 제1트랜치 내부에 필드스톱영역을 한정하기 위한 제2트랜치를 형성하고 상기 제2트랜치를 질화막으로 메우는 공정과, 상기 제1트랜치 내부의 소정의 영역에 소정의 불순물을 이온주입하여 웰영역을 형성하는 공정과, 상기 웰영역상에 제1소오스 및 드레인 영역을 형성하여 제1채널을 형성하는 공정과, 상기 제1트랜치내부의 상기 소정의 영역 반대편에 제2소오스 및 드레인 영역을 형성하여 제2채널을 형성하는 공정과, 상기 제1트랜치의 바닥에 제1폴리실리콘층을 형성하고 전면에 게이트 산화막을 도포하는 공정과, 상기 제1트랜치 내부의 상기 제1폴리실리콘층상에 절연용 산화막 제2폴리 실리콘층을 차례로 도포하는 공정과, 전면에 BPSG막을 도포하고 소정의 부분에 콘택을 내고 메탈을 형성한 후 전면에 페시베이션막을 도포하는 공정으로 이루어진 반도체장치의 제조방법.

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