KR930009589B1 - 고집적 모스소자의 커패시터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 공정단면도.
제 2 도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드영역
3,5,6,6a,7,9,11 : 산화막 4,8,10,12,4 : 다결정규소막
13 : ONO막 PR1-PR5: 감광제
본 발명은 고집적 모스(MOS)소자의 커패시터 제조방법에 관한 것으로, 특히 적층형 커패시터를 사용하는 경우에 있어서 커패시터로 사용되는 다결정 규소막 아래에 커패시터 면적확장용 막을 형성하여 정전용량 확대에 의한 소자의 신뢰도 및 집적도 향상에 적당하도록 한 것이다.
종래의 적층형 커패시터 제조공정을 첨부된 제 1a 도 내지 제 1j 도를 참조하여 상술하면 다음과 같다.
먼저, 제 1a 도와 같이 기판(20) 위에 LOCOS(Local Oxide Of Silicon) 공정을 실시하여 필드영역(21)과 액티브(Active) 영역을 한정한 후 트랜지스터 형성을 위한 게이트막으로써 고열확산로에서 산화막(22)을 성장시키고 이 산화막(22)위에 도핑(Doping)된 다결정 규소막(또는 폴리사이드막)(23)을 성장시킨다.
그리고 감광제 도포, 노광, 현상 공정으로 이루어진 게이트 트랜지스터 형성을 위한 마스킹 공정을 거쳐 상기 산화막(22)과 다결정 규소막(23)을 건식으로 수직에치하여 각 영역위에 게이트를 형성하므로써 워드라인(Word Line)을 형성한다.
그리고, 게이트를 마스크로 이용하여 저농도 이온주입으로 저농도 소오스 및 드레인 영역을 형성한다.(도면에는 도시되지 않음).
이때, 게이트 다결정규소막(23)위에 증착산화막(24)을 형성시켜 소오스 및 드레인 이온주입시 이온이 상기 다결정규소막(23)을 뚫고 들어가는 채널링(Channeling) 현상을 방지하게 된다.
이어 산화막(25)을 형성하고 제 1b 도와 같이 이를 에치하여 쇼트채널효과 방지를 위한 측벽스페이서(Sidewall Spacer)(25a)를 형성한 다음 고농도 이온주입으로 LDD(Lightly Doped Drain) 구조를 갖는 소오스 및 드레인 불순물영역을 형성한다(도면에는 도시되지 않음).
그리고 제 1c 도와 같이 게이트의 다결정규소막(23)과 커패시터의 스토리지노드용 다결정규소막을 절연시키기 위해 그 사이에 산화막(26)을 증착시키고 산화막(26)사이의 접합부위가 스토리지노드와 연결될 수 있도록 제 1d 도와 같이 감광제(PR10)를 이용한 사진석판술 및 에칭공정을 거쳐 각 게이트 사이의 상기 산화막(26)을 일정폭 제거하므로써 메몰콘택트(Buried Contact)를 형성한 다음 감광제(PR10)를 제거한다.
이어 제 1e 도와 같이 스토리지노드용 다결정규소막(27)을 증착하고 감광제(PR11)를 이용한 사진석판술 및 에칭공정을 거쳐 제 1f 도와 같이 불필요한 부분을 제거하므로써, 스토리지노드를 형성한다.
이어 제 1g 도와 같이 보호막으로 사용된 상기 감광제(PR11)를 깨끗이 제거하고 커패시터 유전체막으로서 ONO(Oxide-Nitride-Oxide) (또는 NO막)(28)을 형성한 다음 그 위에 커패시터 플레이트용 다결정 규소막(29)을 형성하고 균일한 면저항을 위해 도핑시킨다.
그리고 제 1h 도와 같이 감광제(PR/2)를 이용한 사진석판술 및 에치공정을 거쳐 제 1i 도와 같이 상기 플레이트용 다결정규소막(29)을 불필요한 부분을 제거하므로써 플레이트를 형성한다.
마지막으로 제 1j 도와 같이 상기 감광제(PR12)를 깨끗하게 제거하므로써 적층형 커패시터가 완성된다.
그러나 상기 종래기술은 다음과 같은 단점이 있었다.
첫째, 소자의 단위면적당 커패시터의 면적확장이 제한되므로 정전용량이 적어서 디램(DRAM)의 리플래시(Refresh) 특성과 소자의 신뢰도가 저하된다.
둘째, 커패시터의 집적도가 낮으므로 칩(Chip)의 면적이 커지게 된다.
본 발명은 상기 단점을 제거키 위한 것으로 이를 일실시예인 첨부된 제 2a 도 내지 제 2p 도를 참조하여 상술하면 다음과 같다.
먼저 제 2a 도와 같이 기판(1)위에 통상의 LOCOS 공정으로 필드영역(2)과 액티브영역을 한정한 후 트랜지스터 형성을 위한 게이트막으로써 고열확산로에서 산화막(3)을 성장시키고 이 산화막(3)위에 도핑된 다결정규소막(또는 폴리사이드막)(4)을 성장시킨다.
그리고 감광제 도포, 노광, 현상공정으로 이루어진 게이트 트랜지스터 형성을 위한 마스킹 공정을 거쳐 상기 산화막(3)과 다결정규소막(4)을 건식으로 수직에치하여 각 영역위에 게이트를 형성하므로써 워드라인을 형성한다.
그리고, 게이트를 마스크로 이용하여 저농도 이온주입으로 저농도소오스 및 드레인영역을 형성한다(도면에는 도시되지 않음).
이때 게이트의 다결정규소막(4)위에 증착산화막(5)을 형성시켜 소오스 및 드레인 이온주입시 이온이 상기 다결정규소막(4)을 뚫고 들어가는 채널링(Channeling)현상을 방지하게 된다.
이어 산화막(6)을 형성하고 제 2b 도와 같이 이를 에치하여 쇼트 채널효과 방지를 위한 측벽스페이서(6a)를 형성한 다음 고농도 이온 주입으로 LDD 구조의 소오스 및 드레인 불순물 영역을 형성한다(도면에는 도시되지 않음).
그리고 제 2c 도와 같이 게이트 트랜지스터의 다결정규소막(7)과 커패시터의 스토리지노드용 다결정규소막을 절연시키기 위해 규소막간 1차 산화막(7)을 증착한다.
여기까지의 공정은 종래의 공정과 동일하다.
그리고 감광제(PR1)을 이용한 사진석판술 및 에치공정을 거쳐 각 게이트상의 산화막(7)을 일정폭 제거하므로서 1차 메몰콘택트를 제 2d 도와 같이 형성한 다음 감광제(PR1)를 제거한다.
이어 제 2e 도와 같이 커패시터의 스토리지노드용 1차 다결정규소막(8)을 상기 규소막간 1차 산화막(7)위와 메몰콘택트 위에 증착시키고 그 위에 2차 규소막간 산화막(9)과 스토리지노드용 2차 다결정 규소막(10)과 3차 규소막간 산화막(11)을 차례로 증착시킨다.
그리고 제 2f 도와 같이 감광제(PR2)를 이용한 사진석판술 및 에치공정을 실시하여 각 게이트 상측부분과 1차 메몰콘택트 상측부위의 상기 스토리지노드용 1차 다결정규소막(8)과 2차 규소막간 산화막(9)과 2차 다결정규소막(10)과 3차 규소막간 산화막(11)을 일정폭으로 제거하여 제 2g 도와 같이 세개의 홀을 형성한 다음 상기 감광제(PR2)를 제거한다.
그리고 제 2h 도와 같이 도우프된 다결정규소막(12)을 상기 세개의 홀이 충분히 메꾸어지도록 전체적으로 증착시키므로써 단락된 상기 스토리지노드용 1차 다결정규소막(8)과 2차 다결정규소막(10)을 연결시켜 준 다음 감광제(PR8)를 이용한 사진석판술 및 에치공정을 실시하여 제 2i 도와 같이 메몰콘택트와 각 게이트 사이의 연결용 다결정규소막(12)와 3차 산화막(11)과 2차 다결정규소막(10)을 일정폭으로 건식 에치하여 제거하므로써 홀을 형성한 다음 제 2j 도와 같이 2차 및 3차 규소막간 산화막(9)(11)을 습식으로 에치하여 제거한다.
이어 제 2k 도와 같이 감광제(PR4)를 이용하여 각 게이트 사이로 스토리지노드 영역을 한정한 후 제 2l 도과 같이 상기 2차 산화막(9), 1차 다결정규소막(8), 2차 다결정규소막(10), 3차 산화막(11), 연결용 다결정규소막(12)의 불필요한 부분을 제거하여 스토리지노드를 형성한다.
그리고 제 2m 도와 같이 상기 감광제(PR4)를 제거하고 커패시터 유전체막으로서 막(또는 NO막)(13)을 형성하고 그 위에 플레이트용 다결정규소막(14)을 증착한 다음 제 2n 도와 같이 감광제(PR5)를 이용하여 플레이트 영역을 한정한다.
이어 제 2o 도와 같이 상기 ONO막(13)과 플레이트용 다결정규소막(14)의 불필요한 부분을 제거하고 상기 감광제(PR5)를 제거하므로써 적층형 커패시터가 완성된다.
이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.
첫째, 소자의 단위면적당 커패시터의 면적을 증대시킬 수 있으므로 소자의 신뢰도가 개선된다.
둘째, 단위면적당 커패시터의 면적을 늘릴 수 있어서 집적도가 향상된다.
Claims (3)
- 기판(1)위에 통상의 방법으로 필드영역과 액티브영역을 한정하고 각 영역위에 측벽스페이서를 갖는 게이트 및 소오스 및 드레인 불순물 영역을 구비한 트랜지스터를 형성하는 단계, 전면에 규소막간 1차 산화막(7)을 형성하고 소오스 불순물영역상의 산화막(7)을 각 일정부분 제거하므로써 1차 메몰콘택트를 형성하는 단계, 전체적으로 스토리지노드용 1차 다결정규소막(8)과 규소막간 2차 산화막(9)과 스토리지노드용 2차다결정규소막(10) 및 규소막간 3차 산화막(11)을 차례로 형성하고 이들의 각 게이트 상측의 일정부분과 1차 메몰콘택트상의 상측부분을 제거하여 홈을 형성하는 단계, 전체적으로 연결용 도우프된 다결정규소막(12)을 증착하여 상기 홈을 충분히 메꾸어지도록 함과 동시에 1,2차 다결정 규소막(8,10)을 연결시키는 단계, 메몰콘택트와 각 게이트 사이의 연결용 다결정규소막(12)과 3차 규소막간 산화막(11) 및 2차 다결정규소막(10)의 일정폭을 제거한 다음 각 규소막간의 2차 및 3차 산화막(9,11)을 제거하는 단계, 각 게이트 사이로 스토리지노드영역을 한정하고 불필요한 부분의 1,2,3차 다결정규소막(8,10,12)을 제거하여 스토리지노드를 형성하는 단계, 커패시터 유전체막(13)과 플레이트용 다결정실리콘막(14)을 형성시킨 다음 플레이트 영역을 한정하고 불필요한 부분을 제거하는 단계가 차례로 포함됨을 특징으로 하는 고집적 모스소자의 커패시터 제조방법.
- 제 1 항에 있어서, 각 게이트 및 1차 메몰콘택트상에 홈을 형성하기 위한 에치공정은 건식으로 수직에치함을 특징으로 하는 고집적 모스소자의 커패시터 제조방법.
- 제 1 항에 있어서, 메몰콘택트와 각 게이트 사이의 연결용 다결정규소막(12)과 규소막간 3차 산화막(11) 및 2차 다결정규소막(10)의 에치는 건식으로 일정폭만큼 수직 에치하고, 각 규소막간 2차 산화막(9) 및 3차 산화막(11)은 습식으로 에치하여 제거함을 특징으로 하는 고집적 모스소자의 커패시터 제조방법.
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