KR930009586B1 - 반도체 메모리 소자 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리 소자 제조방법

제 1 도는 종래의 공정단면도.

제 2 도는 본 발명의 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 필드영역

3,5,6,6a,7 : 산화막 4,8,10,12,14 : 다결정 규소막

9,11 : SOG막 13 : ONO막

PR₁-PR₅: 감광제

본 발명은 반도체 메모리 소자 제조방법에 관한 것으로, 특히 적층형 커패시터를 사용하는 경우에 있어서 커패시터의 스토리지 노드(Storage Node)로 사용되는 다결정 규소막 아래에 커패시터 면적 확장용막을 형성하여 커패시터를 3층 구조로 형성하므로써 정전용량의 확장에 의한 소자의 신뢰성 및 집적도를 향상시킬수 있도록 한 것이다.

종래의 적층형 커패시터 제조공정을 첨부된 제 1a 도 내지 제 1j 도를 참조하여 상술하면 다음과 같다.

먼저, 제 1a 도와 같이 기판(20) 위에 LOCOS(Local Oxide Of Silicon) 공정을 필드영역(21)과 액티브(Active) 영역을 한정한 후 트랜지스터 형성을 위한 게이트막으로써 고열확산로에서 산화막(22)을 성장시키고 이 산화막(22) 위에 도핑(Doping)된 다결정 규소막(또는 폴리사이드막)(23)을 성장시킨다.

그리고 감광제 도포, 노광, 현상 공정으로 이루어진 게이트 트랜지스터 형성을 위한 마스킹 공정을 거쳐 상기 산화막(22)과 다결정 규소막(23)을 건식에치법으로 수직 에치하여 각 영역상에 게이트 형성하므로써 워드라인(Word Line)을 형성한다.

그리고, 워드라인을 마스크로 이용하여 저농도 이온주입으로 저농도 소오스 및 드레인 영역을 형성한다(도면에는 도시되지 않음).

이때, 게이트 트랜지스터 다결정 규소막(23) 위에 증착 산화막(24)을 형성시켜 저농도 소오스 및 드레인 이온주입시 이온이 상기 다결정 규소막(23)을 뚫고 들어가는 채널링(Channeling) 현상을 방지하게 된다.

이어 산화막(25)을 형성하고 제 1b 도와 같이 이를 에치하여 쇼트채널 효과 방지를 위한 측벽 스페이서(Sidewall Spacer)(25a)를 형성한 다음 고농도 이온주입을 실시하여 LDD(Lightly Doped Drain) 구조의 소오스 및 드레인영역을 형성한다(도면에는 도시되지 않음).

그리고 제 1c 도와 같이 게이트의 다결정 규소막(23)과 커패시터 스토리지 노드용 다결정 규소막을 절연시키기 위해 그 사이에 산화막(26)을 증착시키고 산화막(26) 사이의 접합 부위가 스토리지 노드와 연결될 수 있도록 제 1d 도와 같이 감광제(PR₁₀)를 이용한 사진석판술 및 에치공정을 거쳐 각 게이트 사이의 상기 산화막(26)을 일정폭 제거하므로써 메몰 콘택트(Buried Contact)를 형성한다.

이어 제 1e 도와 같이 스토리지 노드용 다결정 규소막(27)을 증착하고 감광제(PR₁₁)를 이요한 사긴석판술 및 에칭공정을 거쳐 제 1f 도와 같이 불필요한 부분을 제거하여 스토리지 노드를 형성한다.

이어 제 1g 도와 같이 보호막으로 사용된 상기 감광제(PR₁₁)를 깨끗이 제거하고 커패시터 유전체막으로서 ONO(Oxide-Nitride-Oxide)(또는 NO막)(28)을 형성한 다음 그 위에 커패시터의 플레이트용 다결정 규소막(29)을 형성하고 도핑시킨다.

그리고 제 1h 도와 같이 감광제(PR₁₂)를 이용한 사진석판술 및 에치공정을 거쳐 제 1i 도와 같이 상기 플레이트용 다결정 규소막(27)의 불필요한 부분을 제거하므로써 플레이트를 형성한다.

마지막으로 제 1j 도와 같이 상기 감광제(PR₁₂)를 깨끗하게 제거하므로써 적층형 커패시터가 완성된다.

그러나 상기 종래기술은 다음과 같은 단점이 있다.

첫째, 커패시터의 면적 확장이 제한되므로 정전용량이 적어서 디램(DRAM)의 리플래시(Refresh) 특성과 소자 신뢰도가 저하된다.

둘째, 커패시터의 집적도가 낮으므로 칩(Chip)의 면적이 커지게 되는 단점이 있다.

본 발명은 상기 단점을 제거키 위한 것으로 이를 일실시예인 첨부된 제 2(a) 도 내지 제 2u 도를 참조하여 상술하면 다음과 같다.

먼저 제 2a 도와 같이 기판(1) 위에 통상의 LOCOS 공정을 이용하여 필드영역(2)과 액티브영역을 한정한 후 트랜지스터형성을 위한 게이트막으로써 고열확산로에서 산화막(3)을 성장시키고 이 산화막(3) 위에 도핑된 다결정 규소막(또는 폴리사이드막)(4)을 성장시킨다. 그리고 감광제를 이용한 도포, 노광, 현상 공정으로 이루어진 게이트 형성을 위한 마스킹 공정을 거쳐 상기 산화막(3)과 다결정 규소막(4)을 건식에치법으로 수직 에치하여, 각 영역상에 게이트를 형성하므로써 워드라인을 형성한다.

그리고, 워드라인을 마스크로 이용하여 저농도 소오스 및 드레인영역을 형성한다(도면에는 도시되지 않음).

이때, 게이트의 다결정 규소막(4) 위에 증착산화막(5)을 형성시켜 소오스 및 드레인 이온주입시 이온이 상기 다결정 규소막(4)을 뚫고 들어가는 채널링(Channeling) 현상을 방지하게 된다.

이어 산화막(6)을 형성하고 제 1b 도와 같이 이를 에치하여 쇼트채널 효과 방지를 위한 측벽 스페이서(Sidewall Spacer)(6a)를 형성한 다음 고농도 이온주입으로 LDD 구조의 소오스 및 드레인 영역을 형성한다(도면에는 도시되지 않음).

그리고 제 2c 도와 같이 게이트의 다결정 규소막(4)과 커패시터의 스토리지 노드용 다결정 규소막을 절연시키기 위해 규소막간 산화막(7)을 증착한다.

여기까지의 공정은 종래의 공정과 동일하다.

이어 스토리지 노드용 1차 다결정 규소막(8)을 약 1000Å-3000Å의 두께로 증착한 후 도핑시킨 다음 평탄화용 1차 SOG(Spin On Glass)막(9)를 단차가 가장 높은 부분보다 약 2000Å-3000Å 두께 정도 더 두껍게 증착시킨다.

그리고 제 2d, e 도와 같이 소오스의 접합부위가 커패시터의 스토리지 노드와 연결될 수 있도록 감광제(PR₁)을 이용한 사진석판술 및 에치공정을 거쳐 각 게이트 사이의 1차 SOG막(9)은 습식+건식 에치법으로 표면으로부터 설정된 정도를 에치하고 그 아래 부분은 상기 절연용 산화막(7)과 함께 건식으로 수직 에치하여 메몰 콘택트를 형성한다.

이때 상기 1차 SOG막(9)의 습식 에치시 그 두께는 약 4000-5000Å로 하여 플레이트용 다결정 규소막 형성시 내부에 보이드(Void)가 형성되는 것을 방지한다.

이어 제 2f 도와 같이 상기 감광제(PR₁)를 제거하고 제 2g 도와 같이 스토리지 노드용 2차 다결정 규소막(10)을 약 2500-3500Å의 두께로 증착한 다음 도핑시키므로써 상기 메몰 콘택트 부위를 완전히 메꾸고 1차 다결정 규소막(8)과 연결시킨다.

그리고 그 위에 평탄화용 2차 SOG막(11)을 단차가 가장 높은 부위보다 약 1000Å-2000Å 더 높게 증착시키고 제 2h, i 도와 같이 감광제(PR₂)를 이용한 사진석판술 및 에치공정을 거쳐 상기 메몰 콘택트 부위 상측에 있는 2차 SOG막(11)을 설정된 폭만큼 제거하여 SOG막 홈을 형성한다.

이때 2차 SOG막(11)은 상기 스토리지 노드용 2차 다결정 규소막(10)이 드러날 때까지 에치한다.

이어 제 2j 도와 같이 상기 감광제(PR₂)을 깨끗이 제거하고 난 후 제 2k 도와 같이 스토리지 노드용 3차 다결정 규소막(12)을 상기 SOG막 홈이 메꾸어지도록 SOG막(11)보다 약 1500-3000Å 더 두껍게 형성하고 이를 도핑시킨다.

그리고 제 2l 도와 같이 상기 3차 다결정 규소막(12) 위에 상기 2차 SOG막(11)의 홈이 충분히 덮혀지도록 감광제(PR₃)를 씌운 후 제 2m 도와 같이 상기 3차 다결정 규소막(12)을 건식으로 수직 에치하고 평탄화용 2차 SOG막(11)은 습식에치한다.

이서 제 2n 도와 같이 상기 감광제(PR₃)를 제거하고 제 2o 도와 같이 감광제(PR₄)를 이용하여 스토리지 노드를 한정한 다음 제 2p 도와 같이 상기 2차 다결정 규소막(11)은 건식으로 수직에지하고 1차 SOG막(9)은 습식 에치하며 1차 다결정 규소막(8)은 건식에치하여 스토리지 노드용 형성한다.

이어 제 2q 도와 같이 상기 감광제(PR₄)를 제거하고 제 2r 도와 같이 커패시터 유전체인 ONO막(또는 NO막)(13)을 형성하고 그 위에 플레이트용 다결정 규소막(14)을 약 1000Å-3000Å의 두께로 증착한후 도핑시킨다.

그리고 제 2s, t 도와 같이 상기 플레이트용 다결정 규소막(14) 위에 감광체(PR₅)를 이용한 사진석판술 및 에치공정을 실시하여 건식에치법으로 불필요한 부분을 제거하므로써 플레이트를 형성하고 제 2u 도와 같이 상기 감광제(PR₅)를 깨끗하게 제거하므로써 3층 구조의 적층형 커패시터가 완성된다.

이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.

첫째, 커패시터 면적의 증대로 인해 정전용량의 증대되므로 소자의 신뢰도가 향상된다.

둘째, 소자의 단일 면적하에 커패시터의 면적을 늘릴 수 있어서 집적도를 높일 수 있다.

Claims (6)

1. 기판위에 통상의 방법으로 필드영역과 액티브영역을 한정하고 각 영역위에 측벽 스페이서를 갖는 게이트 및 불순물 영역을 갖는 모스소자를 형성하는 단계, 전면에 절연산화막(7)과 커패시터 스토리지 노드용 1차 다결정 규소막(8)과 평탄화용 1차 SOG막(9)을 차례로 형성하고 사진석판술 및 에치공정으로 각 게이트 사이의 불순물영역상의 상기 산화막(7)과 다결정 규소막(8) 및 1차 SOG막(9)을 일정폭 제거하므로써 메몰콘택트를 형성하는 단계, 상기 메몰 콘택트가 충분히 메꾸어지도록 스토리지 노드용 2차 다결정 규소막(10)을 형성하고 그 위에 평탄화용 2차 SOG막(11)을 형성하는 단계, 사진석판술 및 에치공정으로 상기 메몰 콘택트 상측의 2차 SOG막(11)을 제거하여 홈을 형성하는 단계, 상기 2차 SOG막(11) 홈이 충분히 메꾸어지도록 스토리지 노드용 3차 다결정 규소막(12)을 증착하는 단계, 상기 2차 SOG막 홈 상측의 상기 3차 다결정 규소막(12) 위에 마스크를 형성하여 상기 3차 다결정 규소막(12)과 2차 SOG막(11)을 제거하는 단계, 사진석판술 및 에치공정을 실시하여 2차 다결정 규소막(10)과 1차 SOG막(9) 및 1차 다결정 규소막(8)을 제거하므로써 스토리지 노드를 한정하는 단계, 커패시터 유전체막(13)과 플레이트용 다결정 규소막(14)을 증착하고 불필요한 부분을 제거하여 플레이트를 한정하는 단계가 차례로 포함됨을 특징으로 하는 반도체 메모리 소자 제조방법.
2. 제 1 항에 있어서, 메몰 콘택트 형성시 1차 SOG막(9)은 표면부터 일정 깊이만큼 습식 에치하여 제거하고 일정 깊이 이하의 부분과 1차 다결정 규소막(8) 및 절연산화막(9)을 건식으로 수직에치하여 제거함을 특징으로 하는 반도체 메모리 소자 제조방법.
3. 제 1 항에 있어서, 3차 다결정 규소막(12)과 2차 SOG막(7)의 제거는 3차 다결정 규소막(12)을 건식으로 수직에치하고 2차 SOG막(11)은 습식으로 에치하여 이루어짐을 특징으로 하는 반도체 메모리 소자 제조방법.
4. 제 1 항에 있어서, 2차 다결정 규소막(10)과 1차 SOG막(9) 및 1차 다결정 규소막(8)의 제거는 2차 다결정 규소막(10)은 건식으로 수직에치하고 1차 SOG막(9)은 습식으로 에치하며 1차 다결정 규소막(8)은 건식으로 에치하여 이루어짐을 특징으로 하는 반도체 메모리 소자 제조방법.
5. 제 1 항에 있어서, 상기 2차 SOG막(11) 형성을 위한 마스크는 메몰 콘택트폭 내의 것을 한정하도록 형성함을 특징으로 하는 반도체 메모리 소자 제조방법.
6. 제 1 항에 있어서, 평탄화를 위한 1차와 2차 SOG막(9,11)은 이전에 형성된 가장 높은 단차보다 각각 약 2000-3000Å, 약 1000-2000Å 더 높게 형성함을 특징으로 하는 반도체 메모리 소자 제조방법.