JP2010177522A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 162
- 238000000034 method Methods 0.000 claims description 22
- 238000005516 engineering process Methods 0.000 abstract description 2
- 238000003491 array Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 173
- 238000010586 diagram Methods 0.000 description 26
- 238000002955 isolation Methods 0.000 description 15
- 230000002265 prevention Effects 0.000 description 13
- 230000006870 function Effects 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000009434 installation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
【解決手段】サブワード線SWLを駆動するサブワード線ドライバを構成する各トランジスタのドレイン領域16b,16d又はソース領域16a,16c,16eと接続するための複数のコンタクトプラグが、各トランジスタのコンタクトプラグを形成すべき部分に跨って設けられたライン形状の開口部を有するマスクを用いて各トランジスタを覆う絶縁層を選択エッチングするラインSAC技術を用いて形成される。
【選択図】図11
Description
11 N型領域
12 絶縁層
13 ゲート絶縁膜
14 ゲート電極
15 キャップ絶縁膜
16a,16c,16e,17a,17c,17e n+拡散層(第2の拡散層、ソース領域)
16b,16d,17b,17d n+拡散層(第1の拡散層、ドレイン領域)
18a,18c,18e,19a,19c,19e p+拡散層(第2の拡散層、ソース領域)
18b,18d,19b,19d p+拡散層(第1の拡散層、ドレイン領域)
20 サイドウォール絶縁膜
22 層間絶縁層
24 マスク層
24a 開口
25 コンタクトホール
26 ドレインコンタクトプラグ
27 ソースコンタクトプラグ
28,31 層間絶縁膜
29 ワードコンタクトプラグ
32 コンタクトプラグ
33 グランドプレーン
50 NAND回路
51,52 インバータ回路
AAFXT サブワード線選択信号線
ARFXB ワード線浮防止信号線
BL ビット線
D1 n+拡散層
D2 p+拡散層
DSWL ダミーサブワード線
G1〜G8 ゲート電極パターン(ゲート電極構造体)
K1〜K4 拡散領域
MC メモリセル
MCA メモリセル領域
MLD メインワード線ドライバ
MWD メインワード領域
MWLB メインワード線
Q0〜Q11 トランジスタ
S1〜S3 ゲート電極パターンセット
SA センスアンプ
SAA センスアンプ領域
SWD サブワード領域
SWL サブワード線
SWLD サブワード線ドライバ
SWLZ 不使用サブワード線
TR0〜TR1 トランジスタ
YDEC カラムデコーダ
YS カラムスイッチ
YSEL カラム選択信号線
Claims (17)
- 選択線を駆動する選択線駆動回路を構成する各トランジスタのソース領域又はドレイン領域と接続するための複数のコンタクトプラグが、各トランジスタのコンタクトプラグを形成すべき部分に跨って設けられたライン形状の開口部を有するマスクを用いて前記各トランジスタを覆う絶縁層を選択エッチングするラインSAC技術を用いて形成されることを特徴とする半導体記憶装置の製造方法。
- 前記選択線はワード線又はカラム選択線であることを特徴とする請求項1に記載の半導体記憶装置の製造方法。
- 前記開口は、前記選択線と直交する方向に沿って設けられることを特徴とする請求項1又は2に記載の半導体記憶装置の製造方法。
- 夫々にメモリセルが接続された複数のワード線をそれぞれ駆動する複数のトランジスタのためのゲート構造体であって、その上面及び側面が絶縁膜で覆われたゲート構造体を活性領域上に列をなして形成し、
前記活性領域及び各トランジスタの前記ゲート構造体を絶縁層で覆い、
各トランジスタのソースおよびドレインのためのコンタクトホールを形成する部分を跨ったライン状の開口を有するマスク層を前記絶縁層上に形成し、
前記マスク層及び複数の前記ゲート構造体の前記絶縁膜をマスクとして前記絶縁層を選択的に除去することにより複数のコンタクトホールを形成し、それらの内部に、コンタクトプラグを形成することを特徴とする半導体記憶装置の製造方法。 - 前記開口は、前記ワード線と直交する方向に沿って設けられることを特徴とする請求項4に記載の半導体記憶装置の製造方法。
- 前記ゲート構造体の列は、前記ワード線と直交する方向に沿って設けられることを特徴とする請求項4又は5に記載の半導体記憶装置の製造方法。
- 複数の前記ゲート構造体の列が設けられることを特徴とする請求項6に記載の半導体記憶装置の製造方法。
- 前記列内で隣り合うゲート構造体の間に前記コンタクトホールを形成することを特徴とする請求項4乃至7のいずれか一項に記載の半導体記憶装置の製造方法。
- ピッチPで配列される複数の選択線と、
それぞれ少なくとも2つのゲート電極パターンを含み、前記選択線の延伸方向に並べて配置される複数のゲート電極パターンセットとを備え、
前記少なくとも2つのゲート電極パターンは、それぞれ前記選択線の延伸方向に延設され、かつ前記選択線の配列方向に並列配置され、
前記各ゲート電極パターンセットの前記選択線の配列方向の長さは、前記ピッチPの6倍以下であり、
前記複数のゲート電極パターンセットに含まれる各ゲート電極パターンは、2つの選択線駆動回路のための複数のトランジスタのゲートを構成することを特徴とする半導体記憶装置。 - 前記ピッチPは、最小加工寸法Fの2倍であることを特徴とする請求項9に記載の半導体記憶装置。
- 前記選択線はワード線又はカラム選択線であることを特徴とする請求項9又は10に記載の半導体記憶装置。
- 前記少なくとも2つのゲート電極パターンの間の半導体層表面に設けられた第1の拡散層と、前記少なくとも2つのゲート電極パターンの前記選択線の配列方向両側の半導体層表面に設けられた第2の拡散層とを備えることを特徴とする請求項9乃至11のいずれか一項に記載の半導体記憶装置。
- 前記選択線と前記第1の拡散層とが電気的に接続されていることを特徴とする請求項12に記載の半導体記憶装置。
- メモリセルアレイ領域におけるワード線のピッチをPとするとき、互いに平行して延びる一対のゲート電極パターンが6×Pに相当する長さの中に収まるように設けられると共に、前記一対のゲート電極パターンが前記ワード線が延びる方向に複数並んで配置されており、第1ワード線駆動回路を駆動する各トランジスタと第2ワード線駆動回路を構成する各トランジスタとが、複数のゲート電極パターンの中の対応するパターンをゲートとして構成されていることを特徴とする半導体記憶装置。
- 前記ピッチPは、最小加工寸法Fの2倍であることを特徴とする請求項14に記載の半導体記憶装置。
- 前記一対のゲート電極パターンの間の半導体層表面に設けられた第1の拡散層と、前記一対のゲート電極パターンの前記ワード線の配列方向両側の半導体層表面に設けられた第2の拡散層とを備えることを特徴とする請求項14又は15に記載の半導体記憶装置。
- 前記ワード線と前記第1の拡散層とが電気的に接続されていることを特徴とする請求項16に記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009019788A JP5759091B2 (ja) | 2009-01-30 | 2009-01-30 | 半導体記憶装置及び半導体記憶装置の製造方法 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009019788A JP5759091B2 (ja) | 2009-01-30 | 2009-01-30 | 半導体記憶装置及び半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010177522A true JP2010177522A (ja) | 2010-08-12 |
JP5759091B2 JP5759091B2 (ja) | 2015-08-05 |
Family
ID=42397628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009019788A Active JP5759091B2 (ja) | 2009-01-30 | 2009-01-30 | 半導体記憶装置及び半導体記憶装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (4) | US8130546B2 (ja) |
JP (1) | JP5759091B2 (ja) |
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-
2010
- 2010-01-29 US US12/696,627 patent/US8130546B2/en not_active Expired - Fee Related
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2012
- 2012-01-26 US US13/358,928 patent/US8259496B2/en active Active
- 2012-08-09 US US13/570,716 patent/US8477536B2/en not_active Ceased
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2015
- 2015-07-02 US US14/791,185 patent/USRE47227E1/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003007852A (ja) * | 2001-06-21 | 2003-01-10 | Toshiba Corp | 半導体記憶装置 |
JP2006013506A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | シリコンゲルマニウム犠牲層を用いた半導体素子の微細パターンの形成方法及びそのパターンの形成方法を用いた自己整列コンタクトの形成方法 |
Also Published As
Publication number | Publication date |
---|---|
USRE47227E1 (en) | 2019-02-05 |
US8259496B2 (en) | 2012-09-04 |
US20120120706A1 (en) | 2012-05-17 |
US8477536B2 (en) | 2013-07-02 |
US20100195431A1 (en) | 2010-08-05 |
US8130546B2 (en) | 2012-03-06 |
JP5759091B2 (ja) | 2015-08-05 |
US20120309156A1 (en) | 2012-12-06 |
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R250 | Receipt of annual fees |
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