JP2011159377A - 半導体メモリのデータ出力回路及びその制御方法 - Google Patents

半導体メモリのデータ出力回路及びその制御方法 Download PDF

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Abstract

【課題】カップリングノイズを減少させることができる半導体メモリのデータ出力回路およびその制御方法を提供すること。
【解決手段】複数のグローバルラインと、複数のデータを互いに異なるタイミングで複数のグローバルラインに出力するように構成されたセンスアンプブロックと、複数のグローバルラインを介して伝送された複数のデータを互いに異なるタイミングでラッチするように構成されたパイプラッチブロックと、アドレス信号を用いてセンスアンプブロックの出力タイミングとパイプラッチブロックのラッチタイミングとを制御するように構成された制御部とを備えることを特徴とする。
【選択図】図３

Description

本発明は、半導体メモリに関し、特に、半導体メモリのデータ出力回路及びその制御方法に関する。
半導体メモリ内部にデータ伝送のために配置されたグローバルラインは、周辺回路面積の相当部分を占めている。したがって、面積減少の側面からグローバルライン間の距離を最小化するための技術開発がなされているが、カップリング（ｃｏｕｐｌｉｎｇ）現象などがグローバルライン間の距離減少を制限する要素として作用している。
図１に示すように、従来技術に係る半導体メモリのデータ出力回路１は、複数のセンスアンプＩＯＳＡと、複数のグローバルラインＧＩＯ＜０：７＞と、複数のパイプラッチとを備える。複数のセンスアンプＩＯＳＡは、複数のデータＯＣＴ＜０：７＞を順番によって受信する。複数のセンスアンプＩＯＳＡは、読み出し命令により生成された信号ＩＯＳＴＢＰに応じて、複数のデータＯＣＴ＜０：７＞を感知して複数のグローバルラインＧＩＯ＜０：７＞に出力する。
複数のパイプラッチは、読み出し命令により生成された他の信号ＰＩＮＢに応じて、複数のグローバルラインＧＩＯ＜０：７＞で伝送されたデータをラッチする。複数のセンスアンプＩＯＳＡが共通の信号ＩＯＳＴＢＰに応じて動作するので、複数のデータＯＣＴ＜０：７＞が同じタイミングで複数のグローバルラインＧＩＯ＜０：７＞で伝送されるようになる。複数のパイプラッチも、共通の信号ＰＩＮＢに応じて動作するので、複数のデータＯＣＴ＜０：７＞を同じタイミングでラッチするようになる。
例えば、図２のように、隣接したグローバルラインＧＩＯ＜０：２＞で伝送されたデータの位相が互いに異なる場合、隣接したグローバルラインＧＩＯ＜０：２＞間に形成されたカップリングキャパシタンスＣＣのため、データに点線で表示されたようなカップリングノイズ（ｃｏｕｐｌｉｎｇ ｎｏｉｓｅ）が発生するようになる。
したがって、従来技術によれば、カップリングノイズのため、データ伝送速度の低下などのようにデータ伝送特性が低下する。このような技術が、例えば、特許文献１に開示されている。
米国特許第６８５４０３０号明細書
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、カップリングノイズを減少させることができる半導体メモリのデータ出力回路及びその制御方法を提供することにある。
そこで、上記の目的を達成するための本発明に係る半導体メモリのデータ出力回路は、複数のグローバルラインと、複数のデータを互いに異なるタイミングで複数のグローバルラインに出力するように構成されたセンスアンプブロックと、複数のグローバルラインを介して伝送された複数のデータを互いに異なるタイミングでラッチするように構成されたパイプラッチブロックと、アドレス信号を用いてセンスアンプブロックの出力タイミングとパイプラッチブロックのラッチタイミングとを制御するように構成された制御部とを備えることを特徴とする。
また、上記の目的を達成するための本発明に係る半導体メモリのデータ出力回路は、活性化タイミングが互いに異なる第１の制御信号対に応じて、第１のデータグループと第２のデータグループとを感知するように構成されたセンスアンプブロックと、センスアンプブロックで感知された第１のデータグループと第２のデータグループとを伝送するように構成された複数のグローバルラインと、活性化タイミングが互いに異なる第２の制御信号対に応じて、複数のグローバルラインを介して伝送された第１のデータグループと第２のデータグループとをラッチするように構成されたパイプラッチブロックと、アドレス信号を用いて第１の制御信号対及び第２の制御信号対を生成するように構成された制御部とを備えることを特徴とする。
また、上記の目的を達成するための本発明に係る半導体メモリのデータ出力回路は、第１のデータグループと第２のデータグループとを同じタイミングで感知し、活性化タイミングが互いに異なる第１の制御信号対に応じて出力するように構成されたセンスアンプブロックと、センスアンプブロックから出力された第１のデータグループと第２のデータグループとを伝送するように構成された複数のグローバルラインと、活性化タイミングが互いに異なる第２の制御信号対に応じて、複数のグローバルラインを介して伝送された第１のデータグループと第２のデータグループとをラッチするように構成されたパイプラッチブロックと、アドレス信号を用いて第１の制御信号対及び第２の制御信号対を生成するように構成された制御部とを備えることを特徴とする。
さらに、上記の目的を達成するための本発明に係る半導体メモリのデータ出力回路の制御方法は、複数のデータを第１のデータグループと第２のデータグループとにグループ化するステップと、前記第１のデータグループと前記第２のデータグループとを活性化タイミングが異なる１対の第１の制御信号に応じて感知するステップと、前記感知された第１のデータグループと前記感知された第２のデータグループとを複数のグローバルラインを介してパイプラッチブロックに伝送するステップと、前記伝送された第１のデータグループと前記伝送された第２のデータグループとを活性化タイミングが異なる１対の第２の制御信号に応じてラッチするステップとを含むことを特徴とする。
本発明によれば、データ伝送タイミングを異ならせてカップリングノイズを減少させることができるので、半導体メモリの回路面積減少及びデータ伝送特性の向上が可能である。
従来技術に係る半導体メモリのデータ出力回路１のブロック図である。 従来技術に係るグローバルラインのデータ伝送波形を示す図である。 本発明の一実施形態に係る半導体メモリのデータ出力回路１００のブロック図である。 図３の制御部６００の回路図である。 本発明の一実施形態に係る出力タイミング図である。 本発明の一実施形態に係るグローバルラインのデータ伝送波形を見せる図である。 本発明の他の一実施形態に係る半導体メモリのデータ出力回路１０１のブロック図である。 図７のセンスアンプ８１０の回路図である。
以下、添付された図面を参照して本発明の一実施形態に係る半導体メモリのデータ出力回路１００及びその制御方法をより詳細に説明する。
本実施形態に係る半導体メモリのデータ出力回路１００及びその制御方法を詳細に説明する前に、まず、本実施形態に係る半導体メモリのデータ出力回路１００の動作原理を説明する。
パイプラッチは、８ビットのデータＯＣＴ＜０：７＞のうち、先に出力するデータをアドレス（例えば、Ａ２）のレベルによって決定する。
例えば、アドレスＡ２がローレベルでデータＯＣＴ＜０：３＞を指定する場合、パイプラッチは、データＯＣＴ＜０：３＞を先に出力した後にデータＯＣＴ＜４：７＞を出力する。したがって、データＯＣＴ＜４：７＞の出力タイミングは、データＯＣＴ＜０：３＞に比べて余裕時間を有するようになる。
一方、アドレスＡ２がハイレベルでデータＯＣＴ＜４：７＞を指定する場合、パイプラッチは、データＯＣＴ＜４：７＞を先に出力した後にデータＯＣＴ＜０：３＞を出力する。この場合は、データＯＣＴ＜０：３＞の出力タイミングがデータＯＣＴ＜４：７＞に比べて余裕時間を有するようになる。
本実施形態に係る半導体メモリのデータ出力回路１００およびその制御方法は、上述したデータ間のタイミングマージンを用いて、全体データのうち、半分を残りの半分に比べて遅いタイミングでグローバルラインに伝送するようにしたものである。
図３に示すように、本実施形態に係る半導体メモリのデータ出力回路１００は、センスアンプブロック２００と、複数のグローバルラインＧＩＯ＜０：７＞と、パイプラッチブロック４００と、制御部６００とを備える。
センスアンプブロック２００は、第１のデータグループＯＣＴ＜０：３＞と第２のデータグループＯＣＴ＜４：７＞とを第１の制御信号対ＩＯＳＴＢＰ＿０３，ＩＯＳＴＢＰ＿４７に応じて、互いに異なるタイミングで感知して前記複数のグローバルラインＧＩＯ＜０：７＞に出力するように構成される。
第１のデータグループＯＣＴ＜０：３＞と第２のデータグループＯＣＴ＜４：７＞とは、複数のデータＯＣＴ＜０：７＞を順番によってグループ化（Ｇｒｏｕｐｉｎｇ）したものである。
センスアンプブロック２００は、複数のセンスアンプ２１０〜２８０を備える。
複数のセンスアンプ２１０〜２８０のうち、奇数順番のセンスアンプ２１０，２３０，２５０，２７０が第１のデータグループＯＣＴ＜０：３＞を第１の制御信号ＩＯＳＴＢＰ＿０３に応じて感知し、前記複数のグローバルラインＧＩＯ＜０：３＞に出力する。
複数のセンスアンプ２１０〜２８０のうち、偶数順番のセンスアンプ２２０，２４０，２６０，２８０が第２のデータグループＯＣＴ＜４：７＞を第１の制御信号ＩＯＳＴＢＰ＿４７に応じて感知し、前記複数のグローバルラインＧＩＯ＜４：７＞に出力する。
複数のセンスアンプ２１０〜２８０において、データがＯＣＴ＜０＞、ＯＣＴ＜４＞、ＯＣＴ＜１＞、ＯＣＴ＜５＞、ＯＣＴ＜２＞、ＯＣＴ＜６＞、ＯＣＴ＜３＞、ＯＣＴ＜７＞の順に出力される。このとき、複数のセンスアンプ２１０〜２８０は、一般的なセンスアンプ、例えば、図１のセンスアンプＩＯＳＡと同様に構成することができる。
複数のグローバルラインＧＩＯ＜０：７＞は、複数のセンスアンプ２１０〜２８０を介して出力される複数のデータＯＣＴ＜０：７＞の順番と同じ順番を有するように、グローバルラインＧＩＯ＜０：３＞とグローバルラインＧＩＯ＜４：７＞とが交互に配置される。
すなわち、複数のグローバルラインＧＩＯ＜０：７＞が、ＧＩＯ＜０＞、ＧＩＯ＜４＞、ＧＩＯ＜１＞、ＧＩＯ＜５＞、ＧＩＯ＜２＞、ＧＩＯ＜６＞、ＧＩＯ＜３＞、ＧＩＯ＜７＞の順に配置される。
パイプラッチブロック４００は、第１のデータグループＯＣＴ＜０：３＞と第２のデータグループＯＣＴ＜４：７＞とを、第２の制御信号対ＰＩＮＢ＿０３，ＰＩＮＢ＿４７に応じて互いに異なるタイミングでラッチするように構成される。
パイプラッチブロック４００は、複数のパイプラッチ４１０〜４４０を備える。
複数のパイプラッチ４１０〜４４０は、複数のグローバルラインＧＩＯ＜０：７＞のうち、互いに隣接していない２個ずつのグローバルラインと接続される。
すなわち、複数のパイプラッチ４１０〜４４０に対して複数のグローバルラインＧＩＯ＜０：７＞が順番のとおり、例えば、ＧＩＯ＜０＞、ＧＩＯ＜１＞、ＧＩＯ＜２＞、ＧＩＯ＜３＞、ＧＩＯ＜４＞、ＧＩＯ＜５＞、ＧＩＯ＜６＞、ＧＩＯ＜７＞の順に接続される。
複数のパイプラッチ４１０〜４４０のうち、半分のパイプラッチ４１０，４２０が、第１のデータグループＯＣＴ＜０：３＞を第２の制御信号ＰＩＮＢ＿０３に応じてラッチする。
複数のパイプラッチ４１０〜４４０のうち、残りの半分のパイプラッチ４３０，４４０が、第２のデータグループＯＣＴ＜４：７＞を第２の制御信号ＰＩＮＢ＿４７に応じてラッチする。
制御部６００は、アドレス信号Ａ２に応じて第１のソース信号（ｓｏｕｒｃｅ ｓｉｇｎａｌ）ＩＯＳＴＢＰと第２のソース信号ＰＩＮＢとの各々をバイパス（ｂｙｐａｓｓ）または遅延させて、第１の制御信号対ＩＯＳＴＢＰ＿０３，ＩＯＳＴＢＰ＿４７及び第２の制御信号対ＰＩＮＢ＿０３，ＰＩＮＢ＿４７を生成するように構成される。
このとき、第１のソース信号及び第２のソース信号として、従来技術の読み出し命令によって生成された信号ＩＯＳＴＢＰと信号ＰＩＮＢとを各々用いることができる。
図４に示すように、制御部６００は、第１の制御部６１０及び第２の制御部６２０を備える。また、アドレス信号Ａ２を反転させ、反転されたアドレス信号Ａ２Ｂを生成するインバータＩＶ１を備える。
第１の制御部６１０は、遅延素子ＤＬＹ及び複数のパスゲートＰＧ１〜ＰＧ４を備える。
第１の制御部６１０は、アドレス信号Ａ２がローレベル、すなわち、データＯＣＴ＜０：３＞を指定するレベルである場合、第１のソース信号ＩＯＳＴＢＰをバイパスさせて第１の制御信号ＩＯＳＴＢＰ＿０３として出力し、第１のソース信号ＩＯＳＴＢＰを遅延させて第１の制御信号ＩＯＳＴＢＰ＿４７として出力する。
第１の制御部６１０は、アドレス信号Ａ２がハイレベル、すなわち、データＯＣＴ＜４：７＞を指定するレベルである場合、第１のソース信号ＩＯＳＴＢＰを遅延させて第１の制御信号ＩＯＳＴＢＰ＿０３として出力し、第１のソース信号ＩＯＳＴＢＰをバイパスさせて第１の制御信号ＩＯＳＴＢＰ＿４７として出力する。
第２の制御部６２０は、遅延素子ＤＬＹ及び複数のパスゲートＰＧ５〜ＰＧ８を備える。
第２の制御部６２０は、アドレス信号Ａ２がローレベル、すなわち、データＯＣＴ＜０：３＞を指定するレベルである場合、第２のソース信号ＰＩＮＢをバイパスさせて第２の制御信号ＰＩＮＢ＿０３として出力し、第２のソース信号ＰＩＮＢを遅延させて第２の制御信号ＰＩＮＢ＿４７として出力する。
第２の制御部６２０は、アドレス信号Ａ２がハイレベル、すなわち、データＯＣＴ＜４：７＞を指定するレベルである場合、第２のソース信号ＰＩＮＢを遅延させて第２の制御信号ＰＩＮＢ＿０３として出力し、第２のソース信号ＰＩＮＢをバイパスさせて第２の制御信号ＰＩＮＢ＿４７として出力する。
このように構成された本実施形態に係る半導体メモリのデータ出力回路１００の動作を図３ないし図５を参照して説明すれば、次のとおりである。
アドレス信号Ａ２がローレベル、すなわち、データＯＣＴ＜０：３＞を指定するレベルである状態で読み出し命令により生成された第１のソース信号ＩＯＳＴＢＰと第２のソース信号ＰＩＮＢとを用いて、第１の制御信号対ＩＯＳＴＢＰ＿０３，ＩＯＳＴＢＰ＿４７及び第２の制御信号対ＰＩＮＢ＿０３，ＰＩＮＢ＿４７が生成される。
図５に示すように、第１の制御信号対ＩＯＳＴＢＰ＿０３，ＩＯＳＴＢＰ＿４７のうち、第１の制御信号ＩＯＳＴＢＰ＿０３が第１の制御信号ＩＯＳＴＢＰ＿４７に比べて先に活性化される。活性化された第１の制御信号ＩＯＳＴＢＰ＿０３に応じて、奇数順番のセンスアンプ２１０，２３０，２５０，２７０が第１のデータグループＯＣＴ＜０：３＞を感知してグローバルラインＧＩＯ＜０：３＞に出力する。
同図に示すように、第２の制御信号対ＰＩＮＢ＿０３，ＰＩＮＢ＿４７のうち、第２の制御信号ＰＩＮＢ＿０３が第２の制御信号ＰＩＮＢ＿４７に比べて先に活性化される。活性化された第２の制御信号ＰＩＮＢ＿０３に応じて、パイプラッチ４１０，４２０がグローバルラインＧＩＯ＜０：３＞を介して伝送された第１のデータグループＯＣＴ＜０：３＞をラッチする。
第１の制御信号ＩＯＳＴＢＰ＿０３以後に活性化された第１の制御信号ＩＯＳＴＢＰ＿４７に応じて、偶数順番のセンスアンプ２２０、２４０、２６０、２８０が第２のデータグループＯＣＴ＜４：７＞を感知してグローバルラインＧＩＯ＜４：７＞に出力する。
第２の制御信号ＰＩＮＢ＿０３以後に活性化された第２の制御信号ＰＩＮＢ＿４７に応じて、パイプラッチ４３０、４４０がグローバルラインＧＩＯ＜４：７＞を介して伝送された第２のデータグループＯＣＴ＜４：７＞をラッチする。
一方、アドレス信号Ａ２がハイレベル、すなわち、データＯＣＴ＜０：３＞を指定するレベルに遷移した状態で、再度、発生した読み出し命令により生成された第１のソース信号ＩＯＳＴＢＰと第２のソース信号ＰＩＮＢとを用いて、第１の制御信号対ＩＯＳＴＢＰ＿０３，ＩＯＳＴＢＰ＿４７及び第２の制御信号対ＰＩＮＢ＿０３，ＰＩＮＢ＿４７が生成される。
同図に示すように、第１の制御信号対ＩＯＳＴＢＰ＿０３，ＩＯＳＴＢＰ＿４７のうち、第１の制御信号ＩＯＳＴＢＰ＿４７が第１の制御信号ＩＯＳＴＢＰ＿０３に比べて先に活性化される。性化された第１の制御信号ＩＯＳＴＢＰ＿４７に応じて、偶数順番のセンスアンプ２２０，２４０，２６０，２８０が第２のデータグループＯＣＴ＜４：７＞を感知してグローバルラインＧＩＯ＜４：７＞に出力する。
同図に示すように、第２の制御信号対ＰＩＮＢ＿０３，ＰＩＮＢ＿４７のうち、第２の制御信号ＰＩＮＢ＿４７が第２の制御信号ＰＩＮＢ＿０３に比べて先に活性化される。
活性化された第２の制御信号ＰＩＮＢ＿４７に応じて、パイプラッチ４３０，４４０がグローバルラインＧＩＯ＜４：７＞を介して伝送された第２のデータグループＯＣＴ＜：７＞をラッチする。
第１の制御信号ＩＯＳＴＢＰ＿４７以後に活性化された第１の制御信号ＩＯＳＴＢＰ＿０３に応じて、奇数順番のセンスアンプ２１０，２３０，２５０，２７０が第１のデータグループＯＣＴ＜０：３＞を感知してグローバルラインＧＩＯ＜０：３＞に出力する。
第２の制御信号ＰＩＮＢ＿４７以後に活性化された第２の制御信号ＰＩＮＢ＿０３に応じて、パイプラッチ４１０，４２０がグローバルラインＧＩＯ＜０：３＞を介して伝送された第１のデータグループＯＣＴ＜０：３＞をラッチする。
本実施形態によれば、図５のように、グローバルラインＧＩＯ＜０：３＞とグローバルラインＧＩＯ＜４：７＞とのデータレベル遷移タイミングが互いに異なり、複数のパイプラッチ４１０〜４４０が各々互いに隣接していない２個のグローバルラインのデータをラッチする。したがって、図６に示すように、互いに隣接したグローバルラインＧＩＯ＜０＞，ＧＩＯ＜４＞，ＧＩＯ＜１＞で伝送されたデータの位相が互いに異なっても、データ伝送特性を低下させない程度にカップリングノイズを減少させることができる。
図７に示すように、本発明の他の実施形態に係る半導体メモリのデータ出力回路１０１は、センスアンプブロック８００と、複数のグローバルラインＧＩＯ＜０：７＞と、パイプラッチブロック４００と、制御部６００とを備える。
このとき、複数のグローバルラインＧＩＯ＜０：７＞と、パイプラッチブロック４００と、制御部６００とは、図３に示された本発明の実施形態と同様に構成することができる。
センスアンプブロック８００と複数のグローバルラインＧＩＯ＜０：７＞との接続関係も図３に示された本発明の実施形態と同様である。
センスアンプブロック８００は、第１のデータグループＯＣＴ＜０：３＞と第２のデータグループＯＣＴ＜４：７＞とを第１のソース信号ＩＯＳＴＢＰを用いて同じタイミングで感知し、感知された第１のデータグループＯＣＴ＜０：３＞と第２のデータグループＯＣＴ＜４：７＞とを、第１の制御信号対ＩＯＳＴＢＰ＿０３，ＩＯＳＴＢＰ＿４７に応じて互いに異なるタイミングで複数のグローバルラインＧＩＯ＜４：７＞に出力するように構成される。
センスアンプブロック８００は、複数のセンスアンプ８１０〜８８０を備える。複数のセンスアンプ８１０〜８８０は、互いに同様に構成することができる。
複数のセンスアンプ８１０〜８８０は、第１のデータグループＯＣＴ＜０：３＞と第２のデータグループＯＣＴ＜４：７＞とを第１のソース信号ＩＯＳＴＢＰを用いて同じタイミングで感知する。
複数のセンスアンプ８１０〜８８０のうち、奇数順番のセンスアンプ８１０，８３０，８５０，８７０が、感知された第１のデータグループＯＣＴ＜０：３＞を第１の制御信号ＩＯＳＴＢＰ＿０３に応じて複数のグローバルラインＧＩＯ＜０：３＞に出力する。
複数のセンスアンプ８１０〜８８０のうち、偶数順番のセンスアンプ８２０，８４０，８６０，８８０が、感知された第２のデータグループＯＣＴ＜４：７＞を第１の制御信号ＩＯＳＴＢＰ＿４７に応じて複数のグローバルラインＧＩＯ＜４：７＞に出力する。
図８に示すように、センスアンプ８１０は、感知・増幅回路８１１及び出力タイミング調節部８１２を備える。
感知・増幅回路８１１は、実質的に図３のセンスアンプ２１０〜２８０と同じ回路構成を有することができる。感知・増幅回路８１１は、第１のソース信号ＩＯＳＴＢＰに応じてデータＯＣＴ＜０＞を感知するように構成される。
出力タイミング調節部８１２は、複数のインバータＩＶ１１〜ＩＶ１４と、パスゲートＰＧ１１と、複数のトランジスタＭ１１，Ｍ１２とを備える。複数のインバータＩＶ１３，ＩＶ１４によってラッチＬＴが構成され、複数のトランジスタＭ１１，Ｍ１２によってドライバが構成される。
出力タイミング調整部８１２は、第１の制御信号ＩＯＳＴＢＰ＿０３がハイレベルである場合、パスゲートＰＧ１１がターンオンされ、感知・増幅回路８１１によって感知されたデータＯＣＴ＜０＞を通過させる。パスゲートＰＧ１１を通過したデータＯＣＴ＜０＞によって複数のトランジスタＭ１１，Ｍ１２のうち、いずれか一方がグローバルラインＧＩＯ＜０＞をデータＯＣＴ＜０＞レベルで駆動する。また、パスゲートＰＧ１１を通過したデータＯＣＴ＜０＞はラッチＬＴに格納されるので、第１の制御信号ＩＯＳＴＢＰ＿０３がローレベルである期間の間、グローバルラインＧＩＯ＜０＞のレベルが維持される。
一方、偶数順番のセンスアンプ８２０，８４０，８６０，８８０は、センスアンプ８１０と同様に構成されるが、第１の制御信号ＩＯＳＴＢＰ＿０３の代りに、第１の制御信号ＩＯＳＴＢＰ＿４７を受信するように構成される。
奇数順番のセンスアンプ８１０，８３０，８５０，８７０と偶数順番のセンスアンプ８２０，８４０，８６０，８８０とは、第１のソース信号ＩＯＳＴＢＰに応じて同じタイミングで第１のデータグループＯＣＴ＜０：３＞と第２のデータグループＯＣＴ＜４：７＞とを感知する。
しかし、奇数順番のセンスアンプ８１０，８３０，８５０，８７０と偶数順番のセンスアンプ８２０，８４０，８６０，８８０とは、各々活性化タイミングが異なる第１の制御信号ＩＯＳＴＢＰ＿０３と第１の制御信号ＩＯＳＴＢＰ＿４７とに応じて、感知されたデータをグローバルラインＧＩＯ＜０：７＞に出力する。
したがって、図３に示された本発明の実施形態と同様に、第１のデータグループＯＣＴ＜０：３＞と第２のデータグループＯＣＴ＜４：７＞とが複数のグローバルラインＧＩＯ＜０：７＞で伝送されるタイミングが異なるようになる。
その後、図３に示された本発明の実施形態と同様に、複数のパイプラッチ４１０〜４４０によって第１のデータグループＯＣＴ＜０：３＞と第２のデータグループＯＣＴ＜４：７＞とがラッチされる。
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
１００ 半導体メモリのデータ出力回路
２００ センスアップブロック
２１０〜２８０ センスアンプ
４００ パイプラッチブロック
４１０〜４４０ パイプラッチ
６００ 制御部
ＧＩＯ＜０＞〜ＧＩＯ＜７＞ グローバルライン

Claims (28)

  1. 複数のグローバルラインと、
    複数のデータを互いに異なるタイミングで前記複数のグローバルラインに出力するように構成されたセンスアンプブロックと、
    前記複数のグローバルラインを介して伝送された複数のデータを互いに異なるタイミングでラッチするように構成されたパイプラッチブロックと、
    アドレス信号を用いて前記センスアンプブロックの出力タイミングと前記パイプラッチブロックのラッチタイミングとを制御するように構成された制御部と、
    を備えることを特徴とする半導体メモリのデータ出力回路。
  2. 前記センスアンプブロックが、第１のデータグループと第２のデータグループとを互いに異なるタイミングで前記複数のグローバルラインに出力するように構成され、
    前記第１のデータグループおよび前記第２のデータグループが、前記複数のデータを順番によってグループ化したものであることを特徴とする請求項１に記載の半導体メモリのデータ出力回路。
  3. 前記センスアンプブロックが、複数のセンスアンプを備え、
    該複数のセンスアンプのうち、奇数順番のセンスアンプと偶数順番のセンスアンプとが、第１のデータグループと第２のデータグループとを各々互いに異なるタイミングで前記複数のグローバルラインに出力するように構成され、
    前記第１のデータグループおよび前記第２のデータグループが、前記複数のデータを順番によってグループ化したものであることを特徴とする請求項１に記載の半導体メモリのデータ出力回路。
  4. 前記パイプラッチブロックが、複数のパイプラッチを備え、
    該複数のパイプラッチが、前記複数のグローバルラインのうち、互いに隣接していないグローバルラインと接続されることを特徴とする請求項１に記載の半導体メモリのデータ出力回路。
  5. 前記パイプラッチブロックが、前記複数のデータを順番のとおりに受信する複数のパイプラッチを備え、
    該複数のパイプラッチの半分と残りの半分とが、第１のデータグループと第２のデータグループとを各々互いに異なるタイミングでラッチするように構成され、
    前記第１のデータグループおよび前記第２のデータグループが、前記複数のデータを順番によってグループ化したものであることを特徴とする請求項１に記載の半導体メモリのデータ出力回路。
  6. 前記制御部が、前記アドレス信号に応じて第１のソース信号と第２のソース信号との各々をバイパスまたは遅延させて、前記センスアンプブロックの出力タイミングと前記パイプラッチブロックのラッチタイミングとを制御する複数の制御信号を生成するように構成されることを特徴とする請求項１に記載の半導体メモリのデータ出力回路。
  7. 前記第１のソース信号と前記第２のソース信号とが、読み出し命令により生成された信号であることを特徴とする請求項６に記載の半導体メモリのデータ出力回路。
  8. 活性化タイミングが互いに異なる第１の制御信号対に応じて、第１のデータグループと第２のデータグループとを感知するように構成されたセンスアンプブロックと、
    該センスアンプブロックで感知された前記第１のデータグループと前記第２のデータグループとを伝送するように構成された複数のグローバルラインと、
    活性化タイミングが互いに異なる第２の制御信号対に応じて、前記複数のグローバルラインを介して伝送された第１のデータグループと第２のデータグループとをラッチするように構成されたパイプラッチブロックと、
    アドレス信号を用いて前記第１の制御信号対及び前記第２の制御信号対を生成するように構成された制御部と、
    を備えることを特徴とする半導体メモリのデータ出力回路。
  9. 前記第１のデータグループおよび前記第２のデータグループが、複数のデータを順番によってグループ化したものであることを特徴とする請求項８に記載の半導体メモリのデータ出力回路。
  10. 前記センスアンプブロックが、複数のセンスアンプを備え、
    該複数のセンスアンプのうち奇数順番のセンスアンプが、前記第１のデータグループを、前記第１の制御信号対のうちいずれか一方に応じて感知し、前記複数のセンスアンプのうち偶数順番のセンスアンプが、前記第２のデータグループを、前記第１の制御信号対のうち他方に応じて感知するように構成されることを特徴とする請求項８に記載の半導体メモリのデータ出力回路。
  11. 前記パイプラッチブロックが、複数のパイプラッチを備え、
    該複数のパイプラッチが、前記複数のグローバルラインのうち、互いに隣接していないグローバルラインと接続されることを特徴とする請求項８に記載の半導体メモリのデータ出力回路。
  12. 前記パイプラッチブロックが、複数のパイプラッチを備え、
    該複数のパイプラッチの半分が、前記第１のデータグループを、前記第２の制御信号対のうちいずれか一方に応じてラッチし、前記複数のパイプラッチの残りの半分が、前記第２のデータグループを、前記第２の制御信号対のうち他方に応じてラッチするように構成されることを特徴とする請求項８に記載の半導体メモリのデータ出力回路。
  13. 前記制御部が、前記アドレス信号に応じて、前記第１の制御信号対及び前記第２の制御信号対の各々の２つの信号のうち、一方の活性化タイミングが他方の活性化タイミングに比べて遅れるようにすることを特徴とする請求項８に記載の半導体メモリのデータ出力回路。
  14. 前記制御部が、前記アドレス信号に応じて第１のソース信号と第２のソース信号との各々をバイパスまたは遅延させて、前記第１の制御信号対及び前記第２の制御信号対を生成するように構成されることを特徴とする請求項８に記載の半導体メモリのデータ出力回路。
  15. 第１のデータグループと第２のデータグループとを同じタイミングで感知し、活性化タイミングが互いに異なる第１の制御信号対に応じて出力するように構成されたセンスアンプブロックと、
    該センスアンプブロックから出力された前記第１のデータグループと前記第２のデータグループとを伝送するように構成された複数のグローバルラインと、
    活性化タイミングが互いに異なる第２の制御信号対に応じて、前記複数のグローバルラインを介して伝送された前記第１のデータグループと前記第２のデータグループとをラッチするように構成されたパイプラッチブロックと、
    アドレス信号を用いて前記第１の制御信号対及び前記第２の制御信号対を生成するように構成された制御部と、
    を備えることを特徴とする半導体メモリのデータ出力回路。
  16. 前記第１のデータグループと前記第２のデータグループとが、複数のデータを順番によってグループ化したものであることを特徴とする請求項１５に記載の半導体メモリのデータ出力回路。
  17. 前記センスアンプブロックが、前記第１のデータグループと前記第２のデータグループとを同じタイミングで感知するように構成された複数のセンスアンプを備え、
    該複数のセンスアンプのうち奇数順番のセンスアンプが、感知された第１のデータグループを、前記第１の制御信号対のうちいずれか一方に応じて出力し、前記複数のセンスアンプのうち偶数順番のセンスアンプが、感知された第２のデータグループを、前記第１の制御信号対のうち他方に応じて出力するように構成されることを特徴とする請求項１５に記載の半導体メモリのデータ出力回路。
  18. 前記パイプラッチブロックが、複数のパイプラッチを備え、
    該複数のパイプラッチが、前記複数のグローバルラインのうち、互いに隣接していないグローバルラインと接続されることを特徴とする請求項１５に記載の半導体メモリのデータ出力回路。
  19. 前記パイプラッチブロックが、複数のパイプラッチを備え、
    該複数のパイプラッチの半分が、前記第１のデータグループを、前記第２の制御信号対のうちいずれか一方に応じてラッチし、前記複数のパイプラッチの残りの半分が、前記第２のデータグループを、前記第２の制御信号対のうち他方に応じてラッチするように構成されることを特徴とする請求項１５に記載の半導体メモリのデータ出力回路。
  20. 前記制御部が、前記アドレス信号に応じて、前記第１の制御信号対及び前記第２の制御信号対の各々の２つの信号のうち、一方の活性化タイミングが他方の活性化タイミングに比べて遅れるようにすることを特徴とする請求項１５に記載の半導体メモリのデータ出力回路。
  21. 前記制御部が、前記アドレス信号に応じて第１のソース信号と第２のソース信号との各々をバイパスまたは遅延させて、前記第１の制御信号対及び前記第２の制御信号対を生成するように構成されることを特徴とする請求項１５に記載の半導体メモリのデータ出力回路。
  22. 複数のデータを第１のデータグループと第２のデータグループとにグループ化するステップと、
    前記第１のデータグループと前記第２のデータグループとを活性化タイミングが異なる１対の第１の制御信号に応じて感知するステップと、
    前記感知された第１のデータグループと前記感知された第２のデータグループとを複数のグローバルラインを介してパイプラッチブロックに伝送するステップと、
    前記伝送された第１のデータグループと前記伝送された第２のデータグループとを活性化タイミングが異なる１対の第２の制御信号に応じてラッチするステップと、
    を含むことを特徴とする半導体メモリのデータ出力回路制御方法。
  23. アドレス信号を用いて前記活性化タイミングを制御する制御信号を生成するステップをさらに含むことを特徴とする請求項２２に記載の半導体メモリのデータ出力回路制御方法。
  24. 前記アドレス信号に応じて、前記１対の第１の制御信号のうち、いずれか１つと前記１対の第２の制御信号のうち、いずれか１つとの活性化タイミングを遅延させるステップをさらに含むことを特徴とする請求項２３に記載の半導体メモリのデータ出力回路制御方法。
  25. 前記第１のデータグループと前記第２のデータグループとが、前記複数のデータの順序を基準としてグループ化されることを特徴とする請求項２２に記載の半導体メモリのデータ出力回路制御方法。
  26. 前記感知するステップが、
    複数のセンスアンプを第１のグループと第２のグループとにグループ化するステップと、
    前記第１のデータグループを、前記１対の第１の制御信号のうち一方に応じて、前記第１グループのセンスアンプで感知するステップと、
    前記第２のデータグループを、前記１対の第１の制御信号のうち他方に応じて、前記第２グループのセンスアンプで感知するステップと、
    を含み、
    前記第１グループのセンスアンプと前記第２グループのセンスアンプとが、互いに交互に配列されることを特徴とする請求項２２に記載の半導体メモリのデータ出力回路制御方法。
  27. 前記ラッチするステップが、
    複数のパイプラッチを第１のラッチグループと第２のラッチグループとにグループ化するステップと、
    前記第１のデータグループを、前記１対の第２の制御信号のうち一方に応じて、前記第１のラッチグループにラッチするステップと、
    前記第２のデータグループを、前記１対の第２の制御信号のうち他方に応じて、前記第２のラッチグループにラッチするステップと、
    を含むことを特徴とする請求項２２に記載の半導体メモリのデータ出力回路制御方法。
  28. 前記アドレス信号に応じて、第１のソース信号と第２のソース信号とをバイパスまたは遅延させて、前記１対の第１の制御信号と前記１対の第２の制御信号とを生成するステップをさらに含むことを特徴とする請求項２２に記載の半導体メモリのデータ出力回路制御方法。
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