CN102142267B - 半导体存储器的数据输出电路和相关方法 - Google Patents

半导体存储器的数据输出电路和相关方法 Download PDF

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Abstract

本发明公开了一种半导体存储器的数据输出电路和相关方法的各个实施例。在一个示例性实施例中，一种数据输出电路可以包括：多个全局线；读出放大器模块，被配置为在不同的定时将多个数据输出至所述多个全局线；管线锁存器模块，被配置为在不同的定时锁存经由所述多个全局线传输的所述多个数据；以及控制单元，被配置为利用地址信号来控制所述多个数据从所述读出放大器模块输出的定时和所述管线锁存器模块的锁存定时。

Description

半导体存储器的数据输出电路和相关方法
相关申请的交叉引用
本申请要求2010年1月29日在韩国知识产权局提交的韩国专利申请No.10-2010-0008695的优先权，其全部内容通过引用合并在本文中，如同全部列出一样。
技术领域
本发明的各个实施例涉及半导体存储器，更具体而言涉及半导体存储器的数据输出电路及相关方法。
背景技术
设置在半导体存储器中用于传输数据的全局线占据相当大部分的外围电路面积。尽管正在不断开发用于最小化全局线之间的距离的技术，但是其它因素中的耦合现象阻碍了全局线之间距离的降低。
参见图1，半导体存储器现有的数据传输电路1可以包括多个读出放大器IOSA、多个全局线GIO<0:7>和多个管线锁存器。
多个读出放大器IOSA按照顺序分别接收多个数据OCT<0:7>。多个读出放大器IOSA根据由读取命令产生的信号IOSTBP来读出多个数据OCT<0:7>，并输出所读出的数据OCT<0:7>至多个全局线GIO<0:7>。
多个管线锁存器响应于由读取命令产生的另一个信号PINB，来锁存多个全局线GIO<0:7>上所加载的数据。
由于多个读出放大器IOSA根据信号IOSTBP共同地操作，因此多个数据OCT<0:7>同时被加载到多个全局线GIO<0:7>上。另外，由于多个管线锁存器根据信号PINB共同地操作，因此多个数据OCT<0:7>同时被锁存。
例如，如图2所示，当加载在相邻的全局线GIO<0:2>上的数据的相位不同时，会因相邻的全局线GIO<0:2>之间形成的耦合电容CC而导致在数据中产生耦合噪声，如图中虚线所指出的。
因此，在半导体存储器现有的数据输出电路中，耦合噪声导致数据传输特性例如数据传输速度变差。
发明内容
因此，本发明的各个示例性实施例可以提供一种半导体存储器的数据输出电路，其能够减少耦合噪声，并因此提高其数据传输特性。
为达到上述优点并根据本发明的目的，如在此处作为实施例并被概述的那样，本发明的一个示例性方面可以提供一种半导体存储器的数据输出电路，包括：多个全局线；读出放大器模块，被配置为在不同的定时将多个数据输出至所述多个全局线；管线锁存器模块，被配置为在不同的定时锁存经由所述多个全局线而传输的所述多个数据；以及控制单元，被配置为利用地址信号来控制所述多个数据从所述读出放大器模块输出的定时和所述管线锁存器模块的锁存定时。
在另一个示例性方面，一种半导体存储器的数据输出电路可以包括：读出放大器模块，被配置为响应于具有不同激活定时的第一控制信号对，来读出第一数据组和第二数据组；多个全局线，被配置为传输由所述读出放大器模块所读出的所述第一数据组和所述第二数据组；管线锁存器模块，被配置为响应于具有不同激活定时的第二控制信号对，来锁存经由所述多个全局线传输的所述第一数据组和所述第二数据组；以及控制单元，被配置为利用地址信号来产生所述第一控制信号对和所述第二控制信号对。
在又一个示例性方面，一种半导体存储器的数据输出电路可以包括：读出放大器模块，被配置为在相同的定时读出第一数据组和第二数据组，并响应于具有不同激活定时的第一控制信号对来输出所读出的第一数据组和第二数据组；多个全局线，被配置为传输从所述读出放大器模块输出的所述第一数据组和所述第二数据组；管线锁存器模块，被配置为响应于具有不同激活定时的第二控制信号对，来锁存经由所述全局线传输的所述第一数据组和所述第二数据组；以及控制单元，被配置为利用地址信号来产生所述第一控制信号对和所述第二控制信号对。
本发明的各个示例性方面还可以提供一种半导体存储器的数据输出电路中处理数据的方法。所述方法可以包括以下步骤：将多个数据分类为第一数据组和第二数据组；响应于具有不同激活定时的第一控制信号对来读出所述第一数据组和所述第二数据组；经由多个全局线将所读出的第一数据组和第二数据组传输至管线锁存器模块；以及响应于具有不同激活定时的第二控制信号对来锁存所传输的第一数据组和第二数据组。
本发明的其他目的和优点将在以下的描述中提出一部分，并且一部分将会从描述中明显了解或者可以通过实施本发明来获悉。借助于尤其在权利要求书中所指出的元件和组合将会实现和达成本发明的目的和优点。
将会理解的是，以上的概述和以下的详细描述仅仅是示例性和说明性的，并非如同权利要求书那样限制本发明。
附图说明
包括在本说明书中并构成说明书的一部分的附图示出了与根据本发明的各个实施例，并且这些附图与文字说明一起用来解释本发明的原理。
图1是说明半导体存储器现有的数据输出电路的框图。
图2是说明现有的数据输出电路中的全局线的数据传输波形的图。
图3是说明根据本发明的某些公开的实施例的半导体存储器的数据输出电路的示例框图。
图4是说明根据本发明的某些公开的实施例的图3所示的控制单元的示例电路图。
图5是说明根据本发明的某些公开的实施例的输出波形的示例图。
图6是说明根据本发明的某些公开的实施例的数据输出电路中全局线的数据传输波形的示例图。
图7是说明根据本发明的某些公开的实施例的半导体存储器的数据输出电路的示例框图。
图8是说明根据本发明的一些公开的实施例的图7所示的读出放大器的示例电路图。
具体实施方式
现在将详细参照根据本发明的示例性实施例、附图中所示的实例。只要有可能，在附图中将使用相同的附图标记表示相同或相似的部件。
在详细描述具体的示例性实施例之前，首先将描述本发明的一些实施例的操作原理。
管线锁存器根据地址(例如A2)的电平，确定要从8位数据OCT<0:7>中首先输出的数据。例如，当处于低电平的地址A2指定数据OCT<0:3>时，首先输出数据OCT<0:3>，然后输出数据OCT<4:7>。因此，与数据OCT<0:3>的输出定时相比，数据OCT<4:7>的输出定时具有时序余量或延迟时间段。相反地，当处于高电平的地址A2指定数据OCT<4:7>时，首先输出数据OCT<4:7>，然后输出数据OCT<0:3>。在这种情况下，与数据OCT<4:7>的输出定时相比，数据OCT<0:3>的输出定时具有时序余量或延迟时间段。
根据本发明的一些示例性实施例可以在数据之间使用上述时间余量或延迟时间段，以使得一半数据至全局线的时序延迟于另一半数据。
参见图3，根据本发明的一个示例性实施例的半导体存储器的数据输出电路100可以包括读出放大器模块200、多个全局线GIO<0:7>、管线锁存器模块400和控制单元600。
读出放大器模块200可以被配置为根据多个数据OCT<0:7>的顺序将所述多个数据OCT<0:7>分类成数据组。例如，数据OCT<0:7>可以被分类为第一数据组OCT<0:3>和第二数据组OCT<4:7>。读出放大器模块200也可以被配置为响应于第一控制信号对IOSTBP_03和IOSTBP_47，在互不相同的定时读出第一数据组OCT<0:3>和第二数据组OCT<4:7>，然后将所读出的第一数据组OCT<0:3>和第二数据组OCT<4:7>输出至全局线GIO<0:7>。
读出放大器模块200可以包括多个读出放大器210至280。读出放大器210、230、250和270可以响应于第一控制信号IOSTBP_03来读出第一数据组OCT<0:3>，并将所读出的第一数据组OCT<0:3>输出至全局线GIO<0:3>。另一方面，读出放大器220、240、260和280响应于第一控制信号IOSTBP_47来读出第二数据组OCT<4:7>，并将所读出的第二数据组OCT<4:7>输出至全局线GIO<4:7>。
结果，读出放大器210至280以OCT<0>、OCT<4>、OCT<1>、OCT<5>、OCT<2>、OCT<6>、OCT<3>和OCT<7>这样的顺序输出数据。
在一些示例性实施例中，可以采用与现有的读出放大器例如图1所示的读出放大器IOSA相同的方式来配置读出放大器210至280。
可以一个接一个交替地布置全局线GIO<0:3>和全局线GIO<4:7>，以便可以采用与读出放大器210至280所输出的数据OCT<0:7>的顺序相同的顺序来布置全局线GIO<0:7>。即，可以采用GIO<0>、GIO<4>、GIO<1>、GIO<5>、GIO<2>、GIO<6>、GIO<3>及GIO<7>这样的顺序来布置全局线GIO<0:7>。
管线锁存器模块400可以被配置为响应于第二控制信号对PINB_03和PINB_47，在互不相同的定时锁存第一数据组OCT<0:3>和第二数据组OCT<4:7>。
管线锁存器模块400可以包括多个管线锁存器410至440。管线锁存器410至440中的每个可以被连接至从多个全局线GIO<0:7>中选择的彼此不相邻的两个全局线。
即，全局线GIO<0:7>可以按GIO<0>、GIO<1>、GIO<2>、GIO<3>、GIO<4>、GIO<5>、GIO<6>和GIO<7>这样的顺序来与管线锁存器410至440相连接。
构成管线锁存器410至440的一半的管线锁存器410和420可以响应于第二控制信号PINB_03来锁存第一数据组OCT<0:3>。构成管线锁存器410至440的另一半的管线锁存器430和440可以响应于第二控制信号PINB_47来锁存第二数据组OCT<4:7>。
控制单元600可以被配置为响应于地址信号A2，通过使第一源信号IOSTBP和第二源信号PINB旁通和延迟，来产生第一控制信号对I0STBP_03和IOSTBP_47以及第二控制信号对PINB_03和PINB_47。在一些示例性实施例中，控制单元600可以使用本领域已知的任何读取命令所产生的控制信号作为第一源信号IOSTBP和第二源信号PINB。
参见图4，控制单元600可以包括第一控制部610和第二控制部620。控制单元600可以进一步包括用于通过将地址信号A2反相来产生反相地址信号A2B的反相器IV1。第一控制部610可以包括延迟组件DLY和多个传输门PG1至PG4。
当地址信号A2具有低电平(即，指定数据OCT<0:3>时所处的电平)时，第一控制部610可以使第一源信号IOSTBP旁通，并将其输出作为第一控制信号IOSTBP_03。另外，第一控制部610可以使第一源信号IOSTBP延迟，并将其输出作为第一控制信号IOSTBP_47。
当地址信号A2具有高电平(即，指定数据OCT<4:7>时所处的电平)时，第一控制部610可以使第一源信号IOSTBP延迟，并将其输出作为第一控制信号IOSTBP_03。另外，第一控制部610可以使第一源信号IOSTBP旁通，并将其输出作为第一控制信号IOSTBP_47。
第二控制部620包括延迟组件DLY和多个传输门PG5至PG8。当地址信号A2具有低电平(即，指定数据OCT<0:3>时所处的电平)时，第二控制部620可以使第二源信号PINB旁通，并将其输出作为第二控制信号PINB_03。另外，第二控制部620可以使第二源信号PINB延迟，并将其输出作为第二控制信号PINB_47。
当地址信号A2具有高电平(即，指定数据OCT<4:7>时所处的电平)时，第二控制部620可以使第二源信号PINB延迟，并将其输出作为第二控制信号PINB_03。另外，第二控制部620可以使第二源信号PINB旁通，并将其输出作为第二控制信号PINB_47。
下面将参照图3至图5描述根据本发明的一些示例性实施例的半导体存储器的数据输出电路100的操作。
当地址信号A2具有低电平(即，指定数据OCT<0:3>时所处的电平)时，第一控制信号对IOSTBP_03与IOSTBP_47以及第二控制信号对PINB_03与PINB_47是利用根据读取命令所产生的第一源信号IOSTBP和第二源信号PINB来产生的。
如图5所示，来自于第一控制信号对IOSTBP_03与IOSTBP_47中的第一控制信号IOSTBP_03可以比第一控制信号IOSTBP_47更早被激活。响应于被激活的第一控制信号IOSTBP_03，读出放大器210、230、250和270可以读出第一数据组OCT<0:3>，并将所读出的第一数据组OCT<0:3>输出至全局线GIO<0:3>。
类似地，如图5所示，来自于第二控制信号对PINB_03与PINB_47中的第二控制信号PINB_03可以比第二控制信号PINB_47更早被激活。响应于被激活的第二控制信号PINB_03，管线锁存器410及420可以锁存由全局线GIO<0:3>传输来的第一数据组OCT<0:3>。
响应于在第一控制信号IOSTBP_03之后被激活的第一控制信号IOSTBP_47，读出放大器220、240、260和280可以读出第二数据组OCT<4:7>，并将所读出的第二数据组OCT<4:7>输出至全局线GIO<4:7>。
响应于在第二控制信号PINB_03之后被激活的第二控制信号PINB_47，管线锁存器430和440可以锁存由全局线GIO<4:7>传输来的第二数据组OCT<4:7>。
相反地，当地址信号A2具有高电平(即，指定数据OCT<4:7>时所处的电平)时，第一控制信号对IOSTBP_03与IOSTBP_47以及第二控制信号对PINB_03与PINB_47是利用根据另一个读取命令所产生的第一源信号IOSTBP和第二源信号PINB而产生的。
如图5所示，来自于第一控制信号对IOSTBP_03与IOSTBP_47中的第一控制信号IOSTBP_47可以比第一控制信号IOSTBP_03更早被激活。响应于被激活的第一控制信号IOSTBP_47，读出放大器220、240、260和280可以读出第二数据组OCT<4:7>，并将所读出的第二数据组OCT<4:7>输出至全局线GIO<4:7>。
类似地，如图5所示，来自于第二控制信号对PINB_03与PINB_47中的第二控制信号PINB_47可以比第二控制信号PINB_03更早被激活。响应于被激活的第二控制信号PINB_47，管线锁存器430和440可以锁存由全局线GIO<4:7>传输来的第二数据组OCT<4:7>。
响应于在第一控制信号IOSTBP_47之后被激活的第一控制信号IOSTBP_03，读出放大器210、230、250和270可以读出第一数据组OCT<0:3>，并将所读出的第一数据组OCT<0:3>输出至全局线GIO<0:3>。
响应于在第二控制信号PINB_47之后被激活的第二控制信号PINB_03n，管线锁存器410和420可以锁存由全局线GIO<0:3>传输来的第一数据组OCT<0:3>。
在本发明的各个实施例中，例如图5所示的实施例，全局线GIO<0:3>和GIO<4:7>的数据电平的转变定时可以互不相同，且多个管线锁存器410至440的每个可以锁存彼此不相邻的两个全局线的数据。
因此，从图6可见，即使在相邻的全局线GIO<0>、GIO<4>和GIO<1>上所加载的数据的相位不同时，也可以将耦合噪声减少到不会使数据传输特性变差的水平。
图7是说明根据另一个示例性实施例的半导体存储器的数据输出电路101的示例框图。数据输出电路101可以包括读出放大器模块800、多个全局线GIO<0:7>、管线锁存器模块400和控制单元600。
可以采用与图3所示的实施例相同的方式来配置全局线GIO<0:7>、管线锁存器模块400和控制单元600。读出放大器模块800与多个全局线GIO<0:7>之间的连接也可以与图3所示的连接相同。
读出放大器模块800可以被配置为利用第一源信号IOSTBP在相同的定时来读出第一数据组OCT<0:3>和第二数据组OCT<4:7>，并响应于第一控制信号对IOSTBP_03与IOSTBP_47，在不同的定时来将所读出的第一数据组OCT<0:3>和第二数据组OCT<4:7>输出至多个全局线GIO<0:7>。
读出放大器模块800可以包括多个读出放大器810至880。读出放大器810至880可以彼此相同。读出放大器810至880可以利用第一源信号IOSTBP在相同的定时来读出第一数据组OCT<0:3>和第二数据组OCT<4:7>。
读出放大器810、830、850和870可以响应于第一控制信号IOSTBP_03，来将所读出的第一数据组OCT<0:3>输出至全局线GIO<0:3>。读出放大器820、840、860和880可以响应于第一控制信号IOSTBP_47，来将所读出的第二数据组OCT<4:7>输出至全局线GIO<4:7>。
如图8所示，读出放大器810可以包括读出放大部811以及输出定时控制部812。在一个示例性实施例中，读出放大部811可以具有与图3所示的读出放大器210至280相同的电路结构。读出放大部811可以被配置为响应于第一源信号IOSTBP来读出数据OCT<0>。
输出时序控制部812可以包括多个反相器IV11至IV14、传输门PG11以及多个晶体管M11和M12。反相器IV13和IV14可以构成锁存器LT，晶体管M11和M12可以构成驱动器。
在输出时序控制部812中，当第一控制信号IOSTBP_03具有高电平时，可以使传输门PG11导通并且可以使读出放大部811所读出的数据OCT<0>通过。
当数据OCT<0>通过传输门PG11时，多个晶体管M11和M12的任一个可以驱动全局线GIO<0>至数据OCT<0>的电平。另外，由于通过了传输门PG11的数据OCT<0>被储存在锁存器LT中，因此在第一控制信号IOSTBP_03具有低电平的期间，全局线GIO<0>的电平保持不变。
虽然读出放大器820、840、860和880是采用与读出放大器810相同的方式来配置的，但是它们可以被配置为接收第一控制信号IOSTBP_47而取代接收第一控制信号IOSTBP_03。
响应于第一源信号IOSTBP，读出放大器810、830、850和870以及读出放大器820、840、860和880可以在相同的定时读出第一数据组OCT<0:3>和第二数据组OCT<4:7>。
然而，响应于具有不同激活定时的第一控制信号IOSTBP_03和第一控制信号IOSTBP_47，读出放大器810、830、850和870以及读出放大器820、840、860和880可以将所读出的数据输出至全局线GIO<0:7>。
因此，类似于图3所示的实施例，第一数据组OCT<0:3>与第二数据组OCT<4:7>加载到全局线GIO<0:7>上的定时可以互不相同。
此后，类似于图3所示的实施例，第一数据组OCT<0:3>与第二数据组OCT<4:7>可以由管线锁存器410至440来锁存。
从以上描述可明显得知，本文所公开的半导体存储器的数据输出电路的示例性实施例可以通过使数据传输定时差异化来减少耦合噪声，这可以导致半导体存储器的电路面积减少并改善传输特性。
虽然以上已经参照用于特定应用的说明性实施例来描述了一些实施例，但是应当理解描述的实施例仅仅是作为示例。接触到本发明所提供的教导的本领域技术人员将会想到其它修改、应用和/或实施例以及具有重要应用的其它领域。因此，本文所描述的半导体存储器的数据输出电路不应当限于所描述的实施例。确切地说，本文所描述的半导体存储器的数据输出电路应当仅仅根据结合以上描述和附图的所附权利要求书来被限定。

Claims (18)

1.一种半导体存储器的数据输出电路，包括：
多个全局线；
读出放大器模块，所述读出放大器模块被配置为在不同的定时将与多个数据中的一半相对应的第一数据组和与所述多个数据中的另一半相对应的第二数据组输出至所述多个全局线；
管线锁存器模块，所述管线锁存器模块被配置为在不同的定时锁存经由所述多个全局线传输的所述多个数据；以及
控制单元，所述控制单元被配置为利用地址信号对所述多个数据从所述读出放大器模块输出的定时和所述管线锁存器模块的锁存定时进行控制，
其中，所述管线锁存器模块根据所述地址信号来确定所述第一数据组和所述第二数据组之中的更早被锁存的一个，
其中，所述控制单元被配置为响应于所述地址信号，使第一源信号和第二源信号旁通或延迟，来产生用于控制所述读出放大器模块的输出定时和所述管线锁存器模块的锁存定时的多个控制信号。
2.如权利要求1所述的数据输出电路，其中，所述读出放大器模块包括多个读出放大器，
其中，所述多个读出放大器被配置为交替地从所述第一数据组和所述第二数据组一个接一个地被输入数据。
3.如权利要求1所述的数据输出电路，其中，
所述读出放大器模块包括被布置为序列的多个读出放大器，所述多个读出放大器包括第一组和第二组，所述第一组中的读出放大器与所述第二组中的读出放大器在所述序列中彼此交替，以及
所述第一组中的读出放大器和所述第二组中的读出放大器被配置为在不同的定时分别将所述第一数据组和所述第二数据组输出至所述多个全局线。
4.如权利要求1所述的数据输出电路，其中，
所述管线锁存器模块包括多个管线锁存器，以及
所述多个管线锁存器的每个被连接至彼此不相邻的全局线。
5.如权利要求1所述的数据输出电路，其中，
所述管线锁存器模块包括多个管线锁存器，以及
所述多个管线锁存器的一半和所述多个管线锁存器的另一半被配置为在不同的定时分别锁存所述第一数据组和所述第二数据组。
6.一种半导体存储器的数据输出电路，包括：
读出放大器模块，所述读出放大器模块被配置为响应于具有不同激活定时的第一控制信号对，来读出与多个数据中的一半相对应的第一数据组和与所述多个数据中的另一半相对应的第二数据组；
多个全局线，所述多个全局线被配置为传输所述读出放大器模块所读出的所述第一数据组和所述第二数据组；
管线锁存器模块，所述管线锁存器模块被配置为响应于具有不同激活定时的第二控制信号对，来锁存经由所述多个全局线传输的所述第一数据组和所述第二数据组；以及
控制单元，所述控制单元被配置为利用地址信号来产生所述第一控制信号对和所述第二控制信号对，
其中，所述管线锁存器模块根据所述地址信号来确定所述第一数据组和所述第二数据组之中的更早被锁存的一个，
其中，所述控制单元被配置为响应于所述地址信号，来延迟所述第一控制信号对中的一个信号的激活定时和所述第二控制信号对中的一个信号的激活定时。
7.如权利要求6所述的数据输出电路，其中，所述读出放大器模块包括多个读出放大器，
其中，所述多个读出放大器被配置为交替地从所述第一数据组和所述第二数据组一个接一个地被输入数据。
8.如权利要求6所述的数据输出电路，其中，
所述读出放大器模块包括被布置成序列的多个读出放大器，所述多个读出放大器包括第一组和第二组，所述第一组中的读出放大器与所述第二组中的读出放大器在所述序列中彼此交替，以及
所述第一组中的读出放大器被配置为响应于所述第一控制信号对中的一个信号来读出所述第一数据组；而所述第二组中的读出放大器被配置为响应于所述第一控制信号对中的另一个信号来读出所述第二数据组。
9.如权利要求6所述的数据输出电路，其中，
所述管线锁存器模块包括多个管线锁存器，以及
所述多个管线锁存器的每个被连接至彼此不相邻的全局线。
10.如权利要求6所述的数据输出电路，其中，
所述管线锁存器模块包括多个管线锁存器，以及
所述多个管线锁存器的一半被配置为响应于所述第二控制信号对中的一个信号来锁存所述第一数据组；而所述多个管线锁存器的另一半被配置为响应于所述第二控制信号对中的另一个信号来锁存所述第二数据组。
11.一种半导体存储器的数据输出电路，包括：
读出放大器模块，所述读出放大器模块被配置为在相同的定时读出与多个数据中的一半相对应的第一数据组和与所述多个数据中的另一半相对应的第二数据组，并响应于具有不同激活定时的第一控制信号对来输出所读出的第一数据组和第二数据组；
多个全局线，所述多个全局线被配置为传输从所述读出放大器模块输出的所述第一数据组和所述第二数据组；
管线锁存器模块，所述管线锁存器模块被配置为响应于具有不同激活定时的第二控制信号对，来锁存经由所述多个全局线传输的所述第一数据组和所述第二数据组；以及
控制单元，所述控制单元被配置为利用地址信号来产生所述第一控制信号对和所述第二控制信号对，
其中，所述管线锁存器模块根据所述地址信号来确定所述第一数据组和所述第二数据组之中的更早被锁存的一个，
其中，所述控制单元被配置为响应于所述地址信号，来延迟所述第一控制信号对中的一个信号的激活定时和所述第二控制信号对中的任一个信号的激活定时。
12.如权利要求11所述的数据输出电路，其中，所述读出放大器模块包括多个读出放大器，
其中，所述多个读出放大器被配置为交替地从所述第一数据组和所述第二数据组一个接一个地被输入数据。
13.如权利要求11所述的数据输出电路，其中，
所述读出放大器模块包括被配置为在相同的定时读出所述第一数据组和所述第二数据组的多个读出放大器，所述多个读出放大器被布置成序列并且包括第一组和第二组，所述第一组中的读出放大器与所述第二组中的读出放大器在所述序列中彼此交替，以及
所述第一组中的读出放大器被配置为响应于所述第一控制信号对中的一个信号来输出所读出的所述第一数据组，而所述第二组中的读出放大器被配置为响应于所述第一控制信号对中的另一个信号来输出所读出的所述第二数据组。
14.如权利要求11所述的数据输出电路，其中，
所述管线锁存器模块包括多个管线锁存器，以及
所述多个管线锁存器的每个被连接至彼此不相邻的全局线。
15.如权利要求11所述的数据输出电路，其中，
所述管线锁存器模块包括多个管线锁存器，以及
所述多个管线锁存器的一半被配置为响应于所述第二控制信号对中的一个信号来锁存所述第一数据组，而所述多个管线锁存器的另一半被配置为响应于所述第二控制信号对中的另一个信号来锁存所述第二数据组。
16.一种半导体存储器的数据输出电路中处理数据的方法，包括以下步骤：
将多个数据分组为与所述多个数据中的一半相对应的第一数据组和与所述多个数据中的另一半相对应的第二数据组；
响应于具有不同激活定时的第一控制信号对，来读出所述第一数据组和所述第二数据组；
经由多个全局线将所读出的所述第一数据组和所述第二数据组传输至管线锁存器模块；
响应于具有不同激活定时的第二控制信号对，来锁存所传输的所述第一数据组和所述第二数据组；
响应于地址信号，来延迟所述第一控制信号对中的一个信号的激活定时和所述第二控制信号对中的一个信号的激活定时；以及
响应于地址信号来产生所述第一控制信号对和所述第二控制信号对，
其中，所述管线锁存器模块根据所述地址信号来确定所述第一数据组和所述第二数据组之中的更早被锁存的一个。
17.如权利要求16所述的方法，其中，读出所述第一数据组和所述第二数据组的步骤包括以下步骤：
将布置成序列的多个读出放大器分组为第一组和第二组，其中所述第一组中的读出放大器与所述第二组中的读出放大器在序列中彼此交替，
响应于所述第一控制信号对中的一个信号，用所述第一组中的读出放大器读出所述第一数据组，以及
响应于所述第一控制信号对中的另一个信号，用所述第二组中的读出放大器读出所述第二数据组。
18.如权利要求16所述的方法，其中，锁存所传输的所述第一数据组和所述第二数据组的步骤包括以下步骤：
将多个管线锁存器分类为第一锁存器组和第二锁存器组，
响应于所述第二控制信号对中的一个信号，用所述第一锁存器组锁存所述第一数据组，以及
响应于所述第二控制信号对中的另一个信号，用所述第二锁存器组锁存所述第二数据组。
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