TWI496158B - 半導體記憶體資料輸出電路及其相關方法 - Google Patents

半導體記憶體資料輸出電路及其相關方法 Download PDF

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Description

半導體記憶體資料輸出電路及其相關方法
本發明之具體實施例係關於半導體記憶體，更具體而言是，係指一種半導體記憶體的資料輸出電路及其相關方法。
半導體記憶體中用於傳輸資料的全域線路之配置，在週邊電路區中佔有重要的部分。儘管用於縮小全域線路間之距離的技術正在發展當中，由其他參數造成的耦合現象阻礙了全域線路間距離的縮減。
參照第1圖，習知的半導體記憶體之資料傳輸電路1可包含複數個感測放大器IOSAs、複數個全域線路GIO<0:7>及複數個管道閂鎖。
複數個感測放大器IOSAs分別依序接收複數個資料OCT<0:7>。複數個感測放大器IOSAs根據讀取指令所產生的信號IOSTBP感測複數個資料OCT<0:7>，並輸出所感測的資料OCT<0:7>至複數個全域線路GIO<0:7>。
複數個管道閂鎖中閂鎖載入複數個全域線路GIO<0:7>的資料，以回應另一信號PINB，其係藉由讀取指令產生。
由於複數個感測放大器IOSAs通常根據信號IOSTBP操作，因此複數個資料OCT<0:7>同時被載入複數個全域線路GIO<0:7>。同樣的，由於複數個管道閂鎖通常根據信號PINB操作，因此複數個資料OCT<0:7>同時被閂鎖。
例如，如第2圖所示，當載入相鄰的全域線路GIO<0:2>的資料之相位不同時，資料中產生耦合雜訊，其係由於在相鄰的全域線路GIO<0:2>間產生耦合電容CC，如圖中的虛線所指處。
因此，習知的半導體記憶體之資料輸出電路，耦合雜訊造成資料傳輸特性(例如資料傳輸速度)劣化。
據此，本發明各種具體實施例可提供一種半導體記憶體的資料輸出電路，其係可減少耦合雜訊，並因此而增進其資料傳輸特性。
為達到優勢並根據本發明的目的，在此處作為具體實施例及概述，本發明之一示範態樣可提供一種半導體記憶體的資料輸出電路，包含：複數個全域線路；一感測放大器區塊，其係配置成在不同時機輸出複數個資料至該等複數個全域線路；一管道閂鎖區塊，其係配置成閂鎖該等複數個資料，其中該等複數個資料係在不同時機傳輸通過該等複數個全域線路；以及一控制單元，其係配置成利用一位址信號控制來自該感測放大器區塊的該等複數個資料之輸出時機以及該管道閂鎖區塊的閂鎖時機。
在另一示範態樣中，一種半導體記憶體的資料輸出電路可包含：一感測放大器區塊，其係配置成感測一第一資料群組及一第二資料群組，以回應具有不同啟動時機的第一控制信號對；複數個全域線路，其係配置成傳輸該第一資料群組及該第二資料群組，其中該第一資料群組及該第二資料群組藉由該感測放大器區塊所感測；一管道閂鎖區塊，其係配置成閂鎖該第一資料群組及該第二資料群組，以回應具有不同啟動時機的第二控制信號對，其中該第一資料群組及該第二資料群組傳輸通過該複數個全域線路；以及一控制單元，其配置成利用一位址信號產生該第一控制信號對及該第二控制信號對。
在又另一示範態樣中，一種半導體記憶體的資料輸出電路可包含：一感測放大器區塊，其係配置成同時感測一第一資料群組及一第二資料群組，並輸出所感測的第一資料群組及第二資料群組，以回應具有不同啟動時機的第一控制信號對；複數個全域線路，其係配置成傳輸該第一資料群組及該第二資料群組，該第一資料群組及該第二資料群組係從該感測放大器區塊輸出；一管道閂鎖區塊，其係配置成閂鎖該第一資料群組及該第二資料群組，以回應具有不同啟動時機的第二控制信號對，該第一資料群組及該第二資料群組係傳輸通過該等全域線路；以及一控制單元，其係配置成利用一位址信號來產生該第一控制信號對及該第二控制信號對。
本發明的各種示範態樣亦可提供一種半導體記憶體的資料輸出電路中之處理資料的方法。該方法可包含：將複數個資料分類成一第一資料群組及一第二資料群組；感測該第一資料群組及該第二資料群組，以回應具有不同啟動時機的第一控制信號對；傳輸該所感測的第一資料群組及第二資料群組至一管道閂鎖區塊通過複數個全域線路；以及閂鎖該所傳輸的第一資料群組及第二資料群組，以回應具有不同啟動時機的第二控制信號對。
本發明之額外的目的與優點將在以下的說明當中提出一部份，而一部份亦可由說明當中瞭解，或可由實施本發明中獲悉。本發明之目的與優點可藉由附屬申請專利範圍中特定指出之元件及組合實現及達成。
以上一般描述及以下詳細描述係僅供示例及說明之用，並非如同申請專利範圍限制本發明。
現在將詳細說明具體實施例來作為參考，並與本發明所揭露、所附圖式說明之範例一致。並儘可能在圖式中使用相同的引用字元參照至相同或相似之部件。
在詳述特定具體實施例之前，首先將描述本發明所揭露之特定具體實施例的操作原理。
管道閂鎖判定由8位元資料OCT<0:7>先被輸出的資料，其係根據位址(例如A2)的位準。例如，當位址A2於低位準指派資料OCT<0:3>時，先輸出資料OCT<0:3>，然後再輸出資料OCT<4:7>。因此，與資料OCT<0:3>的輸出時機比較，資料OCT<4:7>的輸出時機具有時間容限或延遲週期。相反地，當位址A2於高位準指派資料OCT<4:7>時，先輸出資料OCT<4:7>，然後再輸出資料OCT<0:3>。在此情況中，與資料OCT<4:7>的輸出時機比較，資料OCT<0:3>的輸出時機具有時間容限或延遲週期。
符合本發明所揭露的特定具體實施例可在資料之間使用上述之時間容限或延遲週期，來將一半資料至全域線路的時機延遲於另一半資料之後。
參照第3圖，根據本發明具體實施例之半導體記憶體的資料輸出電路100可包含感測放大器區塊200、複數個全域線路GIO<0:7>、管道閂鎖區塊400及控制單元600。
感測放大器區塊200可配置成根據複數個全域線路GIO<0:7>之命令將其分類成資料群組。例如，資料OCT<0:7>可被分類為第一資料群組OCT<0:3>及第二資料群組OCT<4:7>。感測放大器區塊200也可配置成在彼此不同的時機感測第一資料群組OCT<0:3>及第二資料群組OCT<4:7>，以回應第一控制信號對IOSTBP_03與IOSTBP_47，然後輸出所感測的第一資料群組OCT<0:3>及第二資料群組OCT<4:7>至全域線路GIO<0:7>。
感測放大器區塊200可包含複數個感測放大器210至280。感測放大器210、230、250及270可感測第一資料群組OCT<0:3>，以回應第一控制信號IOSTBP_03，並輸出所感測的第一資料群組OCT<0:3>至全域線路GIO<0:3>。另一方面，感測放大器220、240、260及280感測第二資料群組OCT<4:7>，以回應第一控制信號IOSTBP_47，並輸出所感測的第二資料群組OCT<4:7>至全域線路GIO<4:7>。
結果，感測放大器210至280依序輸出OCT<0>、OCT<4>、OCT<1>、OCT<5>、OCT<2>、OCT<6>、OCT<3>及OCT<7>。
在某些具體實施例中，感測放大器210至280可配置成如同習知感測放大器的方式，例如第1圖所示的感測放大器IOSA。
全域線路GIO<0:3>及全域線路GIO<4:7>可交替地排列成一個接一個，以使全域線路GIO<0:7>可被排列成如同由感測放大器210至280所輸出的資料OCT<0:7>之順序。意即，全域線路GIO<0:7>可依序安排為GIO<0>、GIO<4>、GIO<1>、GIO<5>、GIO<2>、GIO<6>、GIO<3>及GIO<7>。
管道閂鎖區塊400可配置成在彼此不同的時機閂鎖第一資料群組OCT<0:3>及第二資料群組OCT<4:7>，以回應第二控制信號對PINB_03 and PINB_47。
管道閂鎖區塊400可包含複數個管道閂鎖410至440。管道閂鎖410至440之每一個可連接至由複數個全域線路GIO<0:7>中所選取的全域線路，其係不彼此相鄰。
意即，全域線路GIO<0:7>可依照以下的順序連接至管道閂鎖410至440：GIO<0>、GIO<1>、GIO<2>、GIO<3>、GIO<4>、GIO<5>、GIO<6>及GIO<7>。
管道閂鎖410及420，其構成管道閂鎖410至440的一半，可閂鎖第一資料群組OCT<0:3>，以回應第二控制信號PINB_03。管道閂鎖430及440，其係構成管道閂鎖410至440的另一半，可閂鎖第二資料群組OCT<4:7>，以回應第二控制信號PINB_47。
控制單元600可配置成藉由旁通及延遲第一來源信號及第二來源信號，產生第一控制信號對IOSTBP_03與IOSTBP_47及第二控制信號對PINB_03與PINB_47，以回應位址信號A2。在某些具體實施例中，控制單元600可使用藉由本領域中所熟知的任何讀取指令所產生之控制信號，作為第一來源信號IOSTBP及第二來源信號PINB。
參照第4圖，控制單元600可包含第一控制部610及第二控制部620。控制單元600可進一步包含反相器IV1，用於藉由將位址信號A2反相來產生反相位址信號A2B。第一控制部610可包含延遲元件DLY及複數個通道閘PG1至PG4。
當位址信號A2具有低位準(即所指派的資料OCT<0:3>之位準)時，第一控制部610可旁通第一來源信號IOSTBP，並輸出其作為第一控制信號IOSTBP_03。同樣的，第一控制部610可延遲第一來源信號IOSTBP，並輸出其作為第一控制信號IOSTBP_47。
當位址信號A2具有高位準(即所指派的資料OCT<4:7>之位準)時，第一控制部610可延遲第一來源信號IOSTBP，並輸出其作為第一控制信號IOSTBP_03。同樣的，第一控制部610可旁通第一來源信號IOSTBP，並輸出其作為第一控制信號IOSTBP_47。
第二控制部620包含延遲元件DLY及複數個通道閘PG5至PG8。當位址信號A2具有低位準(即所指派的資料OCT<0:3>之位準)時，第二控制部620可旁通第二來源信號PINB，並輸出其作為第二控制信號PINB_03。同樣的，第二控制部620可延遲第二來源信號PINB，並輸出其作為第二控制信號PINB_47。
當位址信號A2具有高位準(即所指派的資料OCT<4:7>之位準)時，第二控制部620可延遲第二來源信號PINB，並輸出其作為第二控制信號PINB_03。同樣的，第二控制部620可旁通第二來源信號PINB，並輸出其作為第二控制信號PINB_47。
根據本發明所揭露之特定具體實施例中，半導體記憶體的資料輸出電路100的操作參照第3至5圖將於以下描述說明。
當位址信號A2具有低位準(即所指派的資料OCT<0:3>之位準)時，第一控制信號對IOSTBP_03與IOSTBP_47以及第二控制信號對PINB_03與PINB_47係藉由根據讀取指令所產生的第一來源信號IOSTBP及第二來源信號PINB產生。
如第5圖所示，來自第一控制信號對IOSTBP_03與IOSTBP_47中的第一控制信號IOSTBP_03之啟動可早於第一控制信號IOSTBP_47。為回應所啟動的第一控制信號IOSTBP_03，感測放大器210、230、250及270可感測第一資料群組OCT<0:3>，並輸出所感測的第一資料群組OCT<0:3>至全域線路GIO<0:3>。
同樣地，如第5圖所示，來自第二控制信號對PINB_03與PINB_47的第二控制信號PINB_03之啟動可早於第二控制信號PINB_47。為回應所啟動的第二控制信號PINB_03，管道閂鎖410及420可閂鎖已傳輸通過全域線路GIO<0:3>的第一資料群組OCT<0:3>。
為了回應第一控制信號IOSTBP_47，其係在第一控制信號IOSTBP_03之後啟動，感測放大器220、240、260及280可感測第二資料群組OCT<4:7>，並輸出所感測的第二資料群組OCT<4:7>至全域線路GIO<4:7>。
為了回應所啟動的第二控制信號PINB_47，其係在第二控制信號PINB_03之後啟動，管道閂鎖430及440可閂鎖已傳輸通過全域線路GIO<4:7>的第二資料群組OCT<4:7>。
相反地，當位址信號A2具有高位準(即所指派的資料OCT<4:7>之位準)時，第一控制信號對IOSTBP_03與IOSTBP_47及第二控制信號對PINB_03與PINB_47係根據另一讀取指令利用第一來源信號IOSTBP及第二來源信號PINB產生。
如第5圖所示，來自第一控制信號對IOSTBP_03與IOSTBP_47中的第一控制信號IOSTBP_47之啟動可早於第一控制信號IOSTBP_03。為回應所啟動的第一控制信號IOSTBP_47，感測放大器220、240、260及280可感測第二資料群組OCT<4:7>，並輸出所感測的第二資料群組OCT<4:7>至全域線路GIO<4:7>。
同樣地，如第5圖所示，來自第二控制信號對PINB_03與PINB_47的第二控制信號PINB_47之啟動可早於第二控制信號PINB_03。為回應所啟動的第二控制信號PINB_47，管道閂鎖430及440可閂鎖已傳輸通過全域線路GIO<4:7>的第二資料群組OCT<4:7>。
為了回應第一控制信號IOSTBP_03，其係在第一控制信號IOSTBP_47之後啟動，感測放大器210、230、250及270可感測第一資料群組OCT<0:3>，並輸出所感測的第一資料群組OCT<0:3>至全域線路GIO<0:3>。
為了回應所啟動的第二控制信號PINB_03n，其係在第二控制信號PINB_47之後啟動，管道閂鎖410及420可閂鎖已傳輸通過全域線路GIO<0:3>的第一資料群組OCT<0:3>。
在本發明各種具體實施例中，例如第5圖所示之具體實施例，全域線路GIO<0:3>及GIO<4:7>的資料位準轉變時機可彼此不同，且複數個管道閂鎖410至440之每一個可閂鎖兩全域線路的資料，其係不彼此相鄰。
據此，由第6圖可見，即使當資料的相位載入相鄰全域線路GIO<0>、GIO<4>及GIO<1>不同時，耦合雜訊可被減少至不會劣化資料傳輸特性的位準。
第7圖係一示例方塊圖，其說明根據另一具體實施例之半導體記憶體的資料輸出電路101。資料輸出電路101可包含感測放大器區塊800、複數個全域線路GIO<0:7>、管道閂鎖區塊400及控制單元600。
全域線路GIO<0:7>、管道閂鎖區塊400及控制單元600可被配置成如同第3圖所示之具體實施例的方式。感測放大器區塊800及複數個全域線路GIO<0:7>之間的連結同樣可與第3圖所示之具體實施例相同。
感測放大器區塊800可配置成利用第一來源信號IOSTBP同時感測第一資料群組OCT<0:3>及第二資料群組OCT<4:7>，並在不同時機輸出所感測的第一資料群組OCT<0:3>及第二資料群組OCT<4:7>至複數個全域線路GIO<0:7>，以回應第一控制信號對IOSTBP_03與IOSTBP_47。
感測放大器區塊800可包含複數個感測放大器810至880。感測放大器810至880可與彼此完全相同。感測放大器810至880利用第一來源信號IOSTBP可同時感測第一資料群組QCT<0:3>及第二資料群組OCT<4:7>。
感測放大器810、830、850及870可輸出所感測之第一資料群組OCT<0:3>至全域線路GIO<0:3>，以回應第一控制信號IOSTBP_03。感測放大器820、840、860及880可輸出所感測之第二資料群組OCT<4:7>至全域線路GIO<4:7>，以回應第一控制信號IOSTBP_47。
如第8圖所示，感測放大器810可包含感測及放大部811及輸出時間控制部812。在一具體實施例中，感測及放大部811可具有與如同第3圖所示之感測放大器210至280的電路組態。感測及放大部811可配置成感測資料OCT<0>，以回應第一來源信號IOSTBP。
輸出時間控制部812可包含複數個反相器IV11至IV14、通道閘PG11及複數個電晶體M11及M12。反相器IV13及IV14可構成閂鎖LT，而電晶體M11及M12可構成驅動器。
在輸出時間控制部812中，當第一控制信號IOSTBP_03具有高位準時，通道PG11可開啟，並可通過已由感測及放大部811所感測的資料OCT<0>。
當資料OCT<0>通過通道閘PG11時，複數個電晶體M11及M12之任一個可驅動全域線路GIO<0>至資料OCT<0>的位準。同樣地，由於已通過通道閘PG11的資料OCT<0>被儲存在閂鎖LT，在第一控制信號IOSTBP_03具有低位準的期間，保持全域線路GIO<0>之位準。
當感測放大器820、840、860及880被配置成如同感測放大器810的方式，其可被配置成接收第一控制信號IOSTBP_47取代第一控制信號IOSTBP_03。
感測放大器810、830、850及870與感測放大器820、840、860及880可同時感測第一資料群組OCT<0:3>及第二資料群組OCT<4:7>，以回應第一來源信號IOSTBP。
然而，感測放大器810、830、850及870與感測放大器820、840、860及880可輸出所感測的資料至全域線路GIO<0:7>，以回應具有不同啟動時機的第一控制信號IOSTBP_03及第一控制信號IOSTBP_47。
因此，類似於第3圖所示的具體實施例，第一資料群組OCT<0:3>及第二資料群組OCT<4:7>載入全域線路GIO<0:7>的時機可彼此不同。
此後，類似於第3圖所示的具體實施例，第一資料群組OCT<0:3>及第二資料群組OCT<4:7>可藉由管道閂鎖410至440來閂鎖。
如上述可明顯得知，半導體記憶體的資料輸出電路所揭露之具體實施例可藉由使資料傳輸時機的差異來減少偶合雜訊，其可造成半導體記憶體的電路區域減少並增進傳輸特性。
上文中已說明了特定具體實施例，應知這些具體實施例係僅供舉例之用。本技術領域專業人士藉由本說明書提供之教示可識別額外的修正、應用、及/或具體化及本發明所揭露重大效用的額外領域。據此，在此描述並揭露的半導體記憶體的資料輸出電路不應限制於所述之具體實施例，而是應由所附之申請專利範圍結合上述說明與伴隨圖式所限定。
100．．．資料輸出電路
101．．．資料輸出電路
200．．．感測放大器區塊
210-280．．．感測放大器
400．．．管道閂鎖區塊
410-440．．．管道閂鎖
600．．．控制單元
610．．．第一控制部
620．．．第二控制部
800．．．感測放大器區塊
810-880．．．感測放大器
811．．．感測及放大部
812．．．輸出時間控制部
所附圖式包含於並構成說明書中的一部分，說明符合本發明之各種具體實施例，並連同文字說明，有助於解釋本發明之原理。
第1圖係一方塊圖，其說明習知半導體記憶體的資料輸出電路。
第2圖係說明習知資料輸出電路中，全域線路的資料傳輸波形之示意圖。
第3圖係說明一種半導體記憶體的資料輸出電路之示例方塊圖，其與本發明所揭露之特定具體實施例一致。
第4圖係第3圖所示的控制單元之示例電路圖，其與本發明所揭露之特定具體實施例一致。
第5圖係說明輸出波形之示例圖，其與本發明所揭露之特定具體實施例一致。
第6圖係說明資料輸出電路中全域線路的資料傳輸波形之示例圖，其與本發明所揭露之特定具體實施例一致。
第7圖係說明半導體記憶體中資料輸出電路之示例圖，其與本發明所揭露之特定具體實施例一致。
第8圖係第7圖所示的感測放大器之示例電路圖，其與本發明所揭露之特定具體實施例一致。
100．．．資料輸出電路
200．．．感測放大器區塊
210-280．．．感測放大器
400．．．管道閂鎖區塊
410-440．．．管道閂鎖
600．．．控制單元

Claims (28)

  1. 一種半導體記憶體的資料輸出電路，包含：複數個全域線路；一感測放大器區塊，其係配置成在不同時機輸出複數個資料至該等複數個全域線路；一管道閂鎖區塊，其係配置成閂鎖該等複數個資料，其中該等複數個資料係在不同時機傳輸通過該等複數個全域線路；以及一控制單元，其係配置成利用一位址信號控制來自該感測放大器區塊之該等複數個資料的輸出時機以及該管道閂鎖區塊的閂鎖時機，其中該控制單元配置成產生複數個控制信號，其係藉由旁通或延遲一第一來源信號及一第二來源信號，來控制該感測放大器區塊的輸出時機及該管道閂鎖區塊的閂鎖時機，以回應該位址信號。
  2. 如申請專利範圍第1項所述的資料輸出電路，其中該感測放大器區塊係配置成根據該等複數個資料的順序，將該等複數個資料分類成一第一資料群組及一第二資料群組，並在不同時機輸出該第一資料群組及該第二資料群組至該等複數個全域線路。
  3. 如申請專利範圍第1項所述的資料輸出電路，其中該感測放大器區塊配置成根據該等複數個資料的順序，將該等複數個資料分類成一第一資料群組及一第二資料群組， 其中該感測放大器區塊包含依序排列的複數個感測放大器，該等複數個感測放大器包含一第一群組及一第二群組，在該第一群組中的感測放大器及在該第二群組中的感測放大器按照順序彼此交替，以及其中在該第一群組中的感測放大器及該第二群組中的感測放大器配置成在不同時機分別輸出該第一資料群組及該第二資料群組至該等複數個全域線路。
  4. 如申請專利範圍第1項所述的資料輸出電路，其中該管道閂鎖區塊包含複數個管道閂鎖，以及其中該等複數個管道閂鎖之每一個連接至該等全域線路，該等全域線路係不彼此相鄰。
  5. 如申請專利範圍第1項所述的資料輸出電路，其中該感測放大器區塊配置成根據該等複數個資料的順序，將該等複數個資料分類成一第一資料群組及一第二資料群組，其中該管道閂鎖區塊包含複數個管道閂鎖，其配置成接收該等複數個資料，其中該等複數個管道閂鎖的一半及該等複數個管道閂鎖的另一半配置成在不同時機分別閂鎖該第一資料群組及該第二資料群組。
  6. 如申請專利範圍第1項所述的資料輸出電路，其中該第一來源信號及該第二來源信號係由一讀取指令產生。
  7. 一種半導體記憶體的資料輸出電路，包含：一感測放大器區塊，其係配置成感測一第一資料群組 及一第二資料群組，以回應具有不同啟動時機的第一控制信號對；複數個全域線路，其係配置成傳輸該第一資料群組及該第二資料群組，其中該第一資料群組及該第二資料群組藉由該感測放大器區塊感測；一管道閂鎖區塊，其係配置成閂鎖該第一資料群組及該第二資料群組，以回應具有不同啟動時機的第二控制信號對，其中該第一資料群組及該第二資料群組傳輸通過該等複數個全域線路；以及一控制單元，其配置成利用一位址信號產生該第一控制信號對及該第二控制信號對，其中該控制單元係配置成延遲該第一控制信號對其中一個的一啟動時機及該第二控制信號對其中一個的一啟動時機，以回應該位址信號。
  8. 如申請專利範圍第7項所述的資料輸出電路，其中該第一資料群組及該第二資料群組的分類，係藉由根據複數個資料的順序將該等複數個資料分組。
  9. 如申請專利範圍第7項所述的資料輸出電路，其中該感測放大器包含依序排列的複數個感測放大器，該等複數個感測放大器包含一第一群組及一第二群組，該第一群組中的感測放大器及該第二群組中的感測放大器按照順序彼此交替，以及其中該第一群組中的感測放大器係配置成感測該第一資料群組，以回應該第一控制信號對的其中一個；以 及該第二群組中的感測放大器係配置成感測該第二資料群組，以回應該第一控制信號對的其中另一個。
  10. 如申請專利範圍第7項所述的資料輸出電路，其中該管道閂鎖區塊包含複數個管道閂鎖，以及其中該等複數個管道閂鎖之每一個係連接至全域線路，該等全域線路係不彼此相鄰。
  11. 如申請專利範圍第7項所述的資料輸出電路，其中該管道閂鎖區塊包含複數個管道閂鎖，以及其中該等複數個管道閂鎖的一半係配置成閂鎖該第一資料群組，以回應該第二控制信號對的其中一個；以及該等複數個管道閂鎖的另一半係配置成閂鎖該第二資料群組，以回應該第二控制信號對的其中另一個。
  12. 如申請專利範圍第7項所述的資料輸出電路，其中該控制單元係配置成藉由旁通或延遲一第一來源信號及一第二來源信號，來產生該第一控制信號對及該第二控制信號對，以回應該位址信號。
  13. 一種半導體記憶體的資料輸出電路，包含：一感測放大器區塊，其係配置成同時感測一第一資料群組及一第二資料群組，並輸出所感測的第一及第二資料群組，以回應具有不同啟動時機的第一控制信號對；複數個全域線路，其係配置成傳輸該第一資料群組及該第二資料群組，該第一資料群組及該第二資料群組係從該感測放大器區塊輸出；一管道閂鎖區塊，其係配置成閂鎖該第一資料群組 及該第二資料群組，以回應具有不同啟動時機的第二控制信號對，該第一資料群組及該第二資料群組係傳輸通過該等全域線路；以及一控制單元，其係配置成利用一位址信號來產生該第一控制信號對及該第二控制信號對，其中該控制單元係配置成延遲該第一控制信號對的其中一個之一啟動時機，及該第二控制信號對的任一個之一啟動時機，以回應該位址信號。
  14. 如申請專利範圍第13項所述的資料輸出電路，其中該第一資料群組及該第二資料群組的分類，係藉由根據該等複數個資料的順序將複數個資料分組。
  15. 如申請專利範圍第13項所述的資料輸出電路，其中該感測放大器區塊包含複數個感測放大器，其係配置成同時感測該第一資料群組及該第二資料群組，該等複數個感測放大器被依序排列，並且包含一第一群組及一第二群組，在該第一群組中的感測放大器及在該第二群組中的感測放大器按照順序彼此交替，以及其中在該第一群組中的感測放大器配置成輸出該所感測的第一資料群組，以回應該第一控制信號對的其中一個，且該第二群組中的感測放大器配置成輸出該所感測的第二資料群組，以回應該第一控制信號對的其中另一個。
  16. 如申請專利範圍第13項所述的資料輸出電路，其中該管道閂鎖區塊包含複數個管道閂鎖，以及 其中該等複數個管道閂鎖之每一個與全域線路連接，該等全域線路係不彼此相鄰。
  17. 如申請專利範圍第13項所述的資料輸出電路，其中該管道閂鎖區塊包含複數個管道閂鎖，以及其中該等複數個管道閂鎖的一半配置成閂鎖該第一資料群組，以回應該第二控制信號對的其中一個，且該等複數個管道閂鎖的另一半配置成閂鎖該第二資料群組，以回應該第二控制信號對的另一個。
  18. 如申請專利範圍第13項所述的資料輸出電路，其中該控制單元係配置成藉由旁通或延遲一第一來源信號及一第二來源信號，來產生該第一控制信號對及該第二控制信號對，以回應該位址信號。
  19. 一種半導體記憶體的資料輸出電路中之處理資料的方法，包含：將複數個資料分類成一第一資料群組及一第二資料群組；感測該第一資料群組及該第二資料群組，以回應具有不同啟動時機的第一控制信號對；傳輸該所感測的第一資料群組及第二資料群組通過複數個全域線路至一管道閂鎖區塊；閂鎖該所傳輸的第一資料群組及第二資料群組，以回應具有不同啟動時機的第二控制信號對；以及延遲該第一控制信號對的其中一個之一啟動時機及該第二控制信號對的其中一個之一啟動時機，以回應一 位址信號。
  20. 如申請專利範圍第19項所述的方法，其中該第一資料群組及該第二資料群組依據該等複數個資料的順序被分類。
  21. 如申請專利範圍第19項所述的方法，其中感測該第一資料群組及該第二資料群組包含：將依序排列的複數個感測放大器分類成一第一群組及一第二群組，其中該第一群組的感測放大器及該第二群組中的感測放大器依照順序彼此交替，以該第一群組中的感測放大器感測該第一資料群組，以回應該第一控制信號對的其中一個，以及以該第二群組中的感測放大器感測該第二資料群組，以回應該第一控制信號對的其中另一個。
  22. 如申請專利範圍第19項所述的方法，其中閂鎖該所傳輸的第一資料群組及第二資料群組包含：將該管道閂鎖區塊之複數個管道閂鎖分類成一第一閂鎖群組及一第二閂鎖群組，以該第一閂鎖群組閂鎖該第一資料群組，以回應該第二控制信號對的其中一個，以及以該第二閂鎖群組閂鎖該第二資料群組，以回應該第二控制信號對的其中另一個。
  23. 如申請專利範圍第19項所述的方法，進一步包含產生該第一控制信號對及該第二控制信號對，其係藉由旁通或延遲一第一來源信號及一第二來源信號，以回應該位址 信號。
  24. 一種半導體記憶體的資料輸出電路，包含：複數個全域線路；一感測放大器區塊，其係配置成於不同時機下輸出對應複數個資料之一較高順序的一第一資料群組、及對應該等複數個資料之一較低順序的一第二資料群組至該等複數個全域線路；一管道閂鎖區塊，其係配置成閂鎖該等複數個資料，其中該等複數個資料係在不同時機傳輸通過該等複數個全域線路；一控制單元，其係配置成利用一位址信號控制來自該感測放大器區塊之該等複數個資料的輸出時機以及該管道閂鎖區塊的閂鎖時機，其中該第一資料群組及該第二資料群組中較其他者更早藉由該管道閂鎖區塊來閂鎖之一者，係根據該位址信號來改變。
  25. 如申請專利範圍第24項所述的資料輸出電路，其中該感測放大器區塊包含複數個感測放大器，其中該等複數個感測放大器係配置成自該第一資料群組及該第二資料群組交替地一個接一個的來被輸入資料。
  26. 如申請專利範圍第24項所述的資料輸出電路，其中該感測放大器區塊包含依序排列的複數個感測放大器，該等複數個感測放大器包含一第一群組及一第 二群組，在該第一群組中的感測放大器及在該第二群組中的感測放大器按照順序彼此交替，以及其中在該第一群組中的感測放大器及該第二群組中的感測放大器配置成在不同時機分別輸出該第一資料群組及該第二資料群組至該等複數個全域線路。
  27. 如申請專利範圍第24項所述的資料輸出電路，其中該管道閂鎖區塊包含複數個管道閂鎖，以及其中該等複數個管道閂鎖之每一個連接至全域線路，該等全域線路係不彼此相鄰。
  28. 如申請專利範圍第24項所述的資料輸出電路，其中該管道閂鎖區塊包含複數個管道閂鎖，其中該等複數個管道閂鎖的一半及該等複數個管道閂鎖的另一半配置成在不同時機分別閂鎖該第一資料群組及該第二資料群組。
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