JPH0522317B2 - - Google Patents
Info
- Publication number
- JPH0522317B2 JPH0522317B2 JP60275567A JP27556785A JPH0522317B2 JP H0522317 B2 JPH0522317 B2 JP H0522317B2 JP 60275567 A JP60275567 A JP 60275567A JP 27556785 A JP27556785 A JP 27556785A JP H0522317 B2 JPH0522317 B2 JP H0522317B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- precharge
- cell array
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims 9
- 230000003213 activating effect Effects 0.000 claims 4
- 230000000630 rising effect Effects 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Dram (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置に関し、特に、ア
クテイブプルアツプ回路を備えたダイナミツク型
RAM等の半導体記憶装置の改良に関する。
クテイブプルアツプ回路を備えたダイナミツク型
RAM等の半導体記憶装置の改良に関する。
［従来の技術］
ダイナミツク型MOS・RAMでは、メモリセル
の蓄積データに応じてビツト線電位のセンス後
に、アクテイブプルアツプ回路が動作し、“Ｈ”
レベル側のビツト線電位をVCC（電源電圧）また
はそれ以上にプルアツプすることが行なわれてい
る。
の蓄積データに応じてビツト線電位のセンス後
に、アクテイブプルアツプ回路が動作し、“Ｈ”
レベル側のビツト線電位をVCC（電源電圧）また
はそれ以上にプルアツプすることが行なわれてい
る。
第５図は従来のダイナミツク型RAMにおける
センス系の周辺を示す回路図である。図におい
て、１対のビツト線BL，は、それぞれトラン
ジスタQO0，QO1を介してデータバスＩ／Ｏ，
Ｉ／Ｏに接続される。これらトランジスタQO0，
QO1のオン・オフは、コラムデコーダ１の出力に
よつて制御される。各ビツト線には、たとえば１
トランジスタ・１キヤバシタ型のメモリセルMC
が交互に接続される。各メモリセルMCには、ワ
ード線WL0，WL1，…（図面では、１本のワー
ド線WLのみを代表的に示している）が接続さ
れ、このワード線WLの選択によつてメモリセル
MCとビツト線BL，との間の接続・遮断が制
御される。また、ビツト線BL，には、それぞ
れ１個ずつダミーメモリセルDMCが接続される。
これらダイミーメモリセルDMCには、ダミーワ
ード線WLDMが接続され、このダミーワード線
WLDMの選択によつてダミーメモリセルDMCと
ビツト線BL，との間の接続・遮断が制御され
る。また、ビツト線BL，には、それぞれ、ト
ランジスQPR0，QPR1を介してプリチヤージ電源
VPRが接続される。これらトランジスタQPR0，
QPR1のオン・オフはプリチヤージクロツクφPRに
よつて制御される。
センス系の周辺を示す回路図である。図におい
て、１対のビツト線BL，は、それぞれトラン
ジスタQO0，QO1を介してデータバスＩ／Ｏ，
Ｉ／Ｏに接続される。これらトランジスタQO0，
QO1のオン・オフは、コラムデコーダ１の出力に
よつて制御される。各ビツト線には、たとえば１
トランジスタ・１キヤバシタ型のメモリセルMC
が交互に接続される。各メモリセルMCには、ワ
ード線WL0，WL1，…（図面では、１本のワー
ド線WLのみを代表的に示している）が接続さ
れ、このワード線WLの選択によつてメモリセル
MCとビツト線BL，との間の接続・遮断が制
御される。また、ビツト線BL，には、それぞ
れ１個ずつダミーメモリセルDMCが接続される。
これらダイミーメモリセルDMCには、ダミーワ
ード線WLDMが接続され、このダミーワード線
WLDMの選択によつてダミーメモリセルDMCと
ビツト線BL，との間の接続・遮断が制御され
る。また、ビツト線BL，には、それぞれ、ト
ランジスQPR0，QPR1を介してプリチヤージ電源
VPRが接続される。これらトランジスタQPR0，
QPR1のオン・オフはプリチヤージクロツクφPRに
よつて制御される。
さらに、ビツト線BL，には、センスアンプ
SA0と、アクテイブプルアツプ回路AP0とが接続
される。センスアンプSA0は、メモリセルの選択
後ビツト線の電位を検知し、非選択側のビツト線
の電位を接地レベルに強制するためのもので、セ
ンスアンプ駆動信号φSによつてその動作が制御さ
れる。アクテイブプルアツプ回路AP0は、一方の
ビツト線BLをプルアツプするために機能するト
ランジスタQAP0，QR0およびキヤパシタCR0と、他
方のビツト線をプルアツプするために機能す
るトランジスタQAP1，QR1およびキヤパシタCR1と
を含む。トランジスタQAP0はビツト線BLをプル
アツプするためのトランジスタであり、ビツト線
BLと電源VCCとの間に介挿される。キヤパシタ
CR0はトランジスタQAP0のゲート電位を昇圧する
ためのキヤパシタであり、その一端はトランジス
タQAP0のゲートに接続され、その他端にはアクテ
イブプルアツプクロツクφRを受ける。トランジ
スタQR0はキヤパシタCR0をビツト線BLのプリチ
ヤージ電圧で予め充電しておくためのもので、ビ
ツト線BLとキヤパシタCR0の前記一端との間に介
挿される。なお、ビツト線をプルアツプする
ための回路要素であるトランジスタQR1，QAP1お
よびキヤパシタCR1も、ビツト線BLをプルアツプ
するための上記回路要素QR0，QAP0およびキヤパ
シタCR0と対称の構成となつている。なお、トラ
ンジスタQR0，QR1の各ゲートには、クロツクφP
が与えられる。
SA0と、アクテイブプルアツプ回路AP0とが接続
される。センスアンプSA0は、メモリセルの選択
後ビツト線の電位を検知し、非選択側のビツト線
の電位を接地レベルに強制するためのもので、セ
ンスアンプ駆動信号φSによつてその動作が制御さ
れる。アクテイブプルアツプ回路AP0は、一方の
ビツト線BLをプルアツプするために機能するト
ランジスタQAP0，QR0およびキヤパシタCR0と、他
方のビツト線をプルアツプするために機能す
るトランジスタQAP1，QR1およびキヤパシタCR1と
を含む。トランジスタQAP0はビツト線BLをプル
アツプするためのトランジスタであり、ビツト線
BLと電源VCCとの間に介挿される。キヤパシタ
CR0はトランジスタQAP0のゲート電位を昇圧する
ためのキヤパシタであり、その一端はトランジス
タQAP0のゲートに接続され、その他端にはアクテ
イブプルアツプクロツクφRを受ける。トランジ
スタQR0はキヤパシタCR0をビツト線BLのプリチ
ヤージ電圧で予め充電しておくためのもので、ビ
ツト線BLとキヤパシタCR0の前記一端との間に介
挿される。なお、ビツト線をプルアツプする
ための回路要素であるトランジスタQR1，QAP1お
よびキヤパシタCR1も、ビツト線BLをプルアツプ
するための上記回路要素QR0，QAP0およびキヤパ
シタCR0と対称の構成となつている。なお、トラ
ンジスタQR0，QR1の各ゲートには、クロツクφP
が与えられる。
なお、実際の半導体メモリでは、メモリセル
MCはマトリクス状に配置されており、それに伴
つてビツト線対BL，は複数対設けられてい
る。
MCはマトリクス状に配置されており、それに伴
つてビツト線対BL，は複数対設けられてい
る。
第６図は第５図に示される回路の動作タイミン
グを示すタイミングチヤートである。この第６図
において、φS，φR，φP，φPRはそれぞれ第５図に
示される各信号に対応し、BL，はビツト線
BL，の電位変化を表わしたものであり、
WL0，WL1はワード線WL0，WL1（なお、第５図
では１本のワード線WLのみを代表してい示して
いる）の電位変化を表わしたものである。また、
RASは、ローアドレスストローブ信号を表わし
たものである。このローアドレスストローブ信号
RASはノンアクテイブ期間とアクテイブ期間と
を規定するための信号である。さらに、ICCは、
電源から第５図の半導体記憶装置に流れる電流の
変化を表わしたものである。以下、この第６図を
参照して第５図の回路の動作を説明する。
グを示すタイミングチヤートである。この第６図
において、φS，φR，φP，φPRはそれぞれ第５図に
示される各信号に対応し、BL，はビツト線
BL，の電位変化を表わしたものであり、
WL0，WL1はワード線WL0，WL1（なお、第５図
では１本のワード線WLのみを代表してい示して
いる）の電位変化を表わしたものである。また、
RASは、ローアドレスストローブ信号を表わし
たものである。このローアドレスストローブ信号
RASはノンアクテイブ期間とアクテイブ期間と
を規定するための信号である。さらに、ICCは、
電源から第５図の半導体記憶装置に流れる電流の
変化を表わしたものである。以下、この第６図を
参照して第５図の回路の動作を説明する。
まず、ローアドレスストローブ信号が立
上がつて、アクテイブ期間が開始する。このアク
テイブ期間では、ローアドレス信号（図示せず）
がラツチされ、このラツチされたローアドレス信
号が図示しないローアドレスデコーダへ与えられ
る。このローアドレスデコーダは与えられたロー
アドレス信号をデコードして出力する。これに応
答して、ローアドレスデコーダにつながるワード
線のいずれか１本とダミーワード線のいずれか１
本とが選択されて立上がり、それにつながるメモ
リセルMC、ダミーメモリセルDMCの情報に従
つてビツト線対BL，に電位差が生じる。その
後、クロツクφSが立上がり、センスアンプSA0が
活性化され、“Ｌ”電位側のビツト線すなわち非
選択ビツト線が接地電位に強制される。この後、
クロツクφRが立上がつて、アクテイブプルアツ
プ動作が行なわれる。これは、センス動作とは逆
に、“Ｈ”側のビツト線すなわち選択ビツト線を
プリチヤージ電位VPRから電源電位VCCへプルア
ツプする動作である。たとえば、ビツト線対BL，
BLのうち“Ｈ”側のビツト線がBLであつたとす
ると、トランジスタQAP0のゲートとキヤパシタ
CR0との接続点N1はトランジスタQR0のオンによ
つて予めビツト線BLのブリチヤージ電位VPRに
保たれているので、クロツクφRが立上がると、
キヤパシタCR0のブースト作用により、接続点N1
は電源電圧VCC以上に昇圧される。そのため、ト
ランジスタQAP0が強くオンし、ビツト線BLは電
源電位VCCにプルアツプされる。一方、“Ｌ”側
のビツト線は、トランジスタQAP1のゲートと
キヤパシタCR1との接続点N2の電位が接地電位と
なつているので、クロツクφRが立上がつても、
接続点N2の電位は上昇せず、トランジスタQAP1
はオンしない。このように、アクテイブプルアツ
プ回路AP0は“Ｈ”側のビツト線のみを電源電位
VCCにプルアツプする。
上がつて、アクテイブ期間が開始する。このアク
テイブ期間では、ローアドレス信号（図示せず）
がラツチされ、このラツチされたローアドレス信
号が図示しないローアドレスデコーダへ与えられ
る。このローアドレスデコーダは与えられたロー
アドレス信号をデコードして出力する。これに応
答して、ローアドレスデコーダにつながるワード
線のいずれか１本とダミーワード線のいずれか１
本とが選択されて立上がり、それにつながるメモ
リセルMC、ダミーメモリセルDMCの情報に従
つてビツト線対BL，に電位差が生じる。その
後、クロツクφSが立上がり、センスアンプSA0が
活性化され、“Ｌ”電位側のビツト線すなわち非
選択ビツト線が接地電位に強制される。この後、
クロツクφRが立上がつて、アクテイブプルアツ
プ動作が行なわれる。これは、センス動作とは逆
に、“Ｈ”側のビツト線すなわち選択ビツト線を
プリチヤージ電位VPRから電源電位VCCへプルア
ツプする動作である。たとえば、ビツト線対BL，
BLのうち“Ｈ”側のビツト線がBLであつたとす
ると、トランジスタQAP0のゲートとキヤパシタ
CR0との接続点N1はトランジスタQR0のオンによ
つて予めビツト線BLのブリチヤージ電位VPRに
保たれているので、クロツクφRが立上がると、
キヤパシタCR0のブースト作用により、接続点N1
は電源電圧VCC以上に昇圧される。そのため、ト
ランジスタQAP0が強くオンし、ビツト線BLは電
源電位VCCにプルアツプされる。一方、“Ｌ”側
のビツト線は、トランジスタQAP1のゲートと
キヤパシタCR1との接続点N2の電位が接地電位と
なつているので、クロツクφRが立上がつても、
接続点N2の電位は上昇せず、トランジスタQAP1
はオンしない。このように、アクテイブプルアツ
プ回路AP0は“Ｈ”側のビツト線のみを電源電位
VCCにプルアツプする。
上記アクテイブプルアツプ動作が行なわれると
き、ビツト線総数の半数がプリチヤージ電位VPR
から電源電位VCCへ電位変化するので、電源の消
費電流ICCは、第６図に示すように鋭いピークを
呈する。さらに、ローアドレスストローブ信号
RASが立上がつて、アクテイブ期間が終了する
と、選択されていたワード線およびダミーワード
線が立下がり、全ビツト線がVPRにプリチヤージ
される。このときにも、電源からの消費電流ICC
は第６図に示すようにピークを呈する。
き、ビツト線総数の半数がプリチヤージ電位VPR
から電源電位VCCへ電位変化するので、電源の消
費電流ICCは、第６図に示すように鋭いピークを
呈する。さらに、ローアドレスストローブ信号
RASが立上がつて、アクテイブ期間が終了する
と、選択されていたワード線およびダミーワード
線が立下がり、全ビツト線がVPRにプリチヤージ
される。このときにも、電源からの消費電流ICC
は第６図に示すようにピークを呈する。
上記アクテイブプルアツプ動作時およびビツト
線プリチヤージ時における消費電流ICCのピーク
値はかなり大きいものである。そのため、メモリ
システムの電源の容量に対する要求が厳しくなる
という問題点があつた。
線プリチヤージ時における消費電流ICCのピーク
値はかなり大きいものである。そのため、メモリ
システムの電源の容量に対する要求が厳しくなる
という問題点があつた。
従来、上記のようなビツト線プリチヤージ時の
ピーク消費電流を低減する方法として、たとえば
“Ａ 60ns 256K×１ Bit DRAM Using LD3
Technology and Double−Level Metal
Interconnection”，IEEE Journal of Solid−
State Circuits，vol.SC−19，No.5，pp.585
October 1984に示されるごとく、メモリセルアレイすな
わち半導体記憶装置を複数のブロツクに分割し、
このブロツクごとに時間差をもたせてビツト線の
プリチヤージ動作を開始する方法であつた。
ピーク消費電流を低減する方法として、たとえば
“Ａ 60ns 256K×１ Bit DRAM Using LD3
Technology and Double−Level Metal
Interconnection”，IEEE Journal of Solid−
State Circuits，vol.SC−19，No.5，pp.585
October 1984に示されるごとく、メモリセルアレイすな
わち半導体記憶装置を複数のブロツクに分割し、
このブロツクごとに時間差をもたせてビツト線の
プリチヤージ動作を開始する方法であつた。
［問題点を解決するための手段］
しかしながら、上記のような文献に開示された
方法では、ビツト線のプリチヤージ時におけるピ
ーク消費電流を低減できるが、アクテイブプルア
ツプ動作時におけるピーク消費電流の低減が図れ
ないという問題点があつた。
方法では、ビツト線のプリチヤージ時におけるピ
ーク消費電流を低減できるが、アクテイブプルア
ツプ動作時におけるピーク消費電流の低減が図れ
ないという問題点があつた。
ところで、アクテイブプルアツプ動作が完了す
る以前に、アクテイブサイクルが終了すると、メ
モリセルにストアされた“Ｈ”レベルが低くな
り、メモリの動作余裕に大きな影響を与えること
となる。そのため、上記文献のように各ブロツク
ごとに時間差をもたせてビツト線のプリチヤージ
動作を開始するものにあつては、各ブロツクのプ
ルアツプ動作開始時（各ブロツクとも同時に行な
われる）からビツト線のプリチヤージ動作が最も
早く開始されるブロツクのノンアクテイブ期間開
始時までの間に十分なアクテイブプルアツプ動作
期間をとる必要がある。しかし、このようにした
場合、ビツト線のプリチヤージ動作が遅く開始さ
れるブロツクにあつては、アクテイブプルアツプ
動作開始からビツト線のプリチヤージ動作開始ま
での間の時間が必要以上に長くなつてしまい、全
体としてメモリのサイクル時間を長くする結果と
なり、好ましくない。
る以前に、アクテイブサイクルが終了すると、メ
モリセルにストアされた“Ｈ”レベルが低くな
り、メモリの動作余裕に大きな影響を与えること
となる。そのため、上記文献のように各ブロツク
ごとに時間差をもたせてビツト線のプリチヤージ
動作を開始するものにあつては、各ブロツクのプ
ルアツプ動作開始時（各ブロツクとも同時に行な
われる）からビツト線のプリチヤージ動作が最も
早く開始されるブロツクのノンアクテイブ期間開
始時までの間に十分なアクテイブプルアツプ動作
期間をとる必要がある。しかし、このようにした
場合、ビツト線のプリチヤージ動作が遅く開始さ
れるブロツクにあつては、アクテイブプルアツプ
動作開始からビツト線のプリチヤージ動作開始ま
での間の時間が必要以上に長くなつてしまい、全
体としてメモリのサイクル時間を長くする結果と
なり、好ましくない。
この発明は上記のような問題点を解消するため
になされたもので、メモリのサイクル時間を長く
することなく、アクテイブプルアツプ時およびビ
ツト線プリチヤージ時に生じるピーク消費電流を
低減できるような半導体記憶装置を提供すること
を目的とする。
になされたもので、メモリのサイクル時間を長く
することなく、アクテイブプルアツプ時およびビ
ツト線プリチヤージ時に生じるピーク消費電流を
低減できるような半導体記憶装置を提供すること
を目的とする。
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、半導体記憶
装置を複数のブロツクに分解し、各ブロツクごと
に時間差をもたせたアクテイブプルアツプ動作お
よびビツト線プリチヤージ動作を開始させるよう
にしたものである。
装置を複数のブロツクに分解し、各ブロツクごと
に時間差をもたせたアクテイブプルアツプ動作お
よびビツト線プリチヤージ動作を開始させるよう
にしたものである。
［作用］
この発明におけるアクテイブプルアツプ回路順
次駆動手段は複数のブロツクに分割された半導体
記憶装置の各ブロツクに含まれるアクテイブプル
アツプ回路を各ブロツクごとにそれぞれ所定の時
間差を有して動作開始させ、ノンアクテイブ期間
順次開始手段は各ブロツクのノンアクテイブ期間
を各ブロツクごとにそれぞれ所定の時間差を有し
て開始させることにより、アクテイブプルアツプ
動作時およびビツト線プリチヤージ時のピーク消
費電力を低減するとともに、各ブロツクのアクテ
イブプルアツプ動作開始からノンアクテイブ期間
開始までの期間に長短ができるのを防止する。
次駆動手段は複数のブロツクに分割された半導体
記憶装置の各ブロツクに含まれるアクテイブプル
アツプ回路を各ブロツクごとにそれぞれ所定の時
間差を有して動作開始させ、ノンアクテイブ期間
順次開始手段は各ブロツクのノンアクテイブ期間
を各ブロツクごとにそれぞれ所定の時間差を有し
て開始させることにより、アクテイブプルアツプ
動作時およびビツト線プリチヤージ時のピーク消
費電力を低減するとともに、各ブロツクのアクテ
イブプルアツプ動作開始からノンアクテイブ期間
開始までの期間に長短ができるのを防止する。
［実施例］
第１図はこの発明の一実施例を示す概略ブロツ
ク図である。図において、この実施例では、従来
１つであつたメモリセルアレイがたとえば４つの
ブロツクMA１〜MA４に分割される。なお、こ
れら４つのブロツクは、メモリ容量は1/4に減少
するが、その他の構成は第５図の従来装置と同一
のものを備えている。アクテイブプルアツプ回路
駆動系２は、これら４つのブロツクMA１，MA
２，MA３，MA４に対して、それぞれ、アクテ
イブプルアツプ動作開始信号φR1，φR2，φR3，φR4
を提供する。これらアクテイブプルアツプ動作開
始信号φR1〜φR4は、それぞれ、各ブロツクMA１
〜MA４内で、第５図の従来例のクロツクφRとし
て各ブロツク内のアクテイブプルアツプ回路AP0
に与えられる。したがつて、各ブロツクMA１〜
MA４は、クロツクφR1〜φR4に応答して、アクテ
イブプルアツプ動作を開始する。また、プリチヤ
ージ回路駆動系３は、４つのブロツクMA１，
MA２，MA３，MA４に対して、それぞれ、ビ
ツト線プリチヤージ動作開始信号φPR1，φPR2，
φPR3，φPR4を供給する。これらビツト線プリチヤ
ージ動作開始信号φPR1〜φPR4は、それぞれ、第５
図の従来例のプリチヤージクロツクφPRとして各
ブロツク内のトランジスタQPR0，QPR1のゲートに
与えられる。したがつて、各ブロツクMA１〜
MA４は、ビツト線プリチヤージ動作開始信号
φPR1〜φPR4に応答して、ビツト線のプリチヤージ
動作を開始する。
ク図である。図において、この実施例では、従来
１つであつたメモリセルアレイがたとえば４つの
ブロツクMA１〜MA４に分割される。なお、こ
れら４つのブロツクは、メモリ容量は1/4に減少
するが、その他の構成は第５図の従来装置と同一
のものを備えている。アクテイブプルアツプ回路
駆動系２は、これら４つのブロツクMA１，MA
２，MA３，MA４に対して、それぞれ、アクテ
イブプルアツプ動作開始信号φR1，φR2，φR3，φR4
を提供する。これらアクテイブプルアツプ動作開
始信号φR1〜φR4は、それぞれ、各ブロツクMA１
〜MA４内で、第５図の従来例のクロツクφRとし
て各ブロツク内のアクテイブプルアツプ回路AP0
に与えられる。したがつて、各ブロツクMA１〜
MA４は、クロツクφR1〜φR4に応答して、アクテ
イブプルアツプ動作を開始する。また、プリチヤ
ージ回路駆動系３は、４つのブロツクMA１，
MA２，MA３，MA４に対して、それぞれ、ビ
ツト線プリチヤージ動作開始信号φPR1，φPR2，
φPR3，φPR4を供給する。これらビツト線プリチヤ
ージ動作開始信号φPR1〜φPR4は、それぞれ、第５
図の従来例のプリチヤージクロツクφPRとして各
ブロツク内のトランジスタQPR0，QPR1のゲートに
与えられる。したがつて、各ブロツクMA１〜
MA４は、ビツト線プリチヤージ動作開始信号
φPR1〜φPR4に応答して、ビツト線のプリチヤージ
動作を開始する。
第２図は第５図に示されるアクテイブプルアツ
プ回路駆動系２およびプリチヤージ回路駆動系３
の詳細を示す回路図である。図において、アクテ
イブプルアツプ回路駆動系２は、第５図の回路で
用いられるクロツクφRと同じクロツクを発生す
るφR発生回路４を備える。このφR発生回路４の
出力は、アクテイブプルアツプ動作開始信号φR1
としてブロツクMA１へ与えられるとともに、プ
リチヤージ回路駆動系３に与えられる。また、
φR発生回路４の出力は、遅延回路１１，１２，
１３によつて順次遅延される。これら遅延回路１
１，１２，１３の遅延時間は、D1の同じ値に設
定されている。各遅延回路１１，１２，１３の出
力はプリチヤージ回路駆動系３に与えられるとと
もに、アクテイブプルアツプ動作開始信号φR2，
φR3，φR4としてそれぞれブロツクMA２，MA
３，MA４に与えられる。
プ回路駆動系２およびプリチヤージ回路駆動系３
の詳細を示す回路図である。図において、アクテ
イブプルアツプ回路駆動系２は、第５図の回路で
用いられるクロツクφRと同じクロツクを発生す
るφR発生回路４を備える。このφR発生回路４の
出力は、アクテイブプルアツプ動作開始信号φR1
としてブロツクMA１へ与えられるとともに、プ
リチヤージ回路駆動系３に与えられる。また、
φR発生回路４の出力は、遅延回路１１，１２，
１３によつて順次遅延される。これら遅延回路１
１，１２，１３の遅延時間は、D1の同じ値に設
定されている。各遅延回路１１，１２，１３の出
力はプリチヤージ回路駆動系３に与えられるとと
もに、アクテイブプルアツプ動作開始信号φR2，
φR3，φR4としてそれぞれブロツクMA２，MA
３，MA４に与えられる。
一方、プリチヤージ回路駆動系３では、アクテ
イブプルアツプ回路駆動系２から入力されるアク
テイブプルアツプ操作開始信号φR1，φR2，φR3，
φR4を、それぞれ、遅延回路２１，２２，２３，
２４によつて所定時間D2だけ遅延する。これら
遅延回路２１〜２４の遅延時間D2は、少なくと
もアクテイブプルアツプ回路AP0の動作完了に必
要な時間以上に設定される。遅延回路２１〜２４
の各出力φR1′〜φR4′は、それぞれ、トランジスタ
Q1〜Q4を介してラツチ回路L1〜L4に与えられる。
これらラツチ回路L1〜L4の出力はANDゲートG1
〜G4のそれぞれの一方入力に与えられる。ここ
で、入力端子５には、ローアドレスストローブ信
号が入力される。このローアドレスストロ
ーブ信号は、信号1としてANDゲート
G1の他方入力に与えられるとともに、遅延回路
３１，３２，３３によつて所定時間D1ずつ順次
遅延される。遅延回路３１，３２，３３の各出力
RAS2，3，4は、それぞれ、ANDゲー
トG2，G3，G4の各他方入力に与えられる。AND
ゲートG1〜G4の出力は、それぞれ、インバータ
４１〜４４を介してトランジスタQ1〜Q4のゲー
トに与えられる。また、ANDゲートG1〜G4の出
力は、ビツト線プリチヤージ動作開始信号φPR1〜
φPR4して、それぞれブロツクMA1〜MA4に与え
られる。
イブプルアツプ回路駆動系２から入力されるアク
テイブプルアツプ操作開始信号φR1，φR2，φR3，
φR4を、それぞれ、遅延回路２１，２２，２３，
２４によつて所定時間D2だけ遅延する。これら
遅延回路２１〜２４の遅延時間D2は、少なくと
もアクテイブプルアツプ回路AP0の動作完了に必
要な時間以上に設定される。遅延回路２１〜２４
の各出力φR1′〜φR4′は、それぞれ、トランジスタ
Q1〜Q4を介してラツチ回路L1〜L4に与えられる。
これらラツチ回路L1〜L4の出力はANDゲートG1
〜G4のそれぞれの一方入力に与えられる。ここ
で、入力端子５には、ローアドレスストローブ信
号が入力される。このローアドレスストロ
ーブ信号は、信号1としてANDゲート
G1の他方入力に与えられるとともに、遅延回路
３１，３２，３３によつて所定時間D1ずつ順次
遅延される。遅延回路３１，３２，３３の各出力
RAS2，3，4は、それぞれ、ANDゲー
トG2，G3，G4の各他方入力に与えられる。AND
ゲートG1〜G4の出力は、それぞれ、インバータ
４１〜４４を介してトランジスタQ1〜Q4のゲー
トに与えられる。また、ANDゲートG1〜G4の出
力は、ビツト線プリチヤージ動作開始信号φPR1〜
φPR4して、それぞれブロツクMA1〜MA4に与え
られる。
第３図および第４図は上記実施例の動作を説明
するためのタイミングチヤートである。なお、第
３図はローアドレスストローク信号の立上
がりタイミングが早い場合を示しており、第４図
は逆に遅い場合を示している。以下、これら第３
図および第４図を参照して上記実施例の動作を説
明する。
するためのタイミングチヤートである。なお、第
３図はローアドレスストローク信号の立上
がりタイミングが早い場合を示しており、第４図
は逆に遅い場合を示している。以下、これら第３
図および第４図を参照して上記実施例の動作を説
明する。
上記第３図および第４図のいずれの場合にも、
アクテイブプルアツプ動作開始信号φR1，φR2，
φR3，φR4は、それぞれ一定の遅延時間D1を有し
て順次立上がる。これに応答して、各ブロツク
MA１〜MA４では、それぞれ所定の時間差D1を
有してアクテイブプルアツプ動作が開始される。
これにより、アクテイブプルアツプ動作時におけ
る瞬時ピーク電流が軽減される。さらに、アクテ
イブプルアツプ動作開始信号φR1〜φR4のそれぞれ
に応答して、一定の遅延時間D2を経た後信号
φR1′〜φR4′が立上がる。
アクテイブプルアツプ動作開始信号φR1，φR2，
φR3，φR4は、それぞれ一定の遅延時間D1を有し
て順次立上がる。これに応答して、各ブロツク
MA１〜MA４では、それぞれ所定の時間差D1を
有してアクテイブプルアツプ動作が開始される。
これにより、アクテイブプルアツプ動作時におけ
る瞬時ピーク電流が軽減される。さらに、アクテ
イブプルアツプ動作開始信号φR1〜φR4のそれぞれ
に応答して、一定の遅延時間D2を経た後信号
φR1′〜φR4′が立上がる。
次に、第３図を参照して、ローアドレスストロ
ーブ信号の立上がりタイミングが早い場合
の動作を説明する。この場合、ビツト線プリチヤ
ージ動作開始信号φPR1〜φPR4の立上がりタイミン
グは、信号φR1′〜φR4′の立上がりタイミングによ
り決定される。この理由を以下に説明する。たと
えば、ビツト線プリチヤージ開始信号φPR1の回路
系を代表して説明すると、ローアドレスストロー
ブ信号は早期に立上がつているため、信号
RAS1も既に“Ｈ”レベルとなつている。AND
ゲートG1の出力は当初“Ｌ”レベルとなつてい
るため、インバータ４１の出力は“Ｈ”レベルと
なる。したがつて、トランジスタQ1はオン状態
となつている。この状態で、信号φR1′が立上がる
と、ラツチ回路L1が“Ｈ”レベルに反転され、
ANDゲートG1の両入力が“Ｈ”レベルとなる。
したがつて、ANDゲートG1の出力φPR1が“Ｈ”
レベルに立上がる。このように、ローアドレスス
トローブ信号の立上がりタイミングは早い
場合は、ビツト線プリチヤージ開始信号φPR1の立
上がりタイミングが、信号φR1′の立上がりタイミ
ングにより決定される。この信号φR1′は、アクテ
イブプルアツプ動作開始信号φR1の立上がりから
所定遅延時間D2の後に立上がる信号であるから、
アクテイブプルアツプ動作開始からビツト線プリ
チヤージ動作開始までの間には、D2の時間幅が
確保される。この遅延時間D2は、前述のように、
少なくともアクテイブプルアツプ動作完了に必要
な時間以上に設定されているから、アクテイブプ
ルアツプ動作開始からビツト線プリチヤージ動作
開始（すなわちノンアクテイブ期間開始）までの
間にアクテイブプルアツプ動作完了に必要を時間
が十分に確保されることになる。したがつて、メ
モリ動作に支障を与えることがない。ビツト線プ
リチヤージ開始信号φPR2，φPR3，φPR4の各回路系
についても、上記φPR1の回路系と同様の動作が行
なわれる。ここで、ビツト線プリチヤージ動作開
始信号φPR1〜φPR4は、一定の遅延時間D1を有して
順次立上がる。したがつて、各ブロツクMA1〜
MA4は、それぞれ所定の時間差D1を有してビツ
ト線プリチヤージ動作が開始される。これによ
り、ビツト線プリチヤージ時における瞬時ピーク
電流が軽減される。
ーブ信号の立上がりタイミングが早い場合
の動作を説明する。この場合、ビツト線プリチヤ
ージ動作開始信号φPR1〜φPR4の立上がりタイミン
グは、信号φR1′〜φR4′の立上がりタイミングによ
り決定される。この理由を以下に説明する。たと
えば、ビツト線プリチヤージ開始信号φPR1の回路
系を代表して説明すると、ローアドレスストロー
ブ信号は早期に立上がつているため、信号
RAS1も既に“Ｈ”レベルとなつている。AND
ゲートG1の出力は当初“Ｌ”レベルとなつてい
るため、インバータ４１の出力は“Ｈ”レベルと
なる。したがつて、トランジスタQ1はオン状態
となつている。この状態で、信号φR1′が立上がる
と、ラツチ回路L1が“Ｈ”レベルに反転され、
ANDゲートG1の両入力が“Ｈ”レベルとなる。
したがつて、ANDゲートG1の出力φPR1が“Ｈ”
レベルに立上がる。このように、ローアドレスス
トローブ信号の立上がりタイミングは早い
場合は、ビツト線プリチヤージ開始信号φPR1の立
上がりタイミングが、信号φR1′の立上がりタイミ
ングにより決定される。この信号φR1′は、アクテ
イブプルアツプ動作開始信号φR1の立上がりから
所定遅延時間D2の後に立上がる信号であるから、
アクテイブプルアツプ動作開始からビツト線プリ
チヤージ動作開始までの間には、D2の時間幅が
確保される。この遅延時間D2は、前述のように、
少なくともアクテイブプルアツプ動作完了に必要
な時間以上に設定されているから、アクテイブプ
ルアツプ動作開始からビツト線プリチヤージ動作
開始（すなわちノンアクテイブ期間開始）までの
間にアクテイブプルアツプ動作完了に必要を時間
が十分に確保されることになる。したがつて、メ
モリ動作に支障を与えることがない。ビツト線プ
リチヤージ開始信号φPR2，φPR3，φPR4の各回路系
についても、上記φPR1の回路系と同様の動作が行
なわれる。ここで、ビツト線プリチヤージ動作開
始信号φPR1〜φPR4は、一定の遅延時間D1を有して
順次立上がる。したがつて、各ブロツクMA1〜
MA4は、それぞれ所定の時間差D1を有してビツ
ト線プリチヤージ動作が開始される。これによ
り、ビツト線プリチヤージ時における瞬時ピーク
電流が軽減される。
次に、第４図を参照して、ローアドレスストロ
ーブ信号の立上がりタイミングが遅い場合
の動作を説明する。この場合、ビツト線プリチヤ
ージ動作開始信号φPR1〜φPR4の立上がりタイミン
グは、ローアドレスストローブ信号から作
成された４つの信号1〜4の立上がりタ
イミングにより決定される。この理由を以下に説
明する。第３図の場合と同様に、ビツト線プリチ
ヤージ動作開始信号φPR1の回路系を代表して動作
説明を行なうと、信号φR1′が立上がつてラツチ回
路L1が“Ｈ”レベルに反転した時点では、信号
RAS1はまだ立上がつていない。したがつて、信
号φR1′の立上がりによつてはビツト線プリチヤー
ジ動作開始信号φPR1は立上がらない。その後、ロ
ーアドレスストローブ信号が立上がつて信
号1が立上がると、ANDゲートG1の両入力
が“Ｈ”レベルになるため、ビツト線プリチヤー
ジ動作開始信号φPR1が立上がる。このように、ロ
ーアドレスストローブ信号の立上がりタイ
ミングが遅い場合は、ビツト線プリチヤージ動作
開始信号φPR1の立上がりタイミングは信号1
の立上がりタイミングにより決定される。この場
合、アクテイブプルアツプ動作開始信号φR1の立
上がりタイミングからビツト線プリチヤージ動作
開始信号φPR1の立上がりタイミングまでの時間幅
D3は、ローアドレスストローブ信号の立上
がりタイミングによつて長短を生じるが、少なく
とも前記時間幅D2よりも長くなつている。した
がつて、第３図の場合と同様、アクテイブプルア
ツプ動作開始からビツト線プリチヤージ動作開始
までの間の時間がアクテイブプルアツプ動作完了
に十分な時間だけ確保されることになる。なお、
ビツト線プリチヤージ動作開始信号φPR2，φPR3，
φPR4の各回路系についても、上記φPR1の回路系と
同様の動作を行なわれる。ここで、ビツト線プリ
チヤージ動作開始信号φPR1〜φPR4は、それぞれ所
定の遅延時間D1の時間差を有して順次立上がる。
したがつて、第４図の場合も第３図と同様に、ビ
ツト線プリチヤージ動作開始時における瞬時ピー
ク電流が軽減される。
ーブ信号の立上がりタイミングが遅い場合
の動作を説明する。この場合、ビツト線プリチヤ
ージ動作開始信号φPR1〜φPR4の立上がりタイミン
グは、ローアドレスストローブ信号から作
成された４つの信号1〜4の立上がりタ
イミングにより決定される。この理由を以下に説
明する。第３図の場合と同様に、ビツト線プリチ
ヤージ動作開始信号φPR1の回路系を代表して動作
説明を行なうと、信号φR1′が立上がつてラツチ回
路L1が“Ｈ”レベルに反転した時点では、信号
RAS1はまだ立上がつていない。したがつて、信
号φR1′の立上がりによつてはビツト線プリチヤー
ジ動作開始信号φPR1は立上がらない。その後、ロ
ーアドレスストローブ信号が立上がつて信
号1が立上がると、ANDゲートG1の両入力
が“Ｈ”レベルになるため、ビツト線プリチヤー
ジ動作開始信号φPR1が立上がる。このように、ロ
ーアドレスストローブ信号の立上がりタイ
ミングが遅い場合は、ビツト線プリチヤージ動作
開始信号φPR1の立上がりタイミングは信号1
の立上がりタイミングにより決定される。この場
合、アクテイブプルアツプ動作開始信号φR1の立
上がりタイミングからビツト線プリチヤージ動作
開始信号φPR1の立上がりタイミングまでの時間幅
D3は、ローアドレスストローブ信号の立上
がりタイミングによつて長短を生じるが、少なく
とも前記時間幅D2よりも長くなつている。した
がつて、第３図の場合と同様、アクテイブプルア
ツプ動作開始からビツト線プリチヤージ動作開始
までの間の時間がアクテイブプルアツプ動作完了
に十分な時間だけ確保されることになる。なお、
ビツト線プリチヤージ動作開始信号φPR2，φPR3，
φPR4の各回路系についても、上記φPR1の回路系と
同様の動作を行なわれる。ここで、ビツト線プリ
チヤージ動作開始信号φPR1〜φPR4は、それぞれ所
定の遅延時間D1の時間差を有して順次立上がる。
したがつて、第４図の場合も第３図と同様に、ビ
ツト線プリチヤージ動作開始時における瞬時ピー
ク電流が軽減される。
以上説明した実施例によれば、以下に説明する
ような種々の効果が奏される。
ような種々の効果が奏される。
各ブロツクMA１〜MA４のアクテイブプル
アツプ動作およびビツト線プリチヤージ動作が
それぞれ所定の時間差を有して開始されるの
で、アクテイブプルアツプ動作時およびビツト
線プリチヤージ時におけるピーク消費電流の軽
減を図ることができる。したがつて、メモリ電
源の容量に対する要求が緩和される。また、ア
クテイブプルアツプ動作開始からビツト線プリ
チヤージ動作開始（ノンアクテイブ期間開始）
までの時間幅を各ブロツクについて最小限の一
定時間に均一化することができるので、従来の
ようにメモリのサイクル時間が長くなることが
ない。
アツプ動作およびビツト線プリチヤージ動作が
それぞれ所定の時間差を有して開始されるの
で、アクテイブプルアツプ動作時およびビツト
線プリチヤージ時におけるピーク消費電流の軽
減を図ることができる。したがつて、メモリ電
源の容量に対する要求が緩和される。また、ア
クテイブプルアツプ動作開始からビツト線プリ
チヤージ動作開始（ノンアクテイブ期間開始）
までの時間幅を各ブロツクについて最小限の一
定時間に均一化することができるので、従来の
ようにメモリのサイクル時間が長くなることが
ない。
各ブロツクにおけるアクテイブプルアツプ動
作開始からビツト線プリチヤージ動作開始まで
の時間幅を少なくともアクテイブプルアツプ動
作の完了に必要な時間だけ確保しているので、
メモリ動作に支障を来たすことがない。
作開始からビツト線プリチヤージ動作開始まで
の時間幅を少なくともアクテイブプルアツプ動
作の完了に必要な時間だけ確保しているので、
メモリ動作に支障を来たすことがない。
ビツト線プリチヤージ動作開始信号φPR1〜
φPR4の立上がりタイミングを、信号φR1′〜
φR4′および信号1〜4のいずれか遅い
方の立上がりタイミングによつて決定している
ため、ローアドレスストローブ信号の立
上がりタイミングに変動が生じても、アクテイ
ブプルアツプ動作完了に十分な時間を常に確保
することができ、またローアドレスストローブ
信号とメモリ動作との一致を図ることが
できる。
φPR4の立上がりタイミングを、信号φR1′〜
φR4′および信号1〜4のいずれか遅い
方の立上がりタイミングによつて決定している
ため、ローアドレスストローブ信号の立
上がりタイミングに変動が生じても、アクテイ
ブプルアツプ動作完了に十分な時間を常に確保
することができ、またローアドレスストローブ
信号とメモリ動作との一致を図ることが
できる。
なお、上記実施例では、半導体記憶装置を４つ
のブロツクに分割したが、この発明はこれに限定
されるものではなく、分割数は複数であればよ
い。
のブロツクに分割したが、この発明はこれに限定
されるものではなく、分割数は複数であればよ
い。
また、第５図ではアクテイブプルアツプ回路の
具体的な回路構成の一例を示したが、この発明は
アクテイブプルアツプ動作を行なう回路を備えて
いるすべての半導体記憶装置に適用することがで
き、アクテイブプルアツプ回路の種類は問わな
い。たとえば、CMOS回路系でＰチヤンネル
MOSFETを用いてアクテイブプルアツプ回路を
構成することもできる。
具体的な回路構成の一例を示したが、この発明は
アクテイブプルアツプ動作を行なう回路を備えて
いるすべての半導体記憶装置に適用することがで
き、アクテイブプルアツプ回路の種類は問わな
い。たとえば、CMOS回路系でＰチヤンネル
MOSFETを用いてアクテイブプルアツプ回路を
構成することもできる。
［発明の効果］
以上のように、この発明によれば、半導体記憶
装置を複数のブロツクに分割し、各ブロツクのア
クテイブプルアツプ動作およびビツト線プリチヤ
ージ動作を所定の時間差を有して順次的に開始す
るようにしたので、アクテイブプルアツプ動作時
およびビツト線プリチヤージ時における消費電流
のピーク値を低減することができる。したがつ
て、メモリ電源の容量に対する要求を緩和するこ
とができる。また、各ブロツクにおけるアクテイ
ブプルアツプ動作開始からビツト線プリチヤージ
動作開始（ノンアクテイブ期間開始）までの時間
幅を最適な時間幅に一定化することができ、従来
装置のようにメモリのサイクル時間が長くなると
いう問題点を解消することができる。
装置を複数のブロツクに分割し、各ブロツクのア
クテイブプルアツプ動作およびビツト線プリチヤ
ージ動作を所定の時間差を有して順次的に開始す
るようにしたので、アクテイブプルアツプ動作時
およびビツト線プリチヤージ時における消費電流
のピーク値を低減することができる。したがつ
て、メモリ電源の容量に対する要求を緩和するこ
とができる。また、各ブロツクにおけるアクテイ
ブプルアツプ動作開始からビツト線プリチヤージ
動作開始（ノンアクテイブ期間開始）までの時間
幅を最適な時間幅に一定化することができ、従来
装置のようにメモリのサイクル時間が長くなると
いう問題点を解消することができる。
第１図はこの発明の一実施例の概略構成を示す
ブロツク図である。第２図は第１図に示すアクテ
イブプルアツプ回路駆動系２およびプリチヤージ
回路駆動回路３の詳細を示す回路図である。第３
図および第４図は第１図および第２図に示す実施
例の動作を説明するためのタイミングチヤートで
ある。第５図は従来のダイナミツク型RAMにお
けるセンス系の周辺を示す回路図である。第６図
は第５図に示す従来例の動作を説明するためのタ
イミングチヤートである。 図において、BL，はビツト線、WLはワー
ド線、WLDMはダミーワード線、SA0はセンス
アンプ、AP0はアクテイブプルアツプ回路、MA
１〜MA４はメモリセルアレイブロツク、２はア
クテイブプルアツプ回路駆動系、３はプリチヤー
ジ回路駆動系、４はφR発生回路、１１〜１３，
２１〜２４，３１〜３３は遅延回路、L1〜L4は
ラツチ回路、４１〜４４はインバータ、G1〜G4
はANDゲートを示す。
ブロツク図である。第２図は第１図に示すアクテ
イブプルアツプ回路駆動系２およびプリチヤージ
回路駆動回路３の詳細を示す回路図である。第３
図および第４図は第１図および第２図に示す実施
例の動作を説明するためのタイミングチヤートで
ある。第５図は従来のダイナミツク型RAMにお
けるセンス系の周辺を示す回路図である。第６図
は第５図に示す従来例の動作を説明するためのタ
イミングチヤートである。 図において、BL，はビツト線、WLはワー
ド線、WLDMはダミーワード線、SA0はセンス
アンプ、AP0はアクテイブプルアツプ回路、MA
１〜MA４はメモリセルアレイブロツク、２はア
クテイブプルアツプ回路駆動系、３はプリチヤー
ジ回路駆動系、４はφR発生回路、１１〜１３，
２１〜２４，３１〜３３は遅延回路、L1〜L4は
ラツチ回路、４１〜４４はインバータ、G1〜G4
はANDゲートを示す。
Claims (1)
- 【特許請求の範囲】 １ 行列状に配列された複数のメモリセルを有し
かつ複数のブロツクに分割されたメモリセルアレ
イと、 前記メモリセルアレイの各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続される複
数のビツト線対と、 各前記ビツト線対に設けられ、対応のビツト線
対の電位差を検知し増幅するための複数のセンス
アンプ手段と、 各前記ビツト線対に設けられ、対応のビツト線
対の高電位側のビツト線の電位を所定電位にプル
アツプするための複数のアクテイブプルアツプ回
路手段と、 各前記ビツト線対に設けられ、対応のビツト線
対の各ビツト線の電位を所定電位にプリチヤージ
するための複数のプリチヤージ回路手段と、 前記アクテイブプルアツプ回路手段を前記メモ
リセルアレイの前記ブロツク単位で活性化するプ
ルアツプ活性化信号を発生する手段を含み、前記
アクテイブプルアツプ回路手段を前記メモリセル
アレイブロツク単位で時間差を有して順次活性化
するアクテイブプルアツプ回路順次駆動手段と、 前記プリチヤージ回路手段を前記メモリセルア
レイブロツク単位で所定の時間差を有して順次活
性化するプリチヤージ回路順次駆動手段とを備
え、 前記プリチヤージ回路順次駆動手段は、 各前記メモリセルアレイブロツクに対応して設
けられ、対応のメモリセルアレイブロツクに含ま
れるアクテイブプルアツプ回路手段へ与えられる
プルアツプ活性化信号を対応のアクテイブプルア
ツプ回路手段の動作完了に十分な時間遅延させる
複数の遅延手段と、 外部から与えられる外部プリチヤージ開始指示
信号を入力するための手段と、 前記外部プリチヤージ開始指示信号に応答し
て、各前記メモリセルアレイブロツクに対する互
いに所定の時間差を有するプリチヤージ開始指示
信号を生成する生成手段と、 各前記メモリセルアレイブロツクに対応して設
けられ、前記複数の遅延手段のうちの対応の遅延
手段からの遅延プルアツプ活性化信号と前記生成
手段からの対応のプリチヤージ開始指示信号とを
受け、受けた遅延プルアツプ活性化信号と受けた
プリチヤージ開始指示信号の活性化タイミングの
遅い方の活性化タイミングに応答して対応のメモ
リセルアレイブロツクへ前記プリチヤージ回路手
段を活性化するプリチヤージ活性化信号を与える
手段とを含む、半導体記憶装置。 ２ 前記外部プリチヤージ開始指示信号は、外部
から与えられるロウアドレスストローブ信号の反
転信号である、特許請求の範囲第１項記載の半導
体記憶装置。 ３ 前記プリチヤージ活性化信号を与える手段
は、 各前記メモリセルアレイブロツクに対応して設
けられ、前記複数の遅延手段のうちの対応の遅延
手段の出力をラツチしかつ出力するための複数の
ラツチ手段と、 各前記メモリセルアレイブロツクに対応して設
けられ、前記生成手段からの対応のプリチヤージ
開始指示信号と前記複数のラツチ手段のうちの対
応のラツチ手段の出力とに応答して対応のメモリ
セルアレイブロツクに対するプリチヤージ活性化
信号を発生する複数のゲート手段とを含み、各前
記ゲート手段は、両入力がともに活性状態のとき
のみその出力を活性状態とし、 各前記メモリセルアレイブロツクに対応して設
けられ、対応のゲート手段から与えられるプリチ
ヤージ活性化信号の不活性状態に応答して対応の
遅延手段の出力を対応のラツチ手段の入力へ伝達
する複数の伝達手段とを備える、特許請求の範囲
第１項または第２項に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275567A JPS62134895A (ja) | 1985-12-06 | 1985-12-06 | 半導体記憶装置 |
| US06/929,371 US4774691A (en) | 1985-11-13 | 1986-11-12 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275567A JPS62134895A (ja) | 1985-12-06 | 1985-12-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62134895A JPS62134895A (ja) | 1987-06-17 |
| JPH0522317B2 true JPH0522317B2 (ja) | 1993-03-29 |
Family
ID=17557245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60275567A Granted JPS62134895A (ja) | 1985-11-13 | 1985-12-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134895A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950010622B1 (ko) * | 1992-05-20 | 1995-09-20 | 삼성전자주식회사 | 비트라인 센싱 제어회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS60242592A (ja) * | 1984-02-22 | 1985-12-02 | インテル・コ−ポレ−シヨン | 金属酸化膜半導体ダイナミック・ランダム アクセス・メモリ |
-
1985
- 1985-12-06 JP JP60275567A patent/JPS62134895A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS60242592A (ja) * | 1984-02-22 | 1985-12-02 | インテル・コ−ポレ−シヨン | 金属酸化膜半導体ダイナミック・ランダム アクセス・メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62134895A (ja) | 1987-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4344156A (en) | High speed data transfer for a semiconductor memory | |
| US6226215B1 (en) | Semiconductor memory device having reduced data access time and improve speed | |
| US5293347A (en) | Semiconductor memory device having read/write operation improved in pipe line processing | |
| US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
| US5826056A (en) | Synchronous memory device and method of reading data from same | |
| JP4203384B2 (ja) | 半導体装置 | |
| JPH05298876A (ja) | シリアル記憶装置 | |
| JPH10106264A (ja) | 半導体記憶装置 | |
| JP2781080B2 (ja) | ランダムアクセスメモリ | |
| US5930196A (en) | Multi-bank memory device with compensation for line loading | |
| US4774691A (en) | Semiconductor memory device | |
| JPH0522316B2 (ja) | ||
| US5812464A (en) | Column select signal control circuits and methods for integrated circuit memory devices | |
| US5825702A (en) | Synchronous storage device and method of reading out data from the same | |
| US5610863A (en) | Memory device having a booster circuit and a booster circuit control method | |
| JPH06101229B2 (ja) | ダイナミツク・ランダム・アクセス・メモリ | |
| US5841730A (en) | Semiconductor memory device having synchronous write driver circuit | |
| KR100334574B1 (ko) | 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치 | |
| US6256244B1 (en) | Self refresh apparatus in semiconductor memory device | |
| JPH0522317B2 (ja) | ||
| JPS63183693A (ja) | 半導体記憶装置 | |
| JP3445477B2 (ja) | 半導体記憶装置 | |
| JPH0814988B2 (ja) | 半導体記憶装置 | |
| JP3335410B2 (ja) | シリアルアクセスメモリ | |
| JP3057751B2 (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |