WO2000003397A1 - Integrated circuit - Google Patents

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Yoshiharu Aimoto
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Nec Corporation
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers

Definitions

  • the present invention relates to a precious circuit, and particularly to a road where the DRAM section and the logic section are difficult to be integrated into one chip.
  • DRAM dynamic random access memory
  • logic logic
  • One purpose of the responsibilities of the DRAM and the logic on one chip is to activate the sense amplifiers of several kilobytes of DRAM ⁇ at a time, and de-load them to the logic part.
  • the goal is to get a wide memory bus bandwidth.
  • FIG. 7 is a block diagram showing an example of a semiconductor device in which the DRAM and the logic are mounted on one chip.
  • This half circuit is composed of a DRAM array section 1, a transistor section 2, a logic section 3, and an unloading section 4.
  • the DRAM array unit 1 includes a memory cell 5, a bit line pair BLT0 to BLTm, BLN0 to BLNm for transferring write data to the memory cell 5 or read data from the memory cell 5, a precharge and an equalize control.
  • the logic unit 3 includes a register 9 for storing data transferred from the DRAM unit 1 and a unique logic circuit in the chip based on data from the DRAM unit 1. Has logic 10.
  • the transfer gate unit 2 controls the connection between the DRAM unit 1 and the logic unit 3 by means of a transfer gate code (TG).
  • the control unit 4 generates an X-decoder 11 for applying the address lines WL0 to WLn by an address input, and a control code for selecting a bit line pair to be written or read externally by an address input.
  • the transfer gate 2 is turned off, and the register 9 is activated, so that the data is lost in the logic section 3 and the logic section 3 reads this data.
  • the write back to the memory cell is performed after the transfer gate 2 is turned off.
  • the sense amplifier 8 of several kilobytes or more is activated at a time, and the data amplified by the sense amplifier 8 is collectively written to the logic unit 3 to achieve a wide memory bus bandwidth. .
  • the power consumption and the peak current when transferring data to the mouthpiece are large.
  • Nikkei Gazette In the precious circuit described in No. 2, although the increase of the peak current can be suppressed by sequentially activating the sense amplifiers, it is hard to say that the reduction of the entire current is + ⁇ .
  • the present invention provides a semiconductor device comprising a DRAM circuit having a plurality of dynamic memory cells and a logic section on a single chip.
  • a first unit for amplifying a small signal read from a dynamic memory cell to a first amplitude level lower than the power supply, and a signal for the first amplitude level in the self logic unit Transformers and Ml Second amplifying means for amplifying the signal of the amplitude level of the power supply voltage to the amplitude level of the power supply voltage to make a front opening jig portion; and amplifying the signal of the first amplitude level to the signal of the power supply voltage level, and And third amplification means for writing back to the dynamic memory cell.
  • the data of the small signal read from the memory cell is converted into an I-level signal lower than the power supply on the side of the DRAM having a large parasitic capacitance and a heavy load: ⁇ ⁇ .
  • the signal is amplified to the power supply level by the second amplifier, and the write-back to the dynamic-memory cell is performed in the first amplifier.
  • the amplification is performed by a third amplification unit that amplifies the obtained signal to a power supply voltage level. This reduces the bleeding current and the peak current when reading a signal from the memory cell.
  • the write-back of data to the memory cell is performed at a desired timing and sequentially after data is transferred from the DRAM to the logic unit.
  • FIG. 1 is a block diagram showing the configuration of a half-noble circuit according to a first embodiment of the present invention.
  • FIG. 2 is a signal timing chart of the circuit in FIG. 1, and FIG. 2 is a block diagram showing the configuration of the ⁇ shape cage circuit,
  • FIG. 4 is a signal timing chart of the circuit of FIG. 3, and
  • FIG. 5 is a circuit diagram of a semiconductor circuit according to a third embodiment of the present invention.
  • FIG. 6 is a block diagram showing the configuration, and FIG. 6 is a fourth embodiment of the present invention!
  • FIG. 7 is a block diagram showing the configuration of the conventional semi-reliable circuit
  • FIG. 8 is a signal timing chart of the semi-precious circuit of FIG. It is. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention.
  • the precious circuit is composed of DRAM array part 1, transfer gate part 2, logic part 3, and ijjf «4.
  • the DRAM array unit 1 includes a memory cell 5, a bit line pair BLTO to BLTin, BLN0 to BLm for transferring write data to the memory cell 5 or read data from the memory cell 5, a precharge equalization control.
  • Word PDL Precharge and equalize bit line pairs BLT0 to BLTm and BLN0 to BLm by bit line Precharge-equalize path 6, read / write control RS / WS Write / external to memory cell
  • a read / write switch 7 for reading data from a memory cell and a sense amplifier 8 for sensing a small signal read from a memory cell as a bit result to a sense amplifier ⁇ ⁇ SAP, SAN ⁇ if level.
  • the logic unit 3 is composed of a register 9 that stores the data ⁇ from the DRAM unit 1 and a DRAM unit 1 that generates an arbitrary logic circuit in the chip. It has a logic 10.
  • the transfer gate unit 2 controls the connection between the DRAM unit 1 and the logic unit 3 by a transfer gate signal (TG).
  • the sense amplifier power supply SAP and SAN for amplifying the minute signal read out to the bit line to the amplitude level that can be increased by the register 9 of the logic unit 3 is generated by inputting the sense amplifier signal (SE1).
  • Sense amplifier driver 14 Data is written to the Riseru Amplify data to power level when performing reversion
  • SAP SAN Sense amplifier activity ⁇ Sense amplifier driver 15 that is generated by input of H signal (SE2), selector 13 that sense amplifier driver connected to sense amplifier 8, It has a register control circuit 16 for generating the word of the register of the logic section 3 by the register »P signal (SE3).
  • the operation of the integrated circuit will be described with reference to the signal timing chart of FIG.
  • a small signal is read out from the selected memory cell to a bit line precharged to half of the power supply.
  • the / h signal is amplified by the sense amplifier 8 controlled by the sense amplifier driver 14 to a low level of less than «! £ between the sense amplifier power supply SAP (power supply voltage) and the SAN (GND). Is done.
  • the sense amplifier of several kilobytes m is activated at a time, but the current required for the bit line with large parasitic capacitance is reduced by keeping the leakage level low by 1 As a result, the peak power of the power supply can be reduced.
  • the combined data is transferred to the register 9 of the logic sound 3 by making the transfer gate 2 conductive.
  • the signal is activated by activating the register at a threshold lower than the TO level of the amplified wheat. In other words, it amplifies the low-level symbols at the view level to the power level.
  • the data write back to the memory cell which has lost the charge due to the read is performed by the sense amplifier 8 which is transferred by the sense amplifier driver 15 after the data is written into the logic section 3. The rewriting is performed at a certain timing.
  • the bus 15 is provided. Its configuration is the same as the first. With this good UNA configuration, an active '14 I spoon of the sense amplifier, it forces 5 kills to perform in the divided DRAM ⁇ Les I réelle
  • the ffiff of the circuit of the present embodiment will be described.
  • the operation of the DRAM array unit 1 ⁇ logic unit 3 ⁇ "evening S ft is the same as that of the first male embodiment, and the writing back to memory cell 5 is different.
  • the peak current of the memory cell return is reduced.
  • FIG. 5 is a block diagram showing a configuration of a semiconductor circuit according to a third embodiment of the present invention.
  • a block 40 including a DRAM section 1, a transfer gate section 2 and a logic section 3 of the first section is provided together with ⁇ C, and is shown in the first section.
  • One such leg 4 makes these possible.
  • FIG. 6 is a block diagram showing a configuration of a semi-reflective circuit according to a fourth embodiment of the present invention.
  • a block 30 including the DRAM unit 1, the transfer unit 2 and the logic unit 3 of the second embodiment is provided in parallel with the circuit shown in FIG. These are to be made into shoes by one f »4.
  • the degree of freedom of the circuit fog is improved.
  • J3 ⁇ 4 ⁇ the present invention has been described on the basis of its controversy.
  • the semi-reflective circuit of the present invention has a structure which is only applicable to the above-mentioned actual configuration.
  • a circuit with various modifications and changes is also included in the scope of the present invention.
  • the circuit of the present invention has the effect of reducing power consumption and peak current when data is transferred from the DRAM section to the logic section.
  • the write-back timing of the data to the dynamic memory cell array can be set to be different for each of the divided DRAM arrays, activation of the sense amplifier at the time of writing back the memory cell can be performed. The power can be divided and the peak current at the time of writing back can be reduced.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

漏分野
この発明は、 貴回路に関し、 特に DRAM部とロジック部とを 1 チップに難した 路に附る。
明
田
背:
近年、 ダイナミックランダムアクセスメモリ （DRAM) とロジックとを 1 チップに «fる 回路の開発力 んに行われている。 D R AMと ロジックとを 1チップに^ f る ^責 d ^の 1つの目的は、 DRAM の数 Kバイト ±の^:のセンスアンプを一度に活性化してロジック部にデ 一夕 ¾tすることで、 広いメモリバスバンド幅を得ることである。
図 7は、 の DRAMとロジックとを 1チップに鐘した ^責回 路の一例を示すブロック図である。 この半 回路は、 DRAMアレイ 部 1、 卜ランスファゲ一ト部 2、 ロジック部 3、 及び、 舗卸部 4から構成さ れる。
DRAMアレイ部 1は、 を格 るメモリセル 5、 メモリセル 5への 書込みデータ又はメモリセル 5からの読出しデータを転送するビット線対 BLT0〜BLTm、 BLN0〜BLNm、 プリチャージ.ィコライズ制謝言号 PDL によって ビット線対 BLT0〜BLTm、 BLNO-BLNmのプリチャージ 'ィコライズを行うプリ チャージ ·ィコライズ回路 6、 リード/ライト制御信号 RS/WSによってメモリ セルに対する外部からの書込み及び外部への読出しを舗 ίΡΤるリード/ライ ト （READ/WRITE) スィッチ、 及び、 メモリセルからビット線対に読み出され た微小信号をセンスアンプ電源 SAP、 SANのレベルまで増幅するセンスアンプ を有している。
ロジック部 3は、 D R AM部 1から転送されるデータを格 ftするレジスタ 9、 及び、 DRAM部 1から されるデータによって ί£意の論理回路をチ ップ内に構 ること力河能なロジック 10を有している。 トランスファゲ一 ト部 2は、 トランスファゲ一ト制衝言号 (TG) によって DRAM部 1 とロジ ック部 3の接続を制御する。制御部 4は、 ァドレス入力によってヮ一ド線 WL0 ~WLnを ¾Kする Xデコーダ 11、 アドレス入力によって外部からの書込みま たは外部への読出しを行うビット線対を選択する制麵言号を生成する Υデコ —ダ 12、 ビッ卜線に読み出された微小信号を レベルにまで増 Ψ畐するセン スアンプ 8のセンスアンプ SAP、 SANをセンスアンプ活性化信号 (SE2) の入力によって るセンスアンプドライバ 15、 及び、 ロジック部 3のレ ジス夕の Mi号をレジスタ 言号 (SE3) によって生成するレジス夕 回路 16を有している。
次に、 図 8の信号タイミングチャート参照して上記 責回路の動作 を説明する。 まず、 ί£意のワード s '選択されると、 選択されたメモリセル から、 電源 の 1/2の ¾ΙΪにプリチャージされたビット線に微小信号が読 み出される。 この微小信号は、 センスアンプ 8によって、 センスアンプドラ ィバ 15で «されたセンスアンプ電源 SAP SAN (GND) のレベル まで増幅される。 このとき、 数 Kバイト i:のセンスアンプが一度に活性化 される。 増幅されたデータは、 レジス夕 9を非 としてからトランスファ ゲー卜 2を導通させることで、 ロジック部 3のレジス夕 9に ¾1する。 次い で、 トランスファゲート 2を非導通とし、 レジス夕 9を活性化することでデ —夕を傲寺し、 ロジック部 3でこのデータを する。 メモリセルへの書き 戻しは、 トランスファゲート 2を非導通とした後に行われる。 上記 責回路では、 数 Kバイト以上のセンスアンプ 8を一度 に活性化し、 センスアンプ 8で増幅したデータを一括してロジック部 3に書 き込むことで広いメモリバスバンド幅を ¾ ^している。 しかし、 このように 多数のセンスアンプを活性化すると、 口ジック部にデータ転送する際の消費 電 汲びそのピーク電流が大きいという欠点がある。
上記欠点を刻艮する半 ^責回路が、 特開平 6 - 2 7 5 0 6 3号公報に 記載されている。 該公報に記載の 責回路では、 畐【Jビット線を備え、 センスアンプの活性化を順次に行うことで副ビット線の ¾¾¾電流を低く抑 え、 これによつてメモセルからのデータ読出しの際のピーク電流の増大を抑 えている。
二記公報:二記載の ^貴回路では、 センスアンプの活性化を順次に行 うことでピーク電流の増大を抑えることが きるものの、 全体の 流の 削減は +^とは言い難い。
本発明の目的は、 上記に鑑 D RAMとロジックとを 1つのチップ上に 搭載した半 » ^貴回路において、 D R AM部から口ジック部に^"夕を伝 ¾ "る際の消麵流及びピーク電流を共に小さくできる 責回路を提 供することにある。 発明の開示
上記目的を«するために、 本発明の第 1発明の半^ Sf«§は、 複数 のダイナミック ·メモリセルを有する D RAM部とロジック部とを 1チップ に鍾した ^責回路において、 鎌己ダイナミック ·メモリセルから読 み出された微小信号を電源 よりも低レ第 1の振幅レベルに増幅する第 1 の聯評段と、 編己第 1の振幅レベルの信号を l己ロジック部に る卜 ランスファゲ一卜と、 Ml己卜ランスファゲ一卜によつて された l己第 1 の振幅レベルの信号を前記電源電圧の振幅レベルに増幅して前口ジック部に する第 2の増幅手段と、 己第 1の振幅レベルの信号を前記電源電圧レ ベルの信号に増幅して前記ダイナミック ·メモリセルに書き戻す第 3の増幅 手段とを備えることを とする。
本発明の 貴回路では、 メモリセルから読み出した微小信号のデー 夕を、 寄生容量が大きく重レ負荷の D RAM側では電源 よりも低レ «I レベルの信号に:^ ϋし、 トランスファゲ一卜でロジック側に S した後に第 2の増巾薛段で電源 ¾ΕΕ©¾ϋレベルにまで増幅し、 更に、 ダイナミック - メモリセルへのデ一夕の書き戻しは、 第 1の増巾評段で された信号を電 源電圧のレベルに増幅する第 3の増幅手段によって行う。 これによつて、 メ モリセルからの信号の読出しに際して な消鶴»びピーク電流を低減 する。
ここで、 好ましくは、 メモリセルへのデ一夕の書き戻しは、 DRAMから ロジック部にデータを した後に 意のタイミングで且つ順次に行う。 醒の簡単な説明
図 1は、 本発明の第 1 の実 »態例の半# ^貴回路の構成を示すブロッ ク図、 図 2は、 図 1の 責回路の信号タイミングチャート、 図 3は、 本発明の第 2の«形籠の^ ^責回路の構成を示すブロック図、 図 4 は、 図 3の 回路の信号タイミングチャート、 図 5は、 本発明の第 3の実»態例の半導 責回路の構成を示すブロック図、 図 6は、 本発明 の第 4の実施形!！^の半 貴回路の構成を示すブロック図、 図 7は、 従 来の半 # ^責回路の構成を示すブロック図、 図 8は、 図 7の半¾ ^貴回 路の信号タイミングチヤ一卜である。 発明を するための最良の形態
以下、 IHを参照して本発明の実施形態例に基づいて本発明を更に詳細に 説明する。 図 1は、 本発明の第 1の の の構成を示 すブロック図である。 ^^貴回路は、 DRAMアレイ部 1、 卜ランスフ ァゲート部 2、 ロジック部 3、 及び、 ijjf«4から構成される。
DRAMアレイ部 1 は、 をキ るメモリセル 5、 メモリセル 5への 書込みデータ又はメモリセル 5からの読出しデータを転送するビッ卜線対 BLTO〜BLTin、 BLN0〜BL m、 プリチャージ 'ィコライズ制謝言号 PDLによって ビッ卜線対 BLT0〜BLTm、 BLN0〜BL mのプリチャージ ·ィコライズを行うプリ チャージ -ィコライス 路6、 リ一ド /ライト制 号 RS/WSによってメモリ セルに対する外部からの書込み及 部への読出しを Wる READ/WRITEス イッチ 7、 及び、 メモリセルからビット績に読み出された微小信号をセン スアンプ ¾¾SAP、 SAN ©i f レベルまで^ するセンスアンプ 8を有してい る。
ロジック部 3は、 DRAM部 1から βされるデ一夕を るレジスタ 9、 及び、 DRAM部 1力 βされる ^"夕によって任意の論理回路をチ ップ内に構成すること力河能なロジック 10を有している。 トランスファゲ一 ト部 2は、 トランスファゲート 号 (TG) によって DRAM部 1 とロジ ック部 3の接続を制 Wる。 聽 154は、 アドレス入力によってメモリセル を^するためのヮード線 WL0〜WLnを する Xデコーダ 11、アドレス入力 によって外部からの書込みまた〖 部への読出しを行うビット線対を す る細剛言号を «fる Yデコーダ 12、 メモリセル 5からビット線に読み出さ れた微小信号をロジック部 3のレジス夕 9で増 能な振幅レベルにまで増 幅するためのセンスアンプ電源 SAP、 SANをセンスアンフ 性ィ匕信号 (SE1) の入力によって生成するセンスアンプドライバ 14、 メモリセルへのデータ書 き戻しを行う際に電源 レベルにまでデータを増幅
SAP, SANをセンスアンプ活¾{ヒ信号 (SE2) の入力によって生成するセンスァ ンプドライバ 15、 センスアンプ 8に接続されるセンスアンプドライバを するセレクタ 13、
Figure imgf000008_0001
ロジック部 3のレジス夕の 言号をレジス夕 »P 信号 (SE3) によって生成するレジス夕制御回路 16を有している。
次に、 図 2の信号タイミングチャートを参照して の 積回路の動作を説明する。 まず、 ffitのワード繊¾ ^されると、 選択され たメモリセルから電源 の 1/2の にプリチャージされたビッ卜線に微 小信号が読み出される。 こ /h言号は、 センスアンプドライバ 14によって 制御されるセンスアンプ 8によって、 センスアンプ電源 SAP (電源電圧） と SAN (GND) との間の «!£よりも低い碰の禱畐レベルに増幅される。 このと き、 数 κバイト m:のセンスアンプが一度に活性化されるが、 増 1»の漏 レベルを低く抑えたことで、 大きな寄生容量を ¾ るビット線の に必 要な電流が少なくて足りること力ら、 電源のピーク電 ^貴回路 の全体の消 氐く抑えられる。
聯畐されたデータは、 トランスファゲ一卜 2を導通させることでロジック 音 3のレジス夕 9に転送される。 トランスファゲート 2を非導通とした後に、 増幅麦の TOレベルよりも低いスレツシュホールドで するレジス夕を活 性化させて、 信号を取りこむ。 つまり、 観レベルの低レ >ί言号を電源 レ ベルにまで増幅する。 読出しのために電荷を失つたメモリセルへのデータ書 き戻し謝乍は、 ロジック部 3にデータ力 ¾き込まれた後に、 センスアンプド ライバ 15によって 卸されるセンスアンプ 8によって行なわれ、 この書き戻 し I 乍 定のタイミングで行なわれる。
次に、 本発明の第 2の n»麵について麵を参照して識田に説曰 j る。 図 3を参照すると、； の ^では、 D RAMアレイ部 1 を複数に分割し、 分割された各 D RAMァレイ部 20毎に
バ 15を設けている。 そ の構成は第 1の と同様である。 このよ うな構成とすることで、 センスアンプの活 '14ィ匕を、 分割された DRAMァレ ィ»に行うこと力 5きる。
図 4の信号タイミングチャートを参照して本 形態例の半 ¾ ^責回路 の ffiff乍を説 Wる。 DRAMアレイ部 1 力^ロジック部 3への^"夕 S ft 作は第 1の雄形態例と同様であり、 メモリセル 5への書き戻し謝乍が異な る。 書き戻し謝乍は、 センスアンフ 性化信号 SE2卜 SE2nの麵匕タイミン グを各センスァンプドライバごとにずらすことにより、 分割された D R AM アレイ部 10毎に II酖に行なう。
本発明の第 2の では、 第 1 の 藤 に加え、 メモリ セリ^ \0»き戻しのピーク電流を低 'きるという を Tる。
図 5は、 本発明の第 3の実 »態例の半 ^回路の構成を示すブロッ ク図である。 本難形!!^の ^責回路では、 第 1の¾»«の DR AM部 1、 トランスファゲート部 2及びロジック部 3を含む ブロック 40 を^ C併設し、 第 1の¾»«に示したような 1つの 脚部 4によって、 これらを»するものである。
図 6は、 本発明の第 4の実»態例の半 責回路の構成を示すブロッ ク図である。 本 «形態例の半 # ^責回路では、 第 2の 態例の D R AM部 1、 トランスファゲ一卜部 2及びロジック部 3を含む ブロック 30 を^ ¾併設し、 第 1の に示したような 1つの f»部 4によって、 これらを靴 するものである。
1己第 3及び第 4の鐘 では、 各回路ブロック 40、 30を一括して制 iP "る一括モ一ドと、 各回路プロックを戦虫で垂させる戰虫モ一ドの何れ でも ί働させること力 きる。 これによつて、 回路霧の自由度が向上する。 J¾±、 本発明をその議な ¾»ϋ に基づいて説明したが、 本発明の半 責回路は、 上記実讓謂の構成にのみ P腕されるもので〖 ぐ 上 記 形 ^の構成から種々の修正及び を施した半 責回路も、 本 発明の範囲に含まれる。 産 の利用可能性
Ri:、 説明したように、 本発明の 回路では、 DRAM部から口 ジック部にデータを転送する際の消費電»びピーク電流を低減できる効果 がある。 また、 ダイナミック ·メモリセリレへのデ一夕の書き戻しタイミング を、 分割された各 DRAMアレイ に {£意にできる構成とすれば、 メモリ セ ^ \の書き戻しの際のセンスアンプの活性化を時分割で行うこと力 き、 書き戻しの際のピーク電流を小さくできる。

Claims

請 求 の 範 囲
1 . 複数のダイナミック ·メモリセルを ¾ る D RAM部とロジック部と を 1チップに鍵貴した^^責回路において、
前記ダイナミック ·メモリセルから読み出された微小信号を電源 王より も低い第 1の握 レベルに増幅する第 1の増幅手段と、 嫌 Ξ第 1の漏§レべ ルの信号を Ml己ロジック部に するトランスファゲートと、 tif己トランス ファゲ一トによって 室された Ml己第 1の振幅レベルの信号を l己電源 の ¾レベルに増幅する第 2の増 ^段と、 嫌己第 1の漏 レベルの信号を 前記電源電圧レベルの信号に増幅して前記ダイナミック ·メモリセルに書き m sの聯薛段とを備えることを とする 貴 。
2. 涯第 2の増巾評段は、 I己第 ι ©βレベルよりも低いスレッシュ ホールド で鍾するレジス夕であることを; ^とする、 請求項 1 に誘 の 櫬責回路。
3. 編己第 3の増巾評段は、 MS己ロジック部の動作とは ¾ϋのタイミング で话性化されることを繊とする、 請求項 1に記載の 責 。
4. 嫌己 DRAM部を複数のアレイ部に分割し、 該分割されたアレイ毎に l己第 3の増幅手段を備えることを とする、 請求項 1に記載の 積回路。
5. 己第 3の増巾 段を Sf^割で制御! "することを 敦とする、 請求項 4 に謙の ¥#ίΜ責回路。
6. 嫌己 DRAM部及びロジック部の組^:を複数備える、 請求項 1 に記 載の ^貴 。
7. 前記第 1の増幅手段と嫌己第 2の増 段を同じセンスアンプで構成 したことを とする、 請求項 1に言 B«の ¥# ^1責回路。
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