JPH08203276A

JPH08203276A - 半導体装置

Info

Publication number: JPH08203276A
Application number: JP7223207A
Authority: JP
Inventors: Kazushige Ayukawa; 一重鮎川; Takao Watabe; 隆夫渡部; Yoshinobu Nakagome; 儀延中込
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-11-22
Filing date: 1995-08-31
Publication date: 1996-08-09
Anticipated expiration: 2015-08-31
Also published as: JP3601883B2

Abstract

(57)【要約】【目的】高集積メモリと複数の演算回路を１チップ化し
た半導体装置において、メモリと演算回路間のデータ転
送効率を向上する。【構成】データを保持しておくメモリセルアレイ１０と
データを受取り演算を行う複数の演算回路４０に加え、
メモリセルＣ_ijのデータを演算回路へ送るリードパスＲ
1〜Ｒpと演算回路からメモリセルへデータを送るライト
パスＷ1〜Ｗpとを別々に持つ複数のデータ転送回路３０
を、半導体チップ９０上に集積する。【効果】リードパスとライトパスを別々に有することに
より、データの読み出しと書込みを同時に行えるので、
高速な画像データ処理ができる。一旦立ち上げたワード
線上にあるメモリセル内のデータ処理を順次行うことに
より、ワード線の立ち上げ回数を減らして消費電力を低
減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に係り、特
に高集積メモリと複数の演算回路を１チップ上に実現し
たデータ処理に好適な半導体装置に関する。

【０００２】

【従来の技術】従来、画像処理のような大量のデータを
処理するためにプロセッサとメモリを１ボードに搭載
し、専用の処理システムとして用いることによって高速
に処理を行う半導体装置が知られている。この従来例で
は、メモリとプロセッサがバスを介して接続されるため
バスアビトレーションが必要で、更に大量のデータにリ
ード／演算／ライトを繰り返すと図３Ｃに示したよう
に、リード／ライト及びその切り替えに多くの時間がか
かり、データ処理の効率が上がらなかった。

【０００３】また、更に進んだ従来例として、複数の演
算回路とメモリセルアレイとを同一のチップ上に搭載
し、メモリセルアレイ内の１本のワード線上のメモリセ
ルのデータを並列に読み出して、この読み出されたデー
タの演算処理を並列に実行する半導体装置が知られてい
る。この種の半導体装置としては、例えば、「相本、
他”メモリ集積型プロセッサＩＭＡＰＬＳＩのメモリ
部回路方式” １９９４年電子情報通信学会春季大会
講演論文集５−２６１Ｃ−６９３」に記載されたもの
がある。

【０００４】上記従来例では、２ＭｂのＳＲＡＭと６４
個の並列演算回路を集積し、ＳＩＭＤ(Single Instruct
ion stream Multiple Data stream)方式により演算回路
を並列に動作させている。このような半導体装置におい
ては、メモリセルアレイと同一のチップ上に搭載した複
数の演算回路を１つの命令で並列に動作させ、これを繰
返し実行することにより、様々な画像データ処理を行う
ことができる。この画像データ処理を行う場合、データ
処理に必要な演算自体はさほど難しくないが、処理すべ
きデータ量が膨大なため同じ計算を何回も繰り返す必要
がある。

【０００５】上記複数の演算回路とメモリセルアレイと
を搭載した従来の半導体装置を用いて画像データを処理
する場合、まず、メモリセルに書き込まれているデータ
を読み出し、次にＳＩＭＤ型演算回路を用いて必要な演
算を行い、最後に、演算結果をメモリセルに書き込むと
いう動作が繰り返し実行される。ここで、読み出しに必
要な時間をｔr、演算に必要な時間をｔc、書き込みに必
要な時間をｔwとする。上記従来の半導体装置では、読
み出し、演算、書き込みの一連の動作を逐次行なうとす
ると、所要時間は合計で(ｔr＋ｔc＋ｔw)となり、これ
をｍ回繰り返し行なった場合に必要な時間はｍ×(ｔr＋
ｔc＋ｔw)となる。今後、半導体製造技術の進展により
微細化が進んで演算回路の高速動作が期待できるので、
演算内容が同じなら演算に必要な時間ｔcの短縮は可能
である。

【０００６】

【発明が解決しようとする課題】しかしながら、前述し
た複数の演算回路とメモリセルアレイを同一チップ上に
集積した従来の半導体装置によれば、半導体製造技術の
進展により微細化が進んだとしても、メモリセルアレイ
に関しては、演算回路の場合とは逆に微細になればなる
ほど、メモリセルからの信号量を大きくとることが困難
となるため、読み出し、書き込みに要する時間ｔr及び
ｔwをあまり短縮することができない。このため、メモ
リセルから読み出したデータに演算処理を加え、同じメ
モリセルに書き戻す動作を繰返す画像データ処理の場合
には、読み出し時間ｔr、書き込み時間ｔwによってデー
タ処理の動作が律速されてしまうという問題点がある。

【０００７】そこで、本発明の目的は、画像データ処理
のように繰り返し同じ演算をする場合のデータ処理時間
の高速化を図ることができると共に、消費電力の低減も
可能な半導体装置を提供することにある。

【０００８】また、本発明の他の目的は、画像データ処
理専用のみならず通常のメモリとして主記憶にも使用で
きたり、或いは画像データ処理部分と通常のメモリ部分
との分割使用もできる多用途に使用可能な半導体装置を
提供することにある。

【０００９】

【課題を解決するための手段】前述した課題を解決する
ため、本発明に係る半導体装置は、複数のデータ線と複
数のワード線の交差部に配置された複数のメモリセルを
有するメモリセルアレイと、該メモリセルアレイ内の異
なる複数のメモリセルに記憶されている情報をワード線
に交差する異なる複数のデータ線に読み出すためにワー
ド線の少なくとも１本を選択するデコーダと、少なくと
も１つの演算回路と、該演算回路とメモリセルアレイと
の間のデータ転送を行なうデータ転送回路と、少なくと
もデータ転送回路とデコーダと演算回路を制御する制御
回路とを１チップに集積した半導体装置において、前記
データ転送回路が、前記デコーダにより選択されたワー
ド線と交差する複数のデータ線の内の一部のデータ線へ
の書き込みと他の一部のデータ線からの読み出しとを少
なくとも一部同一時間内に行なうことができるように、
リードパスとライトパスをそれぞれ独立して有すること
を特徴とするものである。

【００１０】前記半導体装置において、前記データ転送
回路は、複数のデータ線の内の所要本数のデータ線を選
んで、該データ線上に読み出された各データを演算回路
へ読出す機能と、該読み出し機能とは独立に、前記複数
のデータ線の内の所要本数のデータ線を選んで、該デー
タ線を介して演算回路からメモリセルへ書き込む機能と
を有することができる。

【００１１】また、前記データ線上に読み出された各デ
ータを演算回路へ読出す機能は、リードパスと各データ
線との間にそれぞれ設けた前記制御回路からの信号によ
り制御されるスイッチからなり、前記データ線を介して
演算回路からメモリセルへ演算結果を書き込む機能は、
ライトパスと各データ線との間にそれぞれ設けた前記制
御回路からの信号により制御されるスイッチから構成す
ることができる。

【００１２】更に、前記データ転送回路は、複数のデー
タ線を所要本数ずつに分割して構成した複数のブロック
と、各ブロックに対し設けられた１本もしくは１対のリ
ードパス及び１本もしくは１対のライトパスと、各ブロ
ック内のそれぞれのデータ線と各ブロックのリードパス
及びライトパスとの間にそれぞれ設けたリードパスへの
接続、ライトパスへの接続、オープンのいずれかの接続
状態に前記制御回路により制御されるスイッチとから構
成すれば好適である。

【００１３】また更に、前記データ転送回路は、前記各
ブロックがそれぞれ更に少ない本数ずつのデータ線に分
割した小ブロックに分割されると共に、各小ブロック内
のそれぞれのデータ線と各小ブロックのリードパス側及
びライトパス側にそれぞれ設けたリードパス接続線への
接続、ライトパス接続線への接続、オープンのいずれか
の接続状態に前記制御回路により制御されるスイッチ
と、各小ブロックの前記各リードパス接続線とリードパ
スとの間にそれぞれ設けた前記制御回路によりオン／オ
フするスイッチと、各小ブロックの前記各ライトパス接
続線とライトパスとの間にそれぞれ設けた前記制御回路
によりオン／オフするスイッチとから構成してもよい。

【００１４】また、前記半導体装置のいずれにおいて
も、前記メモリセルアレイに記憶したデータを外部から
直接アクセスする機能を備えるように構成することもで
きる。

【００１５】更に、本発明に係る半導体装置は、ワード
線と、該ワード線に交差する第１及び第２のデータ線
と、前記ワード線と第１及び第２のデータ線との交点に
それぞれ設けられた第１及び第２のメモリセルと、演算
回路と、該演算回路の入力端子に接続されたリードパス
と、前記演算回路の出力端子に接続されたライトパス
と、前記第１のデータ線と前記リードパス又はライトパ
スとの接続を行う第１のスイッチ手段と、前記第２のデ
ータ線と前記リードパス又はライトパスとの接続を行う
第２のスイッチ手段とを具備し、前記ワード線が活性化
されている間に、前記第１のスイッチ手段は前記第１の
データ線と前記リードパスとの接続を行い、前記第２の
スイッチ手段は前記第２のデータ線と前記ライトパスと
の接続を行うことを特徴とするものである。

【００１６】

【作用】本発明に係る半導体装置によれば、データを保
持しておくメモリセルアレイとデータを受取り演算を行
う演算回路との間で、データ転送回路はメモリセルのデ
ータを演算回路へ送るリードパスと演算回路からメモリ
セルへデータを送るライトパスを別々に持つことによっ
て、メモリセルアレイの出力を演算回路に転送すると同
時に演算回路の出力をメモリセルアレイへ転送すること
を可能とする。すなわち、リードパスとライトパスが独
立していることにより、メモリセルアレイと演算回路間
で別々のデータ線を選択して読み出し動作と書き込み動
作を一部同一時間内に重なりあってそれぞれ実行するこ
とができる。従って、メモリセルからデータを読み出
し、演算を行い、結果をメモリセルに書き戻すという処
理を繰返し行う場合において、リードパスとライトパス
を別々に持っているのでデータの読み出しと書込みを同
時に行うことができる。このため、一連の処理をｍ回繰
り返す場合に従来必要であった処理時間ｍ×(ｔr＋ｔc
＋ｔw)を、例えば読み出しと書き込みを演算時間ｔc内
に行なうことによって見かけ上ｔr＋ｍ×ｔc＋ｔwに短
縮することが可能となる。

【００１７】また、リードパスと各データ線との間にそ
れぞれ設けた前記制御回路からの信号により制御される
スイッチは、リードパスとデータ線とを接続することに
よって、前記複数のデータ線の内の選択された所要本数
のデータ線上に読み出されたデータを演算回路へ読出す
ことができ、ライトパスと各データ線との間にそれぞれ
設けた前記制御回路からの信号により制御されるスイッ
チは、前記複数のデータ線の内の選択された所要本数の
データ線を介して演算回路からメモリセルへ演算結果を
書き込むことができる。

【００１８】更に、前記データ転送回路は、複数のデー
タ線を所要本数ずつに分割して構成した複数のブロック
と、各ブロックに対し設けられた１本もしくは１対のリ
ードパス及び１本もしくは１対のライトパスと、各ブロ
ック内のそれぞれのデータ線と各ブロックのリードパス
及びライトパスとの間にそれぞれ設けた制御回路により
リードパスへの接続、ライトパスへの接続、オープンの
いずれかの接続状態に制御されるスイッチとから構成す
ることにより、１つのブロックからのデータ線をリード
パスに接続してメモリセルからデータを読み出すことが
できると同時に、同一ブロック内のデータ線をライトパ
スに接続して演算回路の演算結果をメモリセルに書き込
むことができる。

【００１９】また更に、前記データ転送回路は、前記各
ブロックがそれぞれ更に少ない本数ずつのデータ線に分
割した小ブロックに分割されると共に、各小ブロック内
のそれぞれのデータ線と各小ブロックのリードパス側及
びライトパス側にそれぞれ設けたリードパス接続線への
接続、ライトパス接続線への接続、オープンのいずれか
の接続状態に前記制御回路により制御されるスイッチ
と、各小ブロックの前記各リードパス接続線とリードパ
スとの間にそれぞれ設けた前記制御回路によりオン／オ
フするスイッチと、各小ブロックの前記各ライトパス接
続線とライトパスとの間にそれぞれ設けた前記制御回路
によりオン／オフするスイッチとから構成してリードパ
スとライトパスとが階層化され、スイッチを制御するた
めの信号線の数を少なくすることができる。

【００２０】また、前記メモリセルアレイに記憶したデ
ータを外部から直接アクセスする機能を備えることによ
り、本発明に係る半導体装置を画像処理専用に用いると
共に、必要に応じて通常のメモリとしても使用でき、或
いはメモリセルアレイのうち画像処理に必要な数のメモ
リセルだけを演算回路専用に用い、残りの部分を通常の
メモリに使用するなどの多用途に１チップで対応するこ
とができる。

【００２１】

【実施例】次に本発明に係る半導体装置の実施例につい
て、添付図面を参照しながら以下詳細に説明する。

【００２２】＜実施例１＞図１は、本発明に係る半導体
装置の一実施例を示す基本的な回路構成のブロック図で
ある。図１において参照符号１０はメモリセルアレイを
示し、このメモリセルアレイ１０はｎ本のワード線ＷＬ
i（i＝1〜n）とｍ本のデータ線ＤＬj（j＝1〜m）の各交
点に配置されたｉ行ｊ列のメモリセルＣ_ijから構成され
るＤＲＡＭセルアレイであり、各ワード線ＷＬiはメモ
リセルアレイ１０内のアクティブとなるメモリセルＣ_ij
を選択するためのデコーダ７０に接続される。また、デ
コーダ７０には、外部からアドレス指定が可能なように
入力ポート７１が接続される。各データ線ＤＬjは、Ｉ
／Ｏポート６１を介して外部とのデータ転送を行うシリ
アルアクセスメモリ６０に接続されると共に、メモリセ
ルアレイ１０から読出した信号を増幅および保持するセ
ンスアンプ２０を介して複数のブロックに分割され、そ
して各ブロックに対応した複数のデータ転送回路３０に
接続される。各データ転送回路３０は、対応する各演算
回路４０に接続されて、メモリセルアレイ１０から読み
出したデータをそれぞれの演算回路４０に転送する。各
演算回路４０は、Ｉ／Ｏポート５１を介して外部とのデ
ータの転送を行うシリアルアクセスメモリ５０に接続さ
れる。さらに、全体を制御する制御回路８０がＩ／Ｏポ
ート８１を介して外部と接続されると共に上記各回路２
０，３０，４０，５０，６０，７０に接続される。そし
て、上記各回路やＩ／Ｏポート等が１つのシリコンチッ
プ９０上に集積化されている。

【００２３】このように構成される本発明に係る半導体
装置の動作を、以下に説明する。この半導体装置は、チ
ップ９０の外部からＩ／Ｏポート５１及びシリアルアク
セスメモリ５０を介して入力されたデータと、メモリセ
ルアレイ１０内のデータに対して、演算回路４０を用い
てデータ処理を行うことができる。Ｉ／Ｏポート８１を
通して外部から命令とクロックを受けた制御回路８０
は、クロックに従ってデコーダ７０、センスアンプ２
０、データ転送回路３０、演算回路４０、シリアルアク
セスメモリ５０、シリアルアクセスメモリ６０の動作を
制御する。制御回路８０から命令を受けたデコーダ７０
は、入力ポート７１又は制御回路８０により指定された
アドレスに従って選択されたワード線ＷＬiを立ち上げ
て、メモリセルアレイ１０内のｉ行のメモリセル列
Ｃ_i1，Ｃ_i2，Ｃ_i3，……Ｃ_imをアクティブにする。アク
ティブとなったメモリセルの内容は、各メモリセルと接
続されたそれぞれのデータ線ＤＬ1〜ＤＬmを介して取り
出され、センスアンプ２０によって増幅されると共に保
持される。各データ転送回路３０は、制御回路８０によ
って選択された信号線ＳＳ1，ＳＳ2，ＳＳ3，……ＳＳq
に従ってｉ行のメモリセル列Ｃ_i1，Ｃ_i2，Ｃ_i3，……Ｃ
_imの内容を演算回路４０に送る。

【００２４】ここで、データ転送回路３０の詳細な構成
を図２に示す。尚、図１における複数のデータ転送回路
３０の１つ分だけを示した。データ転送回路３０は、リ
ードパスとライトパスを各１本ずつとｑ本のデータ線と
を１ブロックとして、全体でｐブロックから構成され
る。各ブロックは、ブロック内のｑ本のデータ線の中か
らリードパスとライトパスにそれぞれ１本ずつ接続でき
る。

【００２５】１本のワード線ＷＬiが立ち上げられてｉ
行のメモリセル列Ｃ_i1〜Ｃ_imの内容がデータ線ＤＬ1〜
ＤＬmにより取り出され、センスアンプ２０によって増
幅されると共に保持されると、センスアンプ２０を介し
て各データ転送回路３０に接続された各データ線ＤＬ1
〜ＤＬm上にデータが現れる。図２に示したデータ転送
回路３０には、データ線ＤＬ1〜ＤＬpqのｐ×ｑ本が接
続されているので、データ線ＤＬ1〜ＤＬpq上にデータ
が現れる。

【００２６】例えば、制御回路８０から出力された信号
線ＳＳ1の信号に従って第１ブロック〜第ｐブロック内
の各スイッチＳ₁1，Ｓ₂1，Ｓ₃1，……Ｓ_p1が、それぞれ
リードパスＲ1，Ｒ2，Ｒ3，……Ｒp側に接続されるとす
る。これにより、データ線ＤＬ1，ＤＬq+1，ＤＬ2q+1，
……ＤＬ(p-1)q+1上のデータがリードパスＲ1，Ｒ2，Ｒ
3，……Ｒpを通して演算回路４０に転送される。演算回
路４０は、データ転送回路３０から送られてきたデータ
と、チップ９０の外部からＩ／Ｏポート５１を介してシ
リアルアクセスメモリ５０へ入力されたデータとを用い
て所要の演算を行い、演算結果をそれぞれのライトパス
Ｗ1，Ｗ2，Ｗ3，……Ｗpに出力する。

【００２７】演算結果のデータを、読み出してきた各メ
モリセルにデータを書き戻す場合は、その演算に対して
予め決められた所定の演算時間が経過したら、制御回路
８０は信号線ＳＳ1に信号を送り、上記各スイッチＳ
₁1，Ｓ₂1，Ｓ₃1，……Ｓ_p1をそれぞれライトパスＷ1，
Ｗ2，Ｗ3，……Ｗp側に接続する。これにより、演算回
路４０はデータ転送回路３０を通して各メモリセル
Ｃ_i1，Ｃ_i(q+1)，Ｃ_i(2q+1)，……Ｃ_i((p-1)q+1)に演算
結果の書き込みを行う。

【００２８】尚、各スイッチＳ₁1，Ｓ₂1，Ｓ₃1，……Ｓ
_p1は、制御回路８０からの信号に応じてリードパス側、
ライトパス側、及びオープンのいずれかの接続状態をと
るスイッチであり、通常はオープン状態である。また、
所定の演算時間が経過した時に制御回路８０が信号線Ｓ
Ｓ1〜ＳＳqに信号を送る代わりに、演算が終了したこと
を示す信号を制御回路８０へ送るように演算回路４０を
構成してもよい。その場合、この演算終了信号によって
制御回路８０による信号線ＳＳ1〜ＳＳqの制御が容易に
なるため、制御回路８０の設計が簡略化できる。すなわ
ち、演算回路４０に複雑な演算を行えるように変更した
場合でも、予めその複雑な演算の所要時間を見積り、設
計し直すという必要が無くなり、制御回路８０をそのま
ま変更せずに使用することができる。

【００２９】ここでは、読み出しを行なったメモリセル
にデータを書き戻す場合について説明したが、他のメモ
リセルに書き込むことも容易である。その場合は、信号
線ＳＳ1，ＳＳ2，……ＳＳqによって所要のデータ線に
接続するスイッチを選択すればよい。さらに、複数のメ
モリセルに同じデータを書き込む場合は、複数の信号線
ＳＳ1，ＳＳ2，……ＳＳqによって複数のスイッチを１
つのライトパスに接続すればよい。

【００３０】このように、本実施例の半導体装置によれ
ば、演算回路がライトパスを介してメモリセルに書き込
みを行っている最中に、リードパスを用いて別のメモリ
セルから必要なデータを読み出して来ることができる。
例えば、各データ転送回路３０は、それぞれのライトパ
スＷ1，Ｗ2，Ｗ3，……Ｗpを通してメモリセルＣ_i1，Ｃ
_i(q+1)，Ｃ_i(2q+1)，……Ｃ_i((p-1)q+1)にデータの書き
込みを行うための経路を、制御回路８０からの信号線Ｓ
Ｓ1の信号により、各スイッチＳ₁１，Ｓ₂１，Ｓ₃１，…
…Ｓ_p１をそれぞれのライトパス側に接続すると同時
に、信号線ＳＳ2の信号により各スイッチＳ₁2，Ｓ₂2，
Ｓ₃2，……Ｓ_p2をそれぞれのリードパス側に接続し、デ
ータ線ＤＬ2，ＤＬq+2，ＤＬ2q+2，……ＤＬ(p-1)q+2を
リードパスＲ1，Ｒ2,Ｒ3，……Ｒpに接続する。これに
より、メモリセルＣ_i2，Ｃ_i(q+2)，Ｃ_i(2q+2)，……Ｃ
_i((p-1)q+2)のデータを読み出し演算回路４０に転送す
ることができる。必要に応じて、このような書き込み及
び読み出し動作を順次繰り返して、デコーダ７０により
選択されたワード線ＷＬiによってアクティブとなって
いるｉ行のメモリセル列Ｃ_i1，Ｃ_i2，Ｃ_i3，……Ｃ_imに
あるデータの処理を行えばよい。更に、他のワード線を
立ち上げて他の行のメモリセル列についても同様に処理
を行うことにより、メモリセルアレイ１０内の全てのデ
ータについて処理を行うことができる。

【００３１】１本のワード線を立ち上げることにより、
アクティブとなった各メモリセル内にあるデータが、前
述したように順次処理されて行く様子の一例を、図３Ａ
に模式的に示す。同図において、横軸は時間の経過を表
し、上段にはリードパスＲ1に接続されるデータ線名と
読み出しにかかる時間、中段には演算回路４０によるデ
ータ処理時間、および下段にはライトパスＷ1に接続さ
れるデータ線名と書き込みにかかる時間がそれぞれ示さ
れている。

【００３２】データの流れは破線の矢印で示されてい
て、例えばリードパスＲ1に接続されたデータ線ＤＬ1か
らｔr時間かけてメモリセルから読み出されたデータ
は、演算回路４０でｔc時間の間に処理され、ライトパ
スＷ1及びデータ線ＤＬ1を通してｔw時間かかって再び
メモリセルに書き込まれる。図３Ａを縦方向にデータの
流れで見ると、例えば、リードパスＲ1にデータ線ＤＬ3
が接続されているときに、演算回路４０ではデータ線Ｄ
Ｌ2から転送されたデータを処理しており、ライトパス
Ｗ1ではデータ線ＤＬ1から転送されて演算回路４０で処
理されたデータをデータ線ＤＬ1に転送している。すな
わち、メモリセルからの読み出し、データの演算、メモ
リセルへの書き込みの一連の動作が一度に行われてお
り、見かけ上データ処理に要する時間が短縮されてい
る。

【００３３】メモリセルからの読み出し時間ｔr、デー
タの演算時間ｔc、メモリセルへの書き込み時間ｔwのう
ち、データの演算時間ｔcが最も長いとすれば、１ブロ
ック分のｑ本のデータ線ＤＬ1，ＤＬ2，……ＤＬq上に
現れているｑ個のデータを全て処理するのにかかる時間
は、（ｔr＋ｑ×ｔc＋ｔw）となり、高速なデータ処理
が可能である。また、読み出し時間ｔr、演算時間ｔc、
書き込み時間ｔwのうち、読み出し時間ｔrあるいは書き
込み時間ｔwが最も長い場合の処理時間は、それぞれ
（ｑ×ｔr＋ｔc＋ｔw）、（ｔr＋ｔc＋ｑ×ｔw）とな
り、いずれにしても前述した従来例の半導体装置の場合
には処理時間が、ｑ×（ｔr＋ｔc＋ｔw）となるのに比
べて高速なデータ処理が可能である。

【００３４】図３Ｂには、上記処理を行った場合のタイ
ミングチャートを示した。１本のワード線が立ち上がっ
ている間に、リードパス／ライトパスを通して読出し／
書込みが一部同時に行われている。例えば、データ線Ｄ
Ｌ3からのデータが演算回路のリードパスＲ1に伝達され
ているのと同時に演算回路のライトパスＷ1からデータ
線ＤＬ1に演算結果のデータが伝達されている。なお、
この動作は先にデータ線ＤＬ2から読みだしたデータを
演算回路で処理する動作と並行して行われている。

【００３５】一方、従来例の図３Ｃを見ると、ワード線
を立ち上げてデータ線ＤＬ1'からのデータをリードし、
ワード線を立ち下げ、プロセッサがデータ処理をした
後、再度ワード線を立ち上げてライトを行い、ワード線
を立ち下げて、またワード線を立ち上げて次のデータ線
ＤＬ2'からのデータをリードするという作業を行ってい
る。このような作業は、バスアビトレーションにより行
われるものであり、通常のメモリチップとプロセッサチ
ップがバスで接続されている場合には避けられないもの
である。

【００３６】従って、本発明における動作を従来例と比
べると、本発明ではバスアビトレーションの必要がな
く、リード／ライトの切り替え時間が必要ないこと、ワ
ード線の再立ち上げの必要がないこと等の利点があげら
れる。従って、本発明は高速なデータ処理が可能である
ことがわかる。

【００３７】更に、データ転送回路３０では読み出しと
書き込みを独立に行うことができるので、目的に合わせ
てここで説明した以外のタイミングで動作させることも
容易である。例えば、データ線ＤＬ1，ＤＬ2，ＤＬ3か
ら連続してデータを読み出し、３つのデータを用いて演
算を行った後にデータ線ＤＬ1に書き込むと言ったタイ
ミングでの動作も可能であり、これは画像のフィルタ処
理の場合に適している。

【００３８】また、画像用メモリには、画面をクリアす
るために高速にメモリセルに一定のデータを書き込みた
いという要求があるが、この要求を満足するためにもデ
ータ転送回路３０は有効である。この場合は、予め書き
込みたいデータをライトパスに出力しておき、複数のデ
ータ線を同時にライトパスに接続させればよい。これに
よって、一度に複数のメモリセルに同時にデータを書き
込むことができる。必要ならば複数のワード線を同時に
立ち上げることによって、さらに多くのメモリセルに同
時に一度にデータを書き込むことも可能となるので、画
面のクリアを高速化することができる。

【００３９】本実施例のデータ転送回路３０によれば、
一旦立ち上げたワード線によってアクティブとなったメ
モリセル列内のデータを、ワード線を立ち上げたまま順
次処理することができるので、ワード線の立上げ回数と
センスアンプの動作回数を減らすことになり、データ処
理の高速化と消費電力の低減に効果がある。また、例え
ば、信号線ＳＳ1により接続される一連のデータ線ＤＬ
1，ＤＬq+1，ＤＬ2q+1，……ＤＬ(p-1)q+1で選択された
メモリセル群からデータを読み出すと同時に、別の信号
線ＳＳ2により接続される一連のデータ線ＤＬ2，ＤＬq+
2，ＤＬ2q+2，……ＤＬ(p-1)q+2で選択されたメモリセ
ル群に対して書き込みを行うことができるため、演算回
路４０に読み出し／書き込みのための時間待ちをさせる
必要がなく、高速なデータ処理ができる。

【００４０】更に、チップ９０のレイアウト上で、メモ
リセルアレイ１０のデータ線のピッチと、１つの演算回
路４０の幅とに大きな隔たりがある場合は、実際にチッ
プ９０を設計する上で、データ線のピッチを演算回路４
０の幅に合わせる必要が生ずるが、本実施例の半導体装
置によれば、データ転送回路３０によってデータ線ピッ
チがｑ対２に緩和できる。したがって、この比をピッチ
の隔たりに合わせて設定することにより、演算回路４０
とメモリセルアレイ１０を高密度にレイアウトすること
ができる。

【００４１】また、本実施例の半導体装置は通常のメモ
リとして用いることも可能である。その場合、制御回路
８０がＩ／Ｏポート８１を通して外部から制御信号とク
ロックを受け取り、クロックに従ってセンスアンプ２
０、デコーダ７０、シリアルアクセスメモリ５０及び６
０を制御する。アドレスは入力ポート７１より入力さ
れ、データの入出力はシリアルアクセスメモリ５０及び
６０によってＩ／Ｏポート５１及び６１を通して行われ
る。従って、本実施例の半導体装置を普段は画像処理専
用にしておいて、必要が生じたときには通常のメモリと
してシステムの主記憶に用いる等といった時分割で用途
を変える使い方も可能であり、この半導体装置を用いる
ことによってより小さなシステム構成が可能である。

【００４２】さらに、メモリセルアレイ１０の領域を通
常のメモリとして用いる部分と演算回路４０で専用に用
いる部分とに分けて使用することもできる。例えば、画
像処理に応用した場合は処理する画像の性質、画面のサ
イズ、表示するスピード等に対応するために、演算回路
４０で専用に用いるメモリサイズをシステムによって変
更したいことがある。そのような場合は全体のメモリサ
イズの内、画像処理に必要なメモリだけを演算回路専用
に用いて画像処理を行ない、残りの部分を通常のメモリ
としてシステムの主記憶に用いればよい。

【００４３】このように、１チップで多様な用途に対応
できるため、チップ設計にかかる労力、時間を節約でき
る。しかも、不要なメモリをシステムの主記憶用に使え
るため、より小さなシステム構成が可能な他、画像処理
を本実施例の半導体装置と他のプロセッサとで並列に行
うことができ、より高速な処理が可能である。

【００４４】また、画像をディスプレイに表示する場合
や、メモリに格納されている画像データを逐次処理して
いくような場合には、メモリセルアレイ１０全体に対し
てデータ処理が行なわれる。通常はメモリセルにＤＲＡ
Ｍを用いるとリフレッシュが必要となるが、上記のよう
な場合でメモリセルの情報保持時間よりメモリセルアレ
イ全体をアクセスする時間が短い場合にはリフレッシュ
を行なう必要がない。従って、この様な場合にはメモリ
セルにＤＲＡＭを用いてもリフレッシュサイクルが不要
なため、より高速な動作が期待できる上に、リフレッシ
ュのための回路が必要なくなるため、リフレッシュ回路
を省略してチップサイズを低減することもできる。

【００４５】ここで、図２に示したデータ転送回路３０
で使用するスイッチＳ_jk（j＝1〜p，k＝1〜q）をＭＯＳ
トランジスタを用いて構成した場合について、スイッチ
Ｓ₁1を例として図６に示す。図６においてスイッチＳ₁1
は、２つのＭＯＳトランジスタＴｒＲとＴｒＷから構成
される。この構成例では、スイッチＳ₁1を制御する信号
線ＳＳ1は、各ＭＯＳトランジスタのゲートに入力され
る必要があるので、リードパス接続用の信号線ＳＳ1Ｒ
とライトパス接続用の信号線ＳＳ1Ｗの２本となる。信
号線ＳＳ1ＲによってＭＯＳトランジスタＴｒＲがオン
になるとデータ線ＤＬ1がリードパスＲ1に接続され、信
号線ＳＳ1ＷによってＭＯＳトランジスタＴｒＷがオン
になるとデータ線ＤＬ1がライトパスＷ1に接続される。

【００４６】また、本実施例の半導体装置において、セ
ンスアンプ２０に差動増幅器を用いて、データ線ＤＬ
1，ＤＬ2，……ＤＬqを、それぞれ２本１組としたデー
タ線対ＤＬ1Ｔ，ＤＬ1Ｂ，ＤＬ2Ｔ，ＤＬ2Ｂ，……ＤＬ
qＴ，ＤＬqＢにして、相異なった信号を転送する構成と
したい場合がある。このような場合には、データ転送回
路３０で使用するスイッチＳ_jk（j＝1〜p，k＝1〜q）と
して、図７に示す構成とすることができる。尚、図７は
スイッチＳ₁1を例として示してある。この場合スイッチ
Ｓ₁1は、４つのＭＯＳトランジスタＴｒＲＴ，ＴｒＷ
Ｔ，ＴｒＲＢ，ＴｒＷＢから構成される。データ線対Ｄ
Ｌ1Ｔ，ＤＬ1Ｂに対応して、リードパスＲ1及びライト
パスＷ1も、それぞれリードパス対Ｒ1Ｔ，Ｒ1Ｂ及びラ
イトパス対Ｗ1Ｔ，Ｗ1Ｂの２本ずつとなる。信号線ＳＳ
1は、図６と同様にリードパス接続用の信号線ＳＳ1Ｒと
ライトパス接続用の信号線ＳＳ1Ｗの２本となる。ＭＯ
ＳトランジスタＴｒＲＴとＴｒＲＢが共に信号線ＳＳ1
Ｒによってオンとなると、データ線対ＤＬ1ＴとＤＬ1Ｂ
がそれぞれ対応するリードパス対Ｒ1Ｔ，Ｒ1Ｂに接続さ
れる。データ線対ＤＬ1ＴとＤＬ1Ｂをそれぞれ対応する
ライトパス対Ｗ1Ｔ，Ｗ1Ｂに接続するには、信号線ＳＳ
1ＷによってＭＯＳトランジスタＴｒＷＴ，ＴｒＷＢを
共にオンさせれば良い。

【００４７】また、リードパスとライトパスの両方共対
にする必要がない場合には、スイッチＳ₁1は図８に示し
た構成にしても良い。図８の構成は、データ線対のピッ
チが狭く、図７の構成例ではトランジスタを配線配置し
にくい場合に好適である。ここでは、リードパスを対
に、ライトパスを１本の場合を示したが、必要に応じて
リードパスを１本、ライトパスを対にしても良いことは
勿論である。

【００４８】以上、図６〜図８を用いて、ｎＭＯＳトラ
ンジスタを用いてスイッチＳ_jk（j＝1〜p，k＝1〜q）を
構成した場合を例に示したが、必要に応じてｐＭＯＳト
ランジスタを用いても良いし、ＣＭＯＳトランジスタに
よる構成にしても良いことは言うまでもない。

【００４９】＜実施例２＞図４は、本発明に係る半導体
装置の別の実施例を示す基本的な回路構成のブロック図
である。なお、実施例１の図１に示した構成部分と同一
の構成部分には、説明の便宜上、同一の参照符号を付し
てその詳細な説明は省略する。すなわち、本実施例で
は、データ転送回路の構成と、これを制御する制御回路
にｐ本の信号線ＳＳＲ1〜ＳＳＲpとｐ本の信号線ＳＳＷ
1〜ＳＳＷpとを追加して、リードパスとライトパスを階
層化している点が相違する。

【００５０】ここで、本実施例のデータ転送回路３２の
詳細な構成を図５に示す。尚、図５に示した転送回路３
２は、図４における複数のデータ転送回路３２の１つ分
のうちの一部だけであり、実施例１の図２に示したデー
タ転送回路３０のブロック１つ分（一例として、図２の
第１ブロックを示す。）に相当する。このデータ転送回
路３２は、ｑ本のデータ線を更にｙ本ずつの小ブロック
として全体でｘ個の小ブロックから構成し、各小ブロッ
クのｙ本のデータ線は、制御回路８２からの信号線ＳＳ
Ｒ1〜ＳＳＲxの信号により、接続又は開放の２状態をと
るそれぞれの小ブロックに対応する各１個のスイッチＳ
Ｒ1〜ＳＲxを介して１本のリードパスＲ1に接続され、
信号線ＳＳＷ1〜ＳＳＷxの信号により同様の動作をする
それぞれ各１個のスイッチＳＷ1〜ＳＷxを介して１本の
ライトパスＷ1に接続される。従って、各小ブロック
は、制御回路８２の信号線ＳＳ1〜ＳＳyの信号によって
各小ブロック内のｘｙ（＝ｑ）本のデータ線の中から所
要のデータ線が選択されてそれぞれに対応するスイッチ
Ｓ₁1〜Ｓ_Xyのリードパス側接続線又はライトパス側接続
線に接続され、選択されたデータ線は信号線ＳＳＲ1〜
ＳＳＲx又はＳＳＷ1〜ＳＳＷxの信号により、スイッチ
ＳＲ1〜ＳＲx又はスイッチＳＷ1〜ＳＷxが閉じて、対応
するリードパスＲ1又はライトパスＷ1に接続することが
できる。

【００５１】このようにリードパスおよびライトパスを
階層化することにより、本実施例の制御回路８２は新た
に全部で２ｘ本の信号線ＳＳＲ1〜ＳＳＲxおよびＳＳＷ
1〜ＳＳＷxの制御が必要となるが、次のような利点があ
る。すなわち、図２に示したデータ転送回路３０の構成
では１本のリードパス又はライトパスに接続されるデー
タ線の数はｑ本であるが、図５に示した本実施例のデー
タ転送回路３２は１つのリードパスまたはライトパスに
接続されるデータ線の数をｑ本より少なくすることもで
きる。このデータ線の数があまり多いと信号線ＳＳ1〜
ＳＳqの数も増えてリードパス、ライトパス上に現れる
容量が増加して動作速度が遅くなるけれども、そのよう
な場合に、データ転送回路３２は階層化に伴って必要と
なった信号線ＳＳＲ1〜ＳＳＲxおよびＳＳＷ1〜ＳＳＷx
を制御回路８２によって制御し、接続不要の小ブロック
に対応するスイッチＳＲ1〜ＳＲｘ又はスイッチＳＷ１
〜ＳＷxを開くことにより、１つのリードパス、ライト
パス上に現れる負荷容量を増やすことなく、より多くの
データ線を１つのリードパス、ライトパスに接続するこ
とができるので、読み出し、書き込み動作の高速化が可
能である。

【００５２】階層化された構成のデータ転送回路３２
が、図２のデータ転送回路３０に比べて負荷容量が軽く
なることを簡単に説明する。ここでは各スイッチＳ₁1〜
Ｓ_xy，Ｓ₁1〜Ｓ_pqをそれぞれＭＯＳトランジスタ２個で
構成し、各スイッチＳＲ1〜ＳＲx，ＳＷ1〜ＳＷxをそれ
ぞれＭＯＳトランジスタ１個で構成した場合を例に説明
する。

【００５３】リードパスＲ1に、データ線ＤＬ1を接続す
る場合のおおよその負荷容量を、それぞれのデータ転送
回路３０，３２に対して見積もる。ＭＯＳトランジスタ
のソース／ドレイン容量をＣｄとすると、リードパスＲ
1から見た負荷容量は図２のデータ転送回路３０の場
合、スイッチＳ₁1がオフの状態ではＣｄ×ｑである。な
お、Ｃｄにはゲートとの寄生容量も含むものとする。ス
イッチＳ₁1がオン状態になると、更にＣｄが加わるの
で、合計の容量Ｃ_FIG2はＣｄ×（ｑ＋１）となる。これ
に対して、図５のデータ転送回路３２の場合、リードパ
スＲ1から見た負荷容量は、スイッチＳＲ1〜ＳＲxがオ
フの状態ではＣｄ×ｘである。スイッチＳＲ1がオン状
態になると、更にＣｄ×（ｙ＋１）が加わり、スイッチ
Ｓ₁1がオン状態になって更にＣｄが加わるので、合計の
容量Ｃ_FIG5はＣｄ×（ｘ＋ｙ＋２）となる。

【００５４】ここで、容量Ｃ_FIG2と容量Ｃ_FIG5の比をと
り、Ｃ_FIG2／Ｃ_FIG5＝Ｋが１より小さくなる条件、すな
わち、容量Ｃ_FIG5が容量Ｃ_FIG2より大きくなる場合を考
えると、ｘ，ｙは共に正の整数であるから次式が得られ
る。

【００５５】

【数１】（ｘ×ｙ＋１）／（ｘ＋ｙ＋２）＜１（ｘ×ｙ＋１）−（ｘ＋ｙ＋２）＜０ ∴（ｘ−１）×（ｙ−１）＜２ …（１）従って、（１）式より（ｘ，ｙ）＝（２，３）または
（３，２）のときだけ、容量Ｃ_FIG5が容量Ｃ_FIG2より大
きくなる。言い替えると、ｘ，ｙがそれぞれ３以上にな
れば、データ転送回路３２の負荷容量Ｃ_FIG5の方が小さ
くなる。しかも、ｘ，ｙが大きくなればなるほどＫの値
は大きくなるため、データ転送回路３２の負荷容量はデ
ータ転送回路３０に比べて小さくなることが分かる。

【００５６】また、本実施例のデータ転送回路３２で
は、図２のデータ転送回路３０においてｑ本のデータ線
を１ブロックとする構成を、ｘ本からなるｙ個の小ブロ
ックに分けた構成とするので、データ転送回路３０では
制御回路８０からのスイッチを制御する信号線の数がｘ
×ｙ（＝ｑ）本であるのに対して、データ転送回路３２
では制御回路８２からの信号線はｙ＋２ｘ本である。こ
のため、本実施例のデータ転送回路３２の構成を用いる
ことにより、データ線の数が増加した場合に信号線の数
の増加を抑えることができるのでチップ面積の縮小に役
立つほか、１本のライトパス、リードパスに接続できる
データ線数の選択の幅が広がるので設計の自由度が向上
する。なお、各スイッチＳ₁1〜Ｓ_xy，Ｓ₁1〜Ｓ_pqをそれ
ぞれＭＯＳトランジスタ２個で構成した場合には、各ゲ
ートに信号線が入力される必要があるので、上述した制
御回路８０，８２からの各信号線ＳＳ1〜ＳＳy，ＳＳ1
〜ＳＳqの数は２倍の数となる。

【００５７】前記実施例１と同様に本実施例の半導体装
置も、通常のメモリとして用いることも可能であり、普
段は画像処理専用として用い、必要が生じたときには通
常のメモリとしてシステムの主記憶に用いる等といった
時分割で用途を変える使い方も可能である。また、メモ
リセルアレイの領域を通常のメモリとして用いる部分と
演算回路で専用に用いる部分と分けて使用することもで
きる等、実施例１と同様の効果を有することは言うまで
もない。

【００５８】また、図５に示したデータ転送回路３２で
使用する各スイッチＳ₁1〜Ｓ_xyのＭＯＳトランジスタに
よる具体的な構成は、実施例１と同様に、図６〜図８に
示したいずれかの構成を必要に応じて使用すれば良い。

【００５９】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。

【００６０】

【発明の効果】前述した実施例から明らかなように、本
発明の半導体装置によれば、メモリセルアレイと演算回
路との間に設けたデータ転送回路に、メモリセルからの
データ読み出し、メモリへセルへの書き込みのパスをそ
れぞれ独立して設けて、読み出し／書き込み動作を同時
に行なえるように構成したことにより、データ処理にか
かる時間ｍ×(ｔr＋ｔc＋ｔw)を、（ｍ×ｔr＋ｔc＋ｔ
w）、又は（ｔr＋ｍ×ｔc＋ｔw）、又は（ｔr＋ｔc＋ｍ
×ｔw）等に短縮でき、大幅な高速化が可能となると共
に一旦立ち上げたワード線上にあるメモリセル内のデー
タ処理を順次行うことによってワード線の立ち上げ回数
を減らして消費電力の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施例を示す基本
構成のブロック図である。

【図２】図１の半導体装置に使用するデータ転送回路の
一例を示す詳細な回路構成図である。

【図３】本発明に係る半導体装置の動作および従来の動
作を比較説明する図であり、図３Ａおよび図３Ｂは図１
の半導体装置の動作例、図３Ｃは従来の動作例を示すタ
イミング図である。

【図４】本発明に係る半導体装置の別の実施例を示す基
本構成のブロック図である。

【図５】図４の半導体装置に使用するデータ転送回路の
一例を示す詳細な回路構成図である。

【図６】本発明に係る半導体装置のデータ転送回路で使
用するスイッチＳ₁1の具体的構成例の一例を示す回路構
成図である。

【図７】本発明に係る半導体装置のデータ転送回路で使
用するスイッチＳ₁1の具体的構成例の別の例を示す回路
構成図である。

【図８】本発明に係る半導体装置のデータ転送回路で使
用するスイッチＳ₁1の具体的構成例のまた別の例を示す
回路構成図である。

【符号の説明】

１０…メモリセルアレイ、２０…センスアンプ、３０…データ転送回路、３２…データ転送回路、４０…演算回路、５０…シリアルアクセスメモリ、５１…Ｉ／Ｏポート、６０…シリアルアクセスメモリ、６１…Ｉ／Ｏポート、７０…デコーダ、７１…入力ポート、８０…制御回路、８１…Ｉ／Ｏポート、８２…制御回路、９０…シリコンチップ、Ｃ_ij（i＝1〜n，j＝0〜m）…メモリセル、ＤＬj，ＤＬj'（j＝1〜m）…データ線、ＤＬ1Ｂ，ＤＬ1Ｔ…データ線、ＷＬi（i＝1〜n）…ワード線、Ｓ_jk（j＝1〜p，k＝1〜q）…スイッチ、ＳＲ1〜ＳＲx…スイッチ、ＳＷ1〜ＳＷy…スイッチ、ＳＳj（j＝1〜q），ＳＳ1Ｒ，ＳＳ1Ｗ…信号線、ＳＳＲ1〜ＳＳＲy…信号線、ＳＳＷ1〜ＳＳＷx…信号線、ＴｒＲ，ＴｒＲＢ，ＴｒＲＴ…トランジスタ、ＴｒＷ，ＴｒＷＢ，ＴｒＷＴ…トランジスタ、Ｒj（j＝1〜p），Ｒ1Ｂ，Ｒ1Ｔ…リードパス、Ｗj（j＝1〜p），Ｗ1Ｂ，Ｗ1Ｔ…ライトパス。

Claims

【特許請求の範囲】

【請求項１】複数のデータ線と複数のワード線の交差部
に配置された複数のメモリセルを有するメモリセルアレ
イと、該メモリセルアレイ内の異なる複数のメモリセル
に記憶されている情報をワード線に交差する異なる複数
のデータ線に読み出すためにワード線の少なくとも１本
を選択するデコーダと、少なくとも１つの演算回路と、
該演算回路とメモリセルアレイとの間のデータ転送を行
なうデータ転送回路と、少なくともデータ転送回路とデ
コーダと演算回路を制御する制御回路とを１チップに集
積した半導体装置において、前記データ転送回路が、前
記デコーダにより選択されたワード線と交差する複数の
データ線の内の一部のデータ線への書き込みと他の一部
のデータ線からの読み出しとを少なくとも一部同一時間
内に行なうことができるように、リードパスとライトパ
スをそれぞれ独立して有することを特徴とする半導体装
置。
【請求項２】前記データ転送回路は、複数のデータ線の
内の所要本数のデータ線を選んで、該データ線上に読み
出された各データを演算回路へ読出す機能と、該読み出
し機能とは独立に、前記複数のデータ線の内の所要本数
のデータ線を選んで、該データ線を介して演算回路から
メモリセルへ書き込む機能とを有して成る請求項１に記
載の半導体装置。
【請求項３】前記データ線上に読み出された各データを
演算回路へ読出す機能は、リードパスと各データ線との
間にそれぞれ設けた前記制御回路からの信号により制御
されるスイッチからなり、前記データ線を介して演算回
路からメモリセルへ書き込む機能は、ライトパスと各デ
ータ線との間にそれぞれ設けた前記制御回路からの信号
により制御されるスイッチからなる請求項２記載の半導
体装置。
【請求項４】前記データ転送回路は、複数のデータ線を
所要本数ずつに分割して構成した複数のブロックと、各
ブロックに対し設けられた１本もしくは１対のリードパ
ス及び１本もしくは１対のライトパスと、各ブロック内
のそれぞれのデータ線と各ブロックのリードパス及びラ
イトパスとの間にそれぞれ設けたリードパスへの接続、
ライトパスへの接続、オープンのいずれかの接続状態に
前記制御回路により制御されるスイッチとから成る請求
項１〜３のいずれか１項に記載の半導体装置。
【請求項５】前記データ転送回路は、前記各ブロックが
それぞれ更に少ない本数ずつのデータ線に分割した小ブ
ロックに分割されると共に、各小ブロック内のそれぞれ
のデータ線と各小ブロックのリードパス側及びライトパ
ス側にそれぞれ設けたリードパス接続線への接続、ライ
トパス接続線への接続、オープンのいずれかの接続状態
に前記制御回路により制御されるスイッチと、各小ブロ
ックの前記各リードパス接続線とリードパスとの間にそ
れぞれ設けた前記制御回路によりオン／オフするスイッ
チと、各小ブロックの前記各ライトパス接続線とライト
パスとの間にそれぞれ設けた前記制御回路によりオン／
オフするスイッチとから成る請求項４記載の半導体装
置。
【請求項６】前記メモリセルアレイに記憶したデータを
外部から直接アクセスする機能を備えて成る請求項１〜
５のいずれか１項に記載の半導体装置。
【請求項７】ワード線と、該ワード線に交差する第１及
び第２のデータ線と、前記ワード線と第１及び第２のデ
ータ線との交点にそれぞれ設けられた第１及び第２のメ
モリセルと、演算回路と、該演算回路の入力端子に接続されたリード
パスと、前記演算回路の出力端子に接続されたライトパ
スと、前記第１のデータ線と前記リードパス又はライトパスと
の接続を行う第１のスイッチ手段と、前記第２のデータ
線と前記リードパス又はライトパスとの接続を行う第２
のスイッチ手段とを具備し、前記ワード線が活性化されている間に、前記第１のスイ
ッチ手段は前記第１のデータ線と前記リードパスとの接
続を行い、前記第２のスイッチ手段は前記第２のデータ
線と前記ライトパスとの接続を行うことを特徴とする半
導体装置。