KR102252605B1 - 메모리 디바이스에서의 메모리 액세스 제어 - Google Patents

메모리 디바이스에서의 메모리 액세스 제어 Download PDF

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Abstract

메모리 디바이스는, 복수의 행의 비트셀과 복수의 열의 비트셀로서 배치된 비트셀들의 어레이와, 복수의 워드선과, 복수의 판독채널을 구비한다. 제어부는, 상기 비트셀들의 어레이에의 액세스를 제어하도록 구성되고, 메모리 어드레스를 지정하는 메모리 액세스 요구에 응답하여, 선택된 워드선을 활성화하고 상기 복수의 판독채널을 활성화하고, 데이터 워드를 기억하고 상기 메모리 어드레스에 의해 어드레싱된 상기 어레이에서의 일 행의 비트셀에 액세스하도록 구성된다. 상기 데이터 워드는 각 행의 비트셀에서 다수의 비트셀에 의해 주어진 다수의 데이터 비트로 이루어진다. 상기 제어부는 마스킹 신호에 응답하도록 추가로 구성되고, 상기 제어부는, 상기 메모리 액세스 요구를 수신할 때 상기 마스킹 신호가 어서트되는 경우, 상기 선택된 워드선의 일부와 상기 복수의 판독채널의 일부만을 활성화시켜, 상기 데이터 워드의 일부만이 액세스되도록 구성된다.

Description

메모리 디바이스에서의 메모리 액세스 제어{MEMORY ACCESS CONTROL IN A MEMORY DEVICE}
본 발명은 메모리 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 이 메모리 디바이스에의 액세스를 제어하는 것에 관한 것이다.
도 1은 시스템 온 칩(SoC) 디바이스(10)로서 구현된 공지의 데이터 처리장치를 개략적으로 나타낸 것이다. 상기 SoC 디바이스(10)내에는, 처리부(CPU)(11)와 2개의 메모리 뱅크(12, 13)가 구비되어 있다. 상기 CPU(11)는, 메모리 뱅크(12, 13)를 사용하여 그 데이터 처리동작에서 이용하는 데이터를 기억한다. CPU(11)는, 이들 구성요소를 함께 결합하는 시스템 버스(14)를 거쳐 상기 메모리 뱅크(12, 13)에 액세스한다. CPU(11)는, 상기 메모리 뱅크 중 한쪽에 기억된 데이터에 액세스를 필요로 하는 경우 상기 시스템 버스(14)상에 메모리 액세스 요구(판독 또는 기록의 여부)를 발행하도록 구성된다. 그러므로, 도 1에 개략적으로 나타낸 것처럼, CPU(11)는, 시스템 버스상에 어드레스를 전달하고, 그 시스템 버스에/로부터 데이터를 (상기 메모리 액세스 요구가 판독 또는 기록 동작인가 아닌가에 따라) 송신 또는 수신한다. 각 메모리 뱅크(12, 13)에는, 각 메모리 뱅크의 제어 전반을 관리하는, 특히 메모리 뱅크내의 정확한 기억장소(일반적으로 비트 셀들의 어레이로서 구성됨)에 액세스시키기 위해 CPU(11)로부터 시스템 버스(14)를 거쳐 수신된 어드레스를 해석하는, 제어부(15, 16)가 각각 구비되어 있다.
상기 CPU(11)는, 추가로, 상기 시스템 버스(14)를 거쳐 메모리 뱅크(12, 13)에도 전달되는 칩 선택 신호를 발생하도록 구성된다. 이 칩 선택 신호는, 그 메모리 뱅크에 대해 전체 인에이블 신호로서 작동하고, 그 메모리 뱅크 전체에 전원을 투입하거나 차단한다. 그 칩 선택 신호는, 예를 들면, 각 메모리 뱅크가 동일 어드레스 공간을 커버하므로 그 칩 선택 신호가 그 2개의 메모리 뱅크를 구별하는데 필요한 경우에, CPU(11)로부터 전달된 어드레스가 상기 메모리 뱅크(12, 13) 중 어느 한쪽에 인가해야 하는 것을 나타내는 역할을 한다. 그 2개의 메모리 뱅크에서 사용한 메모리 공간에서 겹치지 않는 경우에도, 일반적으로 SoC 디바이스에서 가능한 한 소비전력을 감소시키는 것이 바람직하고, 이에 따라 CPU(11)는 현재 사용중이 아닌 메모리 뱅크의 전원을 차단하기 위해 상기 칩 선택 신호를 이용할 수 있다. 이 때문에, 메모리 뱅크(12, 13)의 제어부(15, 16)는, 필요한 경우 메모리 뱅크의 전원을 투입하거나 차단하여서 그 특별한 메모리 뱅크를 식별하는 칩 선택 신호의 어서션(assertion)에 응답하도록 구성된다. 본 기술은 이롭게 하는 절전의 관점에서는 이롭지만, 메모리 뱅크에 전원을 투입/전원을 차단하는 처리는, 약간의 지연을 희생하고 실행된다.
이러한 메모리 디바이스의 소비전력을 감소시키는 기술을 향상시키는 것이 바람직할 것이다.
본 기술의 제1 국면에서 본 메모리 디바이스는,
데이터 비트를 기억하는 각 비트셀이 복수의 행과 복수의 열로 이루어진, 비트셀들의 어레이;
각 행의 비트셀이 연관 워드선을 갖는 복수의 워드선;
각 열의 비트셀이 연관 판독채널을 갖는 복수의 판독채널; 및
상기 비트셀들의 어레이에의 액세스를 제어하는 제어부를 구비하되, 상기 제어부는, 메모리 어드레스를 지정하는 메모리 액세스 요구에 응답하여, 선택된 워드선을 활성화하고 상기 복수의 판독채널을 활성화하고, 데이터 워드를 기억하고 상기 메모리 어드레스에 의해 어드레싱된 상기 어레이에서의 일 행의 비트셀에 액세스하도록 구성되고, 여기서 상기 데이터 워드는 각 행의 비트셀에서 다수의 비트셀에 의해 주어진 다수의 데이터 비트로 이루어지고,
상기 제어부는 마스킹 신호에 응답하도록 추가로 구성되고, 상기 제어부는, 상기 메모리 액세스 요구를 수신할 때 상기 마스킹 신호가 어서트되는 경우, 상기 선택된 워드선의 일부와 상기 복수의 판독채널의 일부만을 활성화시켜, 상기 데이터 워드의 일부만이 액세스되도록 구성된다.
본 기술에 의해 안 것은, 주어진 데이터 워드의 일부만이 액세스될 필요가 있는 경우에 메모리 액세스 요구에 응답하여 액세스되는 데이터 워드들을 기억하는 메모리 디바이스에서는 절전효과를 얻을 수도 있다는 것이다. 예를 들면, 본 기술의 발명자들은, 메모리 디바이스에의 메모리 액세스 요구가 상기 어드레스 데이터 워드의 일부에만 액세스가 필요한 것이 자주 놀라게 한다는 것을 안다. 예를 들면, 64비트 데이터 워드를 기억하도록 구성된 메모리 디바이스에서는, 64비트 데이터 워드의 하위 32비트만이 액세싱(판독이나 기록의 여부)을 필요로 한다고 말할 수도 있다.
이러한 종류의 경우를 이용하기 위해서, 본 기술에 따른 메모리 디바이스의 제어부는, 마스킹 신호에 응답하도록 구성된다. 이 마스킹 신호가 메모리 액세스 요구와 연계하여 어서트되는 경우, 상기 제어부는 통상 상기 메모리 액세스 요구와 연관된 메모리 디바이스의 구성요소를 일부만 활성화하도록 구성된다. 특히, 상기 제어부는, 그 메모리 액세스 요구에 지정된 메모리 어드레스에 대응한 워드선 전체를 활성화하는 대신에, 그 워드선의 일부만을 활성화하도록 구성된다. 마찬가지로, 상기 제어부는, 데이터 워드 전부에 대응한 메모리 디바이스의 판독채널의 세트 전부를 활성화하는 대신에, 마스킹 신호가 어서트될 때 상기 판독채널의 일부만을 활성화하도록 구성된다. 이에 따라, 메모리 액세스 요구에 있어서 상기 선택된 데이터 워드의 일부만을 액세스할 필요가 있을 때 메모리 디바이스에서 동적 클록 전력을 상당히 절약하게 된다. 예를 들면, 절반만을 액세스할 필요가 있는 뱅크를 포함하는 메모리 디바이스에서는, 동적전력의 40%정도를 절약할 수 있다고 추정되고 있다. 또한, 워드선부 선택과 판독채널부 선택의 수준에서 메모리 디바이스의 동작에 대해 이렇게 변형함으로써, 종래기술에서 칩 선택 신호를 사용하여 메모리 뱅크 전체의 전원을 투입 및 전원을 차단하는 것과 비교하여, 메모리 디바이스(의 적어도 일부)를 보다 빨리 활성화/비활성화할 수 있다.
선택된 워드선의 일부를 여러 가지 방식으로 활성화할 수 있었지만, 일 실시예에서는, 상기 복수의 워드선의 각 워드선이 각 행의 비트셀의 일부와 연관된 일부(partial) 워드선 2개를 포함하고, 상기 선택된 워드선의 상기 일부는 일부 선택된 워드선이다. 따라서, 2개의 일부 워드선은, 하나의 "전부(full)" 워드선의 기능성을 제공하고, "전부" 선택된 워드선은 그들 2개의 일부의 워드선 중 하나만의 활성화에 의해 일부 활성화된다. 마찬가지로, 일부 워드선 양쪽이 활성화되면, 마치 비트셀 행 전부를 커버하는 단일의 워드선이 활성화되었던 것처럼 효과는 동일하다.
선택된 워드선이나, 실제로는 선택된 워드선의 일부의 활성화는 여러 가지 방식으로 제공될 수 있었지만, 일 실시예에서는, 각 일부 워드선의 활성화가 워드선 클록신호에 좌우되고, 상기 제어부가 제1 및 제2 워드선 클록신호를 발생하도록 구성되고, 여기서, 상기 제1 및 제2 워드선 클록신호 중 적어도 하나의 클록신호는, 상기 마스킹 신호가 어서트될 때 비활성이다. 이렇게 하여, 워드선 클록신호의 2개의 별개의 워드선 클록신호로의 분할은, 적어도 하나의 일부 워드선의 활성화를 억제할 수 있는 손쉽게 선택적으로 제어 가능한 배치를 제공한다.
원리상, 액세스되는 데이터 워드의 일부가 상기 데이터 워드 전부의 임의의 (비단순) 서브세트일 수 있었지만, 일 실시예에서는, 상기 선택된 워드선의 상기 일부와 상기 복수의 판독채널의 상기 일부가 선택된 상기 데이터 워드의 절반에 해당한다는 것을 알아야 한다.
상기 선택된 데이터 워드의 절반은, 일부의 실시예에서는, 상기 데이터 워드의 최상위 비트 절반을 포함하고, 다른 실시예에서는, 상기 데이터 워드의 최하위 비트 절반을 포함하기도 한다. 예를 들면, 64비트 데이터 워드 아키텍처에서는, 본 기술에 의해, 상기 메모리 액세스 요구가 상위 32비트 절반의 워드나 하위 32비트 절반의 워드에 대해서만 실행될 수 있고, 또 이와는 달리 나머지 절반의 워드에 대한 불필요한 액세스에 대해 일어날 전력소모를 보다 많이 절약할 수 있다.
마스킹 신호의 형태는 다양하지만, 일 실시예에서는, 상기 마스킹 신호가 2비트 신호이고, 여기서 상기 2비트 신호의 제1비트는 상기 데이터 워드의 상기 선택된 부분에 해당하고, 상기 2비트 신호의 제2비트는 상기 데이터 워드의 나머지 부분에 해당한다. 상기 데이터 워드의 각 부분에 해당한(예를 들면, 그 데이터 워드내의 각 절반의 워드에 해당한) 마스킹 신호의 비트의 제공은, 그 데이터 워드의 각 부분에 해당한 메모리 디바이스 구성요소의 활성화가 개별적으로 제어될 수 있으므로 상기 메모리 액세스 요구에 대한 변형에 대해서 바람직한 정도의 제어를 제공한다. 이렇게 하여, 이 선택된 2비트 신호의 어서션에 의해, 전부(통상)의 메모리 액세스 요구를 실행할 수 있거나(비트가 전혀 어서트되지 않음), 일부의 메모리 액세스 요구를 실행 수 있거나(하나의 비트가 어서트됨), 더미 메모리 액세스 요구를 실행할 수도 있다(양쪽의 비트가 어서트됨).
일부의 실시예에서는, 2비트 마스킹 신호에 응답하여 액세스된 데이터 워드의 일부가 그 데이터 워드의 절반들이 선택되어도 된다.
일부의 실시예에서, 상기 메모리 디바이스는 시스템 온 칩(system-on-chip) 디바이스다.
일부의 실시예에서, 상기 메모리 디바이스는 디바이스 인에이블 신호를 수신하도록 추가로 구성되고, 각 메모리 디바이스는 상기 디바이스 인에이블 신호의 어서션에 응답하여 활성상태로 천이하도록 구성되고, 상기 메모리 디바이스는 상기 디바이스 인에이블 신호의 디어서션(de-assertion)에 응답하여 비활성상태로 천이하도록 구성된다. 이에 따라, 상기 메모리 디바이스의 상기 제어부는, 메모리 디바이스 전체로하여금 전원을 투입하거나 전원을 차단하게 하도록 구성된 칩 선택 스타일 신호에 추가로 응답하여도 된다.
제2 국면에서 본 본 기술에서는, 컴퓨터가 메모리 컴파일러 컴퓨터 프로그램과 연관된 메모리 아키텍처로부터 메모리 디바이스의 인스턴스를 발생시키도록 제어하는 상기 메모리 컴파일러 컴퓨터 프로그램을 기억하는 컴퓨터 프로그램 기억매체를 제공하고, 상기 메모리 아키텍처는, 상기 발생된 상기 인스턴스가 상기 제1 국면에 따른 메모리 디바이스를 지정하도록, 회로소자들의 정의와 이들 회로 소자들을 조합하는 데이터 정의 규칙들을 지정한다. 상기 컴퓨터 프로그램 기억매체는, 예를 들면 디스크나 솔리드 스테이트 메모리 등의 착탈 가능한 기억매체에 상기 컴퓨터 프로그램이 기억된 경우와 같이, 상기 메모리 컴파일러 컴퓨터 프로그램을 비일시적 형태로 기억하는 것이 일반적이다.
제3 국면에서 본 본 기술의 메모리 디바이스는, 데이터 비트들을 기억하는 수단의 어레이로서, 데이터 비트들을 기억하는 복수의 행의 수단과 데이터 비트들을 기억하는 복수의 열의 수단으로 이루어진 상기 어레이;
데이터 비트들을 기억하는 각 행의 수단이 연관 워드선을 갖는 복수의 워드선;
데이터 비트들을 기억하는 각 열의 수단이 연관 판독채널을 갖는 복수의 판독채널; 및
데이터 비트들을 기억하는 수단의 상기 어레이에의 액세스를 제어하는 수단을 구비하되, 상기 액세스를 제어하는 수단은, 메모리 어드레스를 지정하는 메모리 액세스 요구에 응답하여, 선택된 워드선을 활성화하고 상기 복수의 판독채널을 활성화하고, 데이터 워드를 기억하고 상기 메모리 어드레스에 의해 어드레싱된 상기 어레이에서의 데이터 비트들을 기억하는 일 행의 수단에 액세스하도록 구성되고, 여기서 상기 데이터 워드는 데이터 비트들을 기억하는 각 행의 수단에 데이터 비트들을 기억하는 다수의 수단에 의해 주어진 다수의 데이터 비트로 이루어지고,
상기 액세스를 제어하는 수단은, 마스킹 신호에 응답하도록 추가로 구성되고, 상기 액세스를 제어하는 수단은, 상기 메모리 액세스 요구를 수신할 때 상기 마스킹 신호가 어서트되는 경우, 상기 선택된 워드선의 일부와 상기 복수의 판독채널의 일부만을 활성화시켜, 상기 데이터 워드의 일부만이 액세스되도록 구성된다.
제4 국면에서 본 본 기술에서는, 메모리 디바이스에 데이터를 기억하는 방법을 제공하고, 상기 메모리 디바이스는,
데이터 비트를 기억하는 각 비트셀이 복수의 행과 복수의 열로 이루어진, 비트셀들의 어레이;
각 행의 비트셀이 연관 워드선을 갖는 복수의 워드선; 및
각 열의 비트셀이 연관 판독채널을 갖는 복수의 판독채널을 구비하고, 상기 방법은,
메모리 어드레스를 지정하는 메모리 액세스 요구를 수신하는 단계;
상기 메모리 어드레스에 대응한 상기 복수의 워드선의 선택된 워드선을 활성화하는 단계;
상기 복수의 판독채널을 활성화하는 단계; 및
데이터 워드를 기억하고 상기 메모리 어드레스에 의해 어드레싱된 상기 어레이에서의 일 행의 비트셀에 액세스하는 단계로서, 상기 데이터 워드가 각 행의 비트셀에서 다수의 비트셀에 의해 주어진 다수의 데이터 비트로 이루어지는, 단계를 포함하고,
상기 메모리 액세스 요구를 수신할 때 마스킹 신호가 수신되는 경우, 상기 선택된 워드선의 일부와 상기 복수의 판독채널의 일부만을 활성화시켜, 상기 데이터 워드의 일부만이 액세스된다.
본 발명은, 아래의 첨부도면에 도시된 것과 같은 실시예들을 참조하여 예시로만 추가로 설명하겠다:
도 1은 프로세서와 2개의 메모리 뱅크로 이루어진 종래기술의 시스템 온 칩 디바이스를 개략적으로 나타낸 것이고,
도 2는 일 실시예에 따른 메모리 디바이스를 개략적으로 나타낸 것이고,
도 3은 도 2에 나타낸 것과 같은 제어부에서 각 종 제어신호를 발생하는 것을 개략적으로 나타낸 것이고,
도 4는 일 실시예에서 메모리 디바이스내에서 행해진 일련의 단계를 개략적으로 나타낸 것이고,
도 5는 일 실시예에서 메모리 컴파일러에 의해 수정 제어 회로소자를 포함한 메모리 인스턴스의 발생을 개략적으로 나타낸 것이며,
도 6은 도 5에 나타낸 메모리 컴파일러를 작동하는데 사용되어도 되는 범용 컴퓨팅 시스템을 개략적으로 나타낸 것이다.
도 2는 일 실시예에 있어서의 메모리 디바이스를 개략적으로 나타낸 것이다. 본 메모리 디바이스(20)는, 예를 들면, 도 1의 종래기술의 시스템에 나타낸 메모리 뱅크(12, 13) 중 하나로 대체하여도 된다. 따라서, 본 예시 실시예에서 메모리 디바이스(20)는, 시스템 온 칩(SoC) 디바이스에 구비된 메모리 뱅크를 나타낼 수 있고, 여기서 상기 메모리 디바이스(20)는, 데이터 처리 동작을 행하도록 구성된 (도 1에 도시된 CPU(11)와 같은) 처리부에 액세스 가능하다. 그 메모리 디바이스(20)는, 일반적으로, 각각 데이터 비트를 기억하도록 각각 구성되고 상기 제어부(24)의 제어하에 액세스될 수도 있는, 비트 셀들(22)로 이루어진 어레이를 구비한다. 공지공용기술 중 하나에 잘 알려진 것처럼, 비트 셀들(22)은 행과 열의 매트릭스 형태로 배열되어 있고, 여기서 워드선 드라이버(26)는, 판독 또는 기록하기 위한 비트 셀들의 행들을 활성화하도록 설치되고, 도 2에 일반적으로 "데이터 경로"를 의미하는 메모리 소자의 섹션에는, 각 열의 비트 셀들에 대응하는 판독채널들(28)이 설치되어 있다. 이들 판독채널(28)은, 각각 필요한 회로소자(센스 증폭기 등)를 제공하여, 특정 비트 셀(22)에 기억된 데이터 값을, 그 비트 셀이 각각의 판독용 비트선에 연결된 대응 워드선 드라이버에 의해 활성화되는 등의 경우에 판독한다. 각 판독채널(28)의 출력은, 상기 메모리 디바이스의 주변에 Q라고 도시된 핀들에서 제공된다. 상기 메모리 디바이스(20)가 일부를 구성하는 데이터 처리 시스템의 아키텍처는, n비트 데이터 워드에 기초하므로, 도 2의 출력 핀들은 Q[0]∼Q[n-1]라고 도시되어 있다.
제어부(24)는, 도 2에는 본 기재와 관련된 것들만이 도시된 각종 입력신호를 수신하도록 구성된다. 이들 입력신호에 의거하여, 상기 제어부(24)는, 상기 메모리 디바이스(20)내에서 동작하는 각 종의 또 다른 제어신호를 발생하여 그 동작을 제어한다. 특히, 3개의 이러한 제어신호는 중요하고, 추가로, 즉, 여기서는 워드선 WL, 센스 증폭기 인에이블 신호 SAE, 및 기록 클록신호 WRITECLK로 기재하였다. 종래기술에서는 뱅크 전체에 이들 신호를 제공하지만, 본 기술에서는 이들 신호를 상기 뱅크의 각각의 절반에 독특한 버전으로 생성한다. 이에 따라서, 도 2에서 알 수 있듯이, 이들 신호는, {WL_L, SAE_L 및 WRITECLK_L} 및 {WL_R, SAE_R 및 WRITECLK_R}로서 제공된다. 도 2에서 제어부(24)에 가장 근접하게 도시된 워드선 드라이버의 예예서 알 수 있는 것은, 워드선 신호 WL_L 및 WL_R이, 신호들 ROWSEL 및 ROWCLK_L/ROWCLK_R의 조합('AND')으로서 각각 생성된다는 것이다. ROWSEL은, 상기 메모리 액세스 요구의 일부를 형성하는 ADDRESS의 일부에서 얻어진 통상의 행 선택 신호이고, 본 기술에서는, 통상의 행 클록신호 ROWCLK가 상기 뱅크의 각각의 절반에 대해서 2개의 부분(ROWCLK_L/ROWCLK_R)에서 발생되는 것을 제공한다. 마찬가지로, 본 기술에서는, 통상의 센스 증폭기 인에이블 신호 SAE와 기록 클록신호 WRITECLK가 상기 뱅크의 각각의 절반에 대해서 2개의 부분(SAE_L/SAE_R 및 WRITECLK_L/WRITECLK_R)에서 발생되는 것을 제공한다. 이하, 이들 제어신호의 발생을 도 3을 참조하여 보다 상세히 설명한다.
본 기술에 관한 하나의 특정 입력신호는 뱅크 마스크 신호 LREN[1:0]이다. 이 2비트 신호 중 어느쪽의 비트도 어서트되지 않을 때, 즉 LREN[0]이 0이고 LREN[1]이 0일 때, 상기 제어부(24)는, 수신된 나머지 입력신호들에 따라 "보통의" 메모리 액세스 요구를 실행하게 상기 메모리 디바이스(20)를 제어하도록 구성된다. 예를 들면, 그 입력신호들이 판독 메모리 액세스 요구를 정의하는 경우, 제어부(24)는 그 메모리 액세스 요구에서 지정된 메모리 어드레스를 해석하여 그 메모리 어드레스에 대응하는 행의 비트 셀들을 결정하도록 구성된다. 그리고, 대응한 워드선 드라이버(26)는, 그 행의 비트 셀들에 대응한 워드선을 활성화시키도록 제어된다. 따라서, 적절한 워드선 드라이버(26)는, 비트 셀들로 이루어진 어레이의 전체 폭, 즉 도 2에 도시된 라벨링에 따라, 메모리 디바이스(20)의 비트 셀들(22)로 이루어진 어레이가 메모리 디바이스를 기술하는데 사용된 종래의 용어내에서 "뱅크"를 의미하고, "좌" 및 "우" 음절이 여기서는 특별한 의미로, 즉 상기 메모리 어레이의 전체 폭을 구성하는 데이터 워드들의 최하위 비트와 최상위 비트 절반에 대응하게 사용된다는 "좌측 뱅크"와 "우측 뱅크" 양쪽을 커버하는 전부 행의 비트 셀들을 가로지르는 워드선을 활성화시킨다. 상기 적절한 워드선의 활성화에 맞추어, 상기 메모리 디바이스(20)의 판독채널(28)은, 제어부(24)의 제어하에 활성화되고나서, 상기 선택된 행의 비트 셀들에 기억된 워드가 (일반적인 방식으로 각 열의 비트 셀들이 후속하는 비트선들을 거쳐) 판독될 수 있다. 이때, 간략하게 도시하기 위해서만, 4개의 판독채널(28)만이 메모리 디바이스(20)의 하부에 명백히 도시되어 있는 반면에, 실제로는 하나의 판독채널이 비트 셀들로 이루어진 열마다 설치되어 있다. 그 후, 요구받은 데이터 워드는, 출력 Q[0]∼Q[n-1]에서 제공된다.
LREN 신호의 적어도 하나의 비트가 어서트되는 경우와 대조하여, 상기 제어부(24)는, 수정 메모리 액세스가 행해지도록 구성된다. 예를 들면, 비트 LREN[1]이 어서트되는 경우, 상기 제어부(24)는, 상기 "좌측 뱅크"에서의 비트 셀들만이 액세스되도록 메모리 액세스 과정을 수정한다. 특히, 비트 LREN[1]이 어서트되는 경우, 신호 WL_L, SAE_L 및 WRITECLK_L만이 발생되고, 또 "우측 뱅크"에 관한 대응 신호들, 즉 WL_R, SAE_R 및 WRITECLK_R이 발생된다. 이 경우에는, 출력핀 Q[0]∼Q[n/2-1]만이 활성이다(토글(toggle)).
반대로, LREN[0]이 메모리 액세스 요구와 연계하여 어서트되는 경우, 상기 좌측 뱅크에 대한 제어신호의 발생이 억제된다. 따라서, WL_R, SAE_R 및 WRITECLK_R의 신호들만이 발생되고, "좌측 뱅크"에 관한 대응 신호들, 즉, WL_L, SAE_L 및 WRITECLK_L이 발생되지 않는다. 이 경우에는, 출력핀 Q[n/2]∼Q[n-1]만이 활성이다(토글).
심지어 LREN의 양쪽 비트가 예를 들면 시험목적을 위해 어서트되는 것도 가능하여서, 메모리 디바이스의 양측의 워드선, 센스 증폭기 인에이블 신호 및 기록 클록신호를 억제하는 더미 메모리 액세스가 실행되게 한다. 이들 순열을 다음의 표로 나타내어진다.
Figure 112014069677903-pat00001
이때, 상기 제어부(24)에서 수신된 하나의 입력신호는, 칩 선택 신호 CEN이다. 상기 제어부(24)내에서 이용된 글로벌 타이밍 펄스(GTP)는 이 칩 선택 신호와 상기 수신된 클록신호CLK에 따라 발생되어, 그 글로벌 타이밍 펄스는 칩 선택 신호 CEN이 어서트될 때 메모리 디바이스내에서만 발생될 수 있다. 추가로, 상기 제어부(24)는, 칩 선택 신호 CEN이 어서트되지 않을 때는 상기 메모리 디바이스(20)의 전원을 차단하도록 구성된다. 예를 들면, 이것은 헤더들(35)을 턴 오프시키는 것을 포함한다. 상기 칩 인에이블 신호의 디어서션이 메모리 디바이스(20)의 소비전력을 절감하는 효과적인 수단이지만, 이러한 절전 모드에 들어가는데(또 빠져 나가는데) 클록 사이클이 약간 필요하다. 또한, 메모리 디바이스 전체는, 이 절전모드(칩 선택 오프)가 끼어들 때 액세스가 불가능해진다.
도 3은 도 2에 나타낸 제어부(24)내에서 각 종 제어신호를 발생하는 모양을 개략적으로 나타낸 것이다. 상술한 것처럼, 상기 글로벌 타이밍 펄스(GTP)는, 제어부에서 활성으로 수신된 클록신호(CLK)와 칩 선택 신호(CEN) 양쪽을 필요로 한다. 상기 메모리 디바이스의 절반마다 센스 증폭기 인에이블 신호(도 3에는 SAE_X라고 도시됨)는, (통상의 방식으로 상기 제어부(20)내에서 발생된) 일반적인 센스 증폭기 인에이블 신호ISAE의 어서션과, 대응한 뱅크 마스크 신호 LREN_X(여기서, X는 필요한 경우 L 또는 R이고, LREN[0]은 LREN_L과 같고, LREN[1]은 LREN_R과 같다고 한다)의 논(non) 어서션을 필요로 한다. 행 클록 신호 ROWCLK_X는, 글로벌 타이밍 펄스 GTP의 어서션, 어드레스 선택신호 ADDR_SEL(입력신호 ADDRESS로부터 얻어짐) 및 대응 뱅크 마스크 신호 LREN_X의 논 어서션을 필요로 한다. 끝으로, 기록 클록신호 WRITECLK_X는, 글로벌 타이밍 펄스 GTP의 어서션, 글로벌 기록 인에이블 신호 GWEN(입력신호 중 하나) 및 대응 뱅크 마스크 신호 LREN_X의 논 어서션을 필요로 한다.
도 4는 일 실시예에서, 특히 도 2에 나타낸 것과 같은 메모리 디바이스의 제어회로소자에 의해 행해질 수도 있는 일련의 단계를 개략적으로 나타낸 것이다. 여기서, "제어회로소자"는, 제어부(24)뿐만 아니라, 워드선 드라이버(26) 및 데이터 경로내의 판독채널(28)에서의 구성요소도 의미한다고 이해되어야 한다. 단계 100에서 메모리 액세스가 수신될 때, 그 후 단계 102에서는 LREN신호(즉, LREN[0])의 LSB가 0으로 설정되어 있는지를 판정한다. 그렇지 않을 경우, 즉 이 비트가 어서트되는 경우에는, 단계 104로 진행되어, 상기 어레이의 좌측 뱅크에 대해 상기 제어부(24)에서 발생된 제어신호(즉, ROWCLK_L, WRITECLK_L 및 SAE_L)가 비활성이다. 다음에, 단계 108에서는, LREN신호(즉, LREN[1])의 MSB가 0으로 설정되어 있는지를 판정한다. 그렇지 않을 경우, 즉 이 비트가 어서트되는 경우에는, 상기 어레이의 우측 뱅크에 대해 상기 제어부(24)에서 발생된 제어신호(즉, ROWCLK_R, WRITECLK_R 및 SAE_R)가 비활성이다. 따라서, 본 구성에서는, 비트 셀 어레이의 양쪽의 절반이 비활성이고, 전부 더미 판독/기록 동작이 실행된다. 이와 대조하여, 단계 108에서 LREN[1]이 0이라고 판정된 경우, (단계 116) 상기 어레이의 우측뱅크에 대해 상술한 제어신호가 활성이다. 이에 따라, 이 구성에서는, 일부 판독/기록 동작이 실행된다.
단계 102에 되돌아가서, LREN[0]이 0으로 설정되어 있다고 판정된 경우, (단계 106) 상기 어레이의 좌측뱅크와 연관된 제어신호는 활성이다. 단계 110에서는, LREN[1]이 어서트되는지를 판정한다. 어서트되지 않는 경우, (단계 112), 상기 어레이의 우측뱅크와 연관된 제어신호도 활성이고, 비트 셀 어레이에 대해 전부 판독/기록동작이 실행된다. 그러나, 단계 110에서 LREN[1]이 어서트된다고 판정된 경우, (단계 114) 상기 어레이의 우측뱅크와 연관된 제어신호는 비활성이다. 이에 따라, 일부 판독/기록 동작이 실행된다.
도 4에 나타낸 단계들이 순차적 순서로 행해지지 않고, 단지 설명의 편의상 이 방식으로 도시되어 있다는 것을 알아야 한다. 실제로, LREN 비트의 어서션의 판정(단계 102, 108 및 110)은, 동시에 일어나기 때문에, 좌측뱅크의 최종 상태(단계 104, 106)와 우측뱅크의 최종 상태(단계 112, 114, 116, 118)가 서로 동시에 생기게 된다.
도 5는 상술한 실시예에 따라 수정 제어(디코드) 회로소자와 기록 드라이버 회로소자를 포함한 메모리 인스턴스가 메모리 아키텍처(710)를 참조하여 메모리 컴파일러(700)로부터 작성되는 모양을 개략적으로 나타낸 것이다. 상기 메모리 아키텍처(710)는, 메모리 인스턴스를 작성하기 위해서 회로소자의 정의와 이들 회로소자들을 조합하는 데이터 정의 규칙을 지정한다. 그 메모리 인스턴스의 특별한 요구사항은, 그래픽 유저 인터페이스(GUI)를 거쳐 메모리 컴파일러(700)에 입력 파라미터로서 입력된다. 당업자라면 알 수 있듯이, 그 입력 파라미터는, 여러 가지의 원하는 메모리 인스턴스의 특징, 예를 들면, 메모리 어레이의 사이즈를 정의하는 것, 메모리 어레이의 배치를 다중화하는 것, 파워 게이팅 특징과 같은 여러 가지의 선택적 특징의 선택, 지원되는 자체 내장 시험(BIST)모드 등을 지정할 수 있다.
그리고, 메모리 컴파일러(700)는, 입력 파라미터와 메모리 아키텍처(710)에 의거하여 필요한 메모리 인스턴스를 발생한다. 일 실시예에 따라, 상기 메모리 컴파일러는, 상기 도 2-도 4를 참조하여 설명한 구성을 가능하게 하기 위해서 상기 메모리 인스턴스내의 상술한 "좌측뱅크"와 "우측뱅크"의 특정 제어신호(WL_L/R, ROWCLK_L/R, SAE_L/R 및 WRITECLK_L/R)를 제공하도록 상기 제어회로소자(즉, 제어부 회로소자 및 기록 드라이버 회로소자)를 수정한다.
도 6은 메모리 인스턴스를 발생하기 위해서 상술한 메모리 컴파일 동작을 실행하는데 사용될 수 있는 타입의 범용 컴퓨터(800)를 개략적으로 나타낸 것이다. 상기 범용 컴퓨터(800)는, 공통버스(822)를 통해 모두 접속된, 중앙처리장치(802), 랜덤 액세스 메모리(804), 판독전용 메모리(806), 네트워크 인터페이스 카드(808), 하드 디스크 드라이브(810), 디스플레이 드라이버(812) 및 모니터(814), 및 키보드(818)와 마우스(820)를 갖는 유저 입/출력 회로(816)를 구비한다. 동작상, 상기 중앙처리장치(802)는, 랜덤 액세스 메모리(804), 판독전용 메모리(806) 및 하드 디스크 드라이브(810) 중 하나 이상에 기억되거나, 네트워크 인터페이스 카드(808)를 통해 동적으로 다운로드되어도 되는 컴퓨터 프로그램 명령어를 실행한다. 행해진 처리 결과는, 디스플레이 드라이버(812)와 모니터(814)를 거쳐 유저에 표시되어도 된다. 범용 컴퓨터(800)의 동작을 제어하기 위한 유저 입력은, 키보드(818)나 마우스(820)로부터 유저 입출력회로(816)를 거쳐 수신되어도 된다(그리고, 이에 따라, 예를 들면, 필요한 메모리 인스턴스의 어떤 특성을 판정하는데 사용된 입력 파라미터는 이러한 메카니즘을 거쳐 입력될 수 있다). 상기 컴퓨터 프로그램은 다양한 상이한 컴퓨터 언어로 기록될 수 있다는 것을 알 것이다. 상기 컴퓨터 프로그램은, 기록매체에 기억되어 배포되어도 되거나, 상기 범용 컴퓨터(800)에 동적으로 다운로드되어도 된다. 적절한 컴퓨터 프로그램의 제어하에 작동할 때, 상기 범용 컴퓨터(800)는, 상술한 메모리 컴파일러 동작을 실행할 수 있고, 상기 메모리 컴파일러 동작을 실행하는 장치를 형성한다고 생각될 수 있다. 범용 컴퓨터(800)의 아키텍처는 상당히 달라질 수 있고, 도 6은 일례일 뿐이다.
본 명세서에서는 본 발명의 특정 실시예를 설명하였지만, 본 발명은 이에 한정되지 않고 본 발명의 범위 내에서 여러 가지로 변경 및 본 발명에 추가하여도 된다는 것을 알 것이다. 예를 들면, 본 발명의 범위를 벗어나지 않고서 이하의 종속항의 특징들과 독립항의 특징을 여러 가지로 조합할 수 있다.

Claims (13)

  1. 데이터 비트를 기억하는 각 비트셀이 복수의 행과 복수의 열로 이루어진, 비트셀들의 어레이;
    각 행의 비트셀이 연관 워드선을 갖는 복수의 워드선;
    각 열의 비트셀이 연관 판독채널을 갖는 복수의 판독채널; 및
    상기 비트셀들의 어레이에의 액세스를 제어하는 제어부를 구비하되, 상기 제어부는, 메모리 어드레스를 지정하는 메모리 액세스 요구에 응답하여, 선택된 워드선을 활성화하고 상기 복수의 판독채널을 활성화하고, 데이터 워드를 기억하고 상기 메모리 어드레스에 의해 어드레싱된 상기 어레이에서의 일 행의 비트셀에 액세스하도록 구성되고, 여기서 상기 데이터 워드는 각 행의 비트셀에서 다수의 비트셀에 의해 주어진 다수의 데이터 비트로 이루어지고,
    상기 제어부는 마스킹 신호에 응답하도록 추가로 구성되고, 상기 제어부는, 상기 메모리 액세스 요구를 수신할 때 상기 마스킹 신호가 어서트되는 경우, 상기 선택된 워드선의 일부와 상기 복수의 판독채널의 일부만을 활성화시켜, 상기 데이터 워드의 일부만이 액세스되도록 구성된, 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 워드선의 각 워드선이 각 행의 비트셀의 일부와 연관된 일부 워드선 2개를 포함하고, 상기 선택된 워드선의 상기 일부는 선택된 일부 워드선인, 메모리 디바이스.
  3. 제 2 항에 있어서,
    각 일부 워드선의 활성화가 워드선 클록신호에 좌우되고, 상기 제어부가 제1 및 제2 워드선 클록신호를 발생하도록 구성되고, 여기서, 상기 제1 및 제2 워드선 클록신호 중 적어도 하나의 클록신호는, 상기 마스킹 신호가 어서트될 때 비활성인, 메모리 디바이스.

  4. 제 1 항에 있어서,
    상기 선택된 워드선의 상기 일부와 상기 복수의 판독채널의 상기 일부는, 상기 데이터 워드의 선택된 절반에 해당하는, 메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 선택된 상기 데이터 워드의 절반은 상기 데이터 워드의 최상위 비트 절반을 포함하는, 메모리 디바이스.
  6. 제 4 항에 있어서,
    상기 선택된 상기 데이터 워드의 절반은 상기 데이터 워드의 최하위 비트 절반을 포함하는, 메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 마스킹 신호가 2비트 신호이고, 상기 2비트 신호의 제1비트는 상기 데이터 워드의 상기 선택된 부분에 해당하고, 상기 2비트 신호의 제2비트는 상기 데이터 워드의 나머지 부분에 해당하는, 메모리 디바이스.
  8. 제 7 항에 있어서,
    상기 마스킹 신호가 2비트 신호이고, 상기 2비트 신호의 제1비트는 상기 데이터 워드의 상기 선택된 절반에 해당하고, 상기 2비트 신호의 제2비트는 상기 데이터 워드의 나머지 절반에 해당하는, 메모리 디바이스.
  9. 제 1 항에 있어서,
    상기 메모리 디바이스는 시스템 온 칩 디바이스인, 메모리 디바이스.
  10. 제 1 항에 있어서,
    상기 메모리 디바이스는 디바이스 인에이블 신호를 수신하도록 추가로 구성되고, 상기 메모리 디바이스는 상기 디바이스 인에이블 신호의 어서션에 응답하여 활성상태로 천이하도록 구성되고, 상기 메모리 디바이스는 상기 디바이스 인에이블 신호의 디어서션(de-assertion)에 응답하여 비활성상태로 천이하도록 구성된, 메모리 디바이스.
  11. 컴퓨터가, 메모리 컴파일러 컴퓨터 프로그램과 연관된 메모리 아키텍처로부터 메모리 디바이스의 인스턴스를 발생시키도록 제어하는 상기 메모리 컴파일러 컴퓨터 프로그램을 기억하는 컴퓨터 프로그램 기억매체로서, 상기 메모리 아키텍처는, 회로소자들의 정의와 이들 회로 소자들을 조합하는 데이터 정의 규칙들을 지정하여, 상기 발생된 상기 인스턴스가 청구항 1에 기재된 메모리 디바이스를 지정하는, 기억매체.
  12. 데이터 비트들을 기억하는 수단의 어레이로서, 데이터 비트들을 기억하는 복수의 행의 수단과 데이터 비트들을 기억하는 복수의 열의 수단으로 이루어진 상기 어레이;
    데이터 비트들을 기억하는 각 행의 수단이 연관 워드선을 갖는 복수의 워드선;
    데이터 비트들을 기억하는 각 열의 수단이 연관 판독채널을 갖는 복수의 판독채널; 및
    데이터 비트들을 기억하는 수단의 상기 어레이에의 액세스를 제어하는 수단을 구비하되, 상기 액세스를 제어하는 수단은, 메모리 어드레스를 지정하는 메모리 액세스 요구에 응답하여, 선택된 워드선을 활성화하고 상기 복수의 판독채널을 활성화하고, 데이터 워드를 기억하고 상기 메모리 어드레스에 의해 어드레싱된 상기 어레이에서의 데이터 비트들을 기억하는 일 행의 수단에 액세스하도록 구성되고, 여기서 상기 데이터 워드는 데이터 비트들을 기억하는 각 행의 수단에 데이터 비트들을 기억하는 다수의 수단에 의해 주어진 다수의 데이터 비트로 이루어지고,
    상기 액세스를 제어하는 수단은 마스킹 신호에 응답하도록 추가로 구성되고, 상기 액세스를 제어하는 수단은, 상기 메모리 액세스 요구를 수신할 때 상기 마스킹 신호가 어서트되는 경우, 상기 선택된 워드선의 일부와 상기 복수의 판독채널의 일부만을 활성화시켜, 상기 데이터 워드의 일부만이 액세스되도록 구성된, 메모리 디바이스.
  13. 메모리 디바이스에 데이터를 기억하는 방법으로서, 상기 메모리 디바이스는,
    데이터 비트를 기억하는 각 비트셀이 복수의 행과 복수의 열로 이루어진, 비트셀들의 어레이;
    각 행의 비트셀이 연관 워드선을 갖는 복수의 워드선; 및
    각 열의 비트셀이 연관 판독채널을 갖는 복수의 판독채널을 구비하고, 상기 방법은,
    메모리 어드레스를 지정하는 메모리 액세스 요구를 수신하는 단계;
    상기 메모리 어드레스에 대응한 상기 복수의 워드선의 선택된 워드선을 활성화하는 단계;
    상기 복수의 판독채널을 활성화하는 단계; 및
    데이터 워드를 기억하고 상기 메모리 어드레스에 의해 어드레싱된 상기 어레이에서의 일 행의 비트셀에 액세스하는 단계로서, 상기 데이터 워드가 각 행의 비트셀에서 다수의 비트셀에 의해 주어진 다수의 데이터 비트로 이루어지는, 단계를 포함하고,
    상기 메모리 액세스 요구를 수신할 때 마스킹 신호가 수신되는 경우, 상기 선택된 워드선의 일부와 상기 복수의 판독채널의 일부만을 활성화시켜, 상기 데이터 워드의 일부만이 액세스되는, 메모리 디바이스에 데이터를 기억하는 방법.
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