KR20190003517A - 미세 입도의 리프레시 - Google Patents

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KR20190003517A
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Abstract

데이터 프로세싱 시스템은 메모리 채널 및 상기 메모리 채널에 결합되는 데이터 프로세서를 포함한다. 상기 데이터 프로세서는 적어도 하나의 랭크에 액세스하도록 적응되고 리프레시 로직을 갖는다. 상기 리프레시 로직의 활성화에 응답하여, 상기 데이터 프로세서는 상기 메모리 채널의 뱅크에 리프레시 사이클을 생성한다. 상기 데이터 프로세서는 상기 데이터 프로세서로 하여금 상기 뱅크를 자동-리프레시하게 하는 제1 자동-리프레시 커맨드에 대응하는 제1 상태와, 상기 데이터 프로세서로 하여금 상기 뱅크의 선택된 서브셋을 자동-리프레시하게 하는 제2 자동-리프레시 커맨드에 대응하는 제2 상태 중 하나를 선택한다. 상기 데이터 프로세서는, 상기 리프레시 로직이 상기 뱅크와 관련된 제1 조건을 검출하는 것에 응답하여 제1 상태와 제2 상태 사이에서 스위칭을 개시하고, 상기 리프레시 로직 회로가 제2 조건을 검출하는 것에 응답하여 제2 상태와 제1 상태 사이에서 스위칭을 개시한다.

Description

미세 입도의 리프레시
본 발명은 일반적으로 데이터 프로세싱 시스템에 관한 것으로, 더욱 구체적으로는 데이터 프로세싱 시스템의 메모리 시스템을 리프레시하는 것에 관한 것이다.
컴퓨터 시스템의 전반적인 프로세싱 속도를 증가시키기 위해 다양한 기술이 개발되었다. 집적 회로 프로세싱 기술의 방대한 개선은 컴퓨터 프로세싱 속도 및 메모리 용량을 증가시키는 능력에 기여하여, 컴퓨터 시스템의 전반적인 성능 향상에 기여했다. 서브-마이크론 피쳐(sub-micron feature)를 갖는 집적 회로를 생산하는 능력은 집적 회로당 커패시터와 같은 전기 부품의 양을 또한 증가할 수 있게 한다.
서브-마이크론 피쳐를 갖는 커패시터들의 많은 어레이로 구성된 동적 랜덤 액세스 메모리(DRAM) 칩이 컴퓨터 시스템의 메인 메모리용으로 이용된다. DRAM은 통상적으로 저렴하고 고밀도이므로, 디바이스당 대량의 DRAM이 집적될 수 있게 한다. 커패시터의 고유의 성질로 인해, DRAM은 지속적으로 리프레시되어야 하고, 그렇지 않으면 커패시터 내에 저장된 데이터가 손실될 것이다. 각 커패시터는 서서히 전하를 누설하고, DRAM이 리프레시되지 않으면, 결국 커패시터는 충분히 전하를 누설하여 비가역적인 데이터 손상에 직면할 것이다.
오늘날 판매되는 대부분의 DRAM 칩은 JEDEC(Joint Electron Devices Engineering Council)에 의해 공표된 다양한 더블 데이터 레이트(double data rate: DDR) DRAM 표준과 호환 가능하다. JEDEC에 의해 제공되는 표준은 일정 시간 기간 동안 데이터에 액세스하지 못하도록 하는 리프레시 사이클 시간을 제공한다. 컴퓨터 시스템 내에 DDR DRAM 디바이스 밀도를 증가시키면 리프레시에 필요한 시간의 양을 증가시키므로, 컴퓨터 프로세싱 대기 시간을 증가시킨다.
이러한 문제를 해결하기 위해, JEDEC은 1X, 2X 및 4X 리프레시 모드로 알려진 DDR 버전 4(DDR4) 표준의 피쳐를 채용했다. 이 모드에서 DDR4 메모리는 단일 리프레시(REF) 커맨드에 응답하여, 선택된 뱅크, 선택된 뱅크의 절반 또는 선택된 뱅크의 1/4를 각각 리프레시할 수 있다. 모드 레지스터, 모드 레지스터 3(MR3)은 이러한 모드들 간에 선택하는 데 사용된다. 또한, MR3은 또한 1X 또는 2X의 선택 또는 1X 또는 4X의 선택이 동적으로 수행될 수 있고 사용되지 않는 어드레스 비트에 의해 나타내어지는 "온-더-플라이(on-the-fly)" 모드를 지원하도록 프로그래밍될 수 있다.
후술하는 바와 같이, 일 형태에서, 데이터 프로세싱 시스템은 적어도 하나의 랭크(rank)를 갖는 메모리 채널, 및 리프레시 로직을 갖고 메모리 채널에 결합된 데이터 프로세서를 포함한다. 리프레시 로직의 활성화에 응답하여, 데이터 프로세서는 메모리 채널의 뱅크에 리프레시 사이클을 생성한다. 데이터 프로세서는 제1 상태와 제2 상태 중 하나를 선택하고, 여기서 제1 상태는 데이터 프로세서로 하여금 뱅크를 자동-리프레시하게 하는 제1 자동-리프레시 커맨드에 대응하고, 제2 상태는 데이터 프로세서로 하여금 뱅크의 선택된 서브셋을 자동-리프레시하게 하는 제2 자동-리프레시 커맨드에 대응한다. 데이터 프로세서는, 리프레시 로직이 뱅크와 관련된 제1 조건을 검출하는 것에 응답하여 제1 상태와 제2 상태 사이에서 스위칭을 개시하고, 리프레시 로직 회로가 제2 조건을 검출하는 것에 응답하여 제2 상태와 제1 상태 사이에서 스위칭을 개시한다.
다른 형태에서, 데이터 프로세서는 메모리 액세스 에이전트 및 메모리 액세스 에이전트에 결합되고 메모리 시스템에 결합되도록 적응된 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는 메모리 시스템의 메모리에 리프레시 사이클을 생성하기 위한 리프레시 로직 회로를 포함한다. 메모리 컨트롤러는 제1 상태 및 제2 상태를 포함하는 온-더-플라이 모드를 갖는다. 제1 상태는 메모리로 하여금 뱅크를 자동-리프레시하게 하는 제1 자동-리프레시 커맨드(예를 들어, REF1)에 대응한다. 제2 상태는 메모리로 하여금 뱅크의 선택된 서브셋을 자동-리프레시하게 하는 제2 자동-리프레시 커맨드(예를 들어, REF2 또는 REF4)에 대응한다. 메모리 컨트롤러는, 리프레시 로직 회로가 뱅크와 관련된 제1 조건을 검출하는 것에 응답하여 제1 상태와 제2 상태 사이에서 스위칭한다. 메모리 컨트롤러는, 리프레시 로직 회로가 제2 조건을 검출하는 것에 응답하여 제2 상태와 제1 상태 사이에서 스위칭한다.
또 다른 형태에서, 메모리 컨트롤러를 통해 메모리 시스템의 메모리의 리프레시를 관리하기 위한 방법이 설명된다. 제1 자동-리프레시 커맨드는, 메모리 컨트롤러가 제1 상태에 있을 때 생성되며, 여기서 제1 자동-리프레시 커맨드는 메모리 컨트롤러로 하여금 뱅크를 자동-리프레시하게 한다. 제2 자동-리프레시 커맨드는, 메모리 컨트롤러가 제2 상태에 있을 때 생성되며, 여기서 제2 자동-리프레시 커맨드는 메모리로 하여금 뱅크의 선택된 서브셋을 자동-리프레시하게 한다. 메모리 컨트롤러가 제1 조건을 검출하는 것에 응답하여, 제1 상태와 제2 상태 사이에서 스위칭이 이루어진다. 메모리 컨트롤러가 제2 조건을 검출하는 것에 응답하여, 제2 상태와 제1 상태 사이에서 스위칭이 이루어진다.
도 1은 일부 실시예에 따른 데이터 프로세싱 시스템을 블록도 형태로 도시하는 도면;
도 2는 도 1의 데이터 프로세싱 시스템에서 사용하기에 적절한 가속 프로세싱 유닛(accelerated processing unit: APU)을 블록도 형태로 도시하는 도면;
도 3은 일부 실시예에 따라 도 2의 APU에서 사용하기에 적절한 메모리 컨트롤러 및 관련 물리적 인터페이스(PHY)를 블록도 형태로 도시하는 도면;
도 4는 일부 실시예에 따라 도 2의 APU에서 사용하기에 적절한 다른 메모리 컨트롤러 및 관련 PHY를 블록도 형태로 도시하는 도면;
도 5는 일부 실시예에 따른 메모리 컨트롤러를 블록도 형태로 도시하는 도면;
도 6은 일부 실시예에 따른 리프레시 조건을 상태도 형태로 도시하는 도면;
도 7은 일부 실시예에 따른 상이한 메모리 리프레시 상태에서의 리프레시 동작을 블록도 형태로 도시하는 도면; 및
도 8은 일부 실시예에 따른 도 5의 메모리 컨트롤러에 의해 사용될 수 있는 흐름도를 도시하는 도면.
이하의 설명에서, 여러 도면에서 동일한 참조 번호를 사용하는 것은 유사하거나 동일한 항목을 나타낸다. 달리 언급되지 않는 한, 단어 "결합된(coupled)" 및 이와 관련된 동사 형태는 이 기술 분야에 알려진 수단에 의한 직접적인 연결 및 간접적인 전기 연결 모두를 포함하며, 달리 언급되지 않는 한, 직접 연결에 대한 임의의 설명은 간접적인 전기 연결의 적절한 형태를 사용하는 대안적인 실시예에도 적용된다.
도 1은 일부 실시예에 따른 데이터 프로세싱 시스템(100)을 블록도 형태로 나타낸다. 데이터 프로세싱 시스템(100)은 일반적으로 가속 프로세싱 유닛(APU) 형태의 데이터 프로세서(110), 메모리 시스템(120), 주변 장치 상호 연결 익스프레스(peripheral component interconnect express: PCIe) 시스템(150), 범용 직렬 버스(universal serial bus: USB) 시스템(160), 및 디스크 드라이브(170)를 포함한다. 데이터 프로세서(110)는 데이터 프로세싱 시스템(100)의 중앙 처리 유닛(central processing unit: CPU)로서 동작하며, 현대의 컴퓨터 시스템에 유용한 다양한 버스 및 인터페이스를 제공한다. 이러한 인터페이스에는 2개의 더블 데이터 레이트(DDRx) 메모리 채널, PCIe 링크로의 연결을 위한 PCIe 루트 복합체(root complex), USB 네트워크로의 연결을 위한 USB 컨트롤러, 및 SATA(Serial Advanced Technology Attachment) 대용량 저장 디바이스와의 인터페이스를 포함한다.
메모리 시스템(120)은 메모리 채널(130) 및 메모리 채널(140)을 포함한다. 메모리 채널(130)은 이 예에서 별개 랭크에 대응하는 대표적인 DIMM(134,136 및138)을 포함하는, DDRx 버스(132)에 연결된 듀얼 인라인 메모리 모듈(dual inline memory module: DIMM) 세트를 포함한다. 마찬가지로, 메모리 채널(140)은 대표적인 DIMM(144, 146 및 148)을 포함하는, DDRx 버스(142)에 연결된 DIMM 세트를 포함한다.
PCIe 시스템(150)은 데이터 프로세서(110)의 PCIe 루트 복합체에 연결된 PCIe 스위치(152), PCIe 디바이스(154), PCIe 디바이스(156) 및 PCIe 디바이스(158)를 포함한다. PCIe 디바이스(156)는 그 후 시스템 기본 입력/출력 시스템(BIOS) 메모리(157)에 연결된다. 시스템 BIOS 메모리(157)는 판독 전용 메모리(read-only memory: ROM), 플래시 전기적으로 소거 가능한 프로그래머블 ROM(electrically erasable programmable ROM: EEPROM) 등과 같은 다양한 비-휘발성 메모리 유형 중 임의의 것일 수 있다.
USB 시스템(160)은 데이터 프로세서(110)의 USB 마스터에 연결된 USB 허브(162), 및 이 USB 허브(162)에 각각 연결된 대표적인 USB 디바이스(164, 166 및 168)를 포함한다. USB 디바이스(164, 166 및 168)는 키보드, 마우스, 플래시 EEPROM 포트 등과 같은 디바이스일 수 있다.
디스크 드라이브(170)는 SATA 버스를 통해 데이터 프로세서(110)에 연결되고, 운영 체제, 어플리케이션 프로그램, 어플리케이션 파일 등을 위한 대용량 저장소를 제공한다.
데이터 프로세싱 시스템(100)은 메모리 채널(130) 및 메모리 채널(140)을 제공함으로써 현대의 컴퓨팅 어플리케이션에서 사용하기에 적절하다. 메모리 채널들(130 및 140) 각각은 DDR 버전 4(DDR4), 저전력 DDR4(LPDDR4), 그래픽 DDR 버전 5(gDDR5) 및 고대역폭 메모리(HBM)와 같은 최신 기술의 DDR 메모리에 연결될 수 있으며, 장래의 메모리 기술에 적응될 수 있다. 이러한 메모리는 높은 버스 대역폭과 고속 동작을 제공한다. 동시에, 이러한 메모리는 또한 랩톱 컴퓨터와 같은 배터리-구동 어플리케이션의 전력을 절약하기 위한 저전력 모드를 제공하고, 또한 내장된 열 모니터링(thermal monitoring)을 제공한다.
도 2는 도 1의 데이터 프로세싱 시스템(100)에 사용하기에 적절한 APU(200)를 블록도 형태로 나타낸다. APU(200)는 일반적으로 중앙 처리 유닛(CPU) 코어 복합체(210), 그래픽 코어(220), 디스플레이 엔진 세트(230), 메모리 관리 허브(240), 데이터 패브릭(250), 주변 장치 컨트롤러 세트(260), 주변 장치 버스 컨트롤러 세트(270), 시스템 관리 유닛(SMU)(280), 및 메모리 컨트롤러 세트(290)를 포함한다.
CPU 코어 복합체(210)는 CPU 코어(212) 및 CPU 코어(214)를 포함한다. 이 예에서, CPU 코어 복합체(210)는 2개의 CPU 코어를 포함하지만, 다른 실시예에서 CPU 코어 복합체는 임의의 수의 CPU 코어를 포함할 수 있다. 각각의 CPU 코어(212 및 214)는 제어 패브릭을 형성하는 시스템 관리 네트워크(SMN) 및 데이터 패브릭(250)에 양방향으로 연결되고, 데이터 패브릭(250)에 메모리 액세스 요청을 제공할 수 있다. 각각의 CPU 코어(212 및 214)는 유니터리 코어일 수 있거나, 또한 캐시와 같은 특정 자원을 공유하는 둘 이상의 유니터리 코어를 갖는 코어 복합체일 수 있다.
그래픽 코어(220)는 고집적 및 병렬 방식으로, 버텍스(vertex) 프로세싱, 프래그먼트 프로세싱, 쉐이딩(shading), 텍스처 블렌딩(texture blending) 등과 같은 그래픽 동작을 수행할 수 있는 고성능 그래픽 프로세싱 유닛(GPU)이다. 그래픽 코어(220)는 SMN 및 데이터 패브릭(250)에 양방향으로 연결되며, 데이터 패브릭(250)에 메모리 액세스 요청을 제공할 수 있다. 이와 관련하여, APU(200)는, CPU 코어 복합체(210) 및 그래픽 코어(220)가 동일 메모리 공간을 공유하는 통합 메모리 아키텍처, 또는 CPU 코어 복합체(210) 및 그래픽 코어(220)가 메모리 공간의 일부를 공유하는 메모리 아키텍처 중 어느 하나를 지원할 수 있는 반면, 그래픽 코어(220)는 또한 CPU 코어 복합체(210)에 의해 액세스 불가능한 전용(private) 그래픽 메모리를 사용한다.
디스플레이 엔진(230)은 모니터 상에 디스플레이하기 위해 그래픽 코어(220)에 의해 생성된 객체를 렌더링 및 래스터화한다. 그래픽 코어(220) 및 디스플레이 엔진(230)은 메모리 시스템(120) 내의 적절한 어드레스로의 균일한 변환을 위해 공통 메모리 관리 허브(240)에 양방향으로 연결되고, 메모리 관리 허브(240)는 이러한 메모리 액세스를 생성하고 메모리 시스템으로부터 반환된 판독 데이터를 수신하기 위해 데이터 패브릭(250)에 양방향으로 연결된다.
데이터 패브릭(250)은 임의의 메모리 액세스 에이전트와 메모리 컨트롤러(290) 사이에서 메모리 액세스 요청 및 메모리 응답을 라우팅하기 위한 크로스바(crossbar) 스위치를 포함한다. 데이터 패브릭은 또한 각각의 가상 연결을 위한 버퍼뿐만 아니라 시스템 구성에 기초하여 메모리 액세스의 목적지를 결정하기 위해, BIOS에 의해 규정되는 시스템 메모리 맵을 포함한다.
주변 장치 컨트롤러(260)는, 각각이 시스템 허브(266) 및 SMN 버스에 양방향으로 연결된 USB 컨트롤러(262) 및 SATA 인터페이스 컨트롤러(264)를 포함한다. 이들 2개의 컨트롤러는 APU(200)에서 사용될 수 있는 주변 장치 컨트롤러의 단지 예시적인 것이다.
주변 장치 버스 컨트롤러(270)는, 각각이 입력/출력(I/O) 허브(276) 및 SMN 버스에 양방향으로 연결된 시스템 컨트롤러 또는 "사우스브릿지(Southbridge)" (SB)(272) 및 PCIe 컨트롤러(274)를 포함한다. I/O 허브(276)는 또한 시스템 허브(266) 및 데이터 패브릭(250)에 양방향으로 연결된다. 따라서, 예를 들어 CPU 코어는, 데이터 패브릭(250)이 I/O 허브(276)를 통해 라우팅하는 액세스를 통해 USB 컨트롤러(262), SATA 인터페이스 컨트롤러(264), SB(272) 또는 PCIe 컨트롤러(274)의 레지스터를 프로그래밍할 수 있다.
SMU(280)는, APU(200) 상의 자원들의 동작을 제어하고 이들 자원들 사이의 통신을 동기화하는 로컬 컨트롤러이다. SMU(280)는 APU(200) 상의 다양한 프로세서의 파워-업 시퀀싱(power-up sequencing)을 관리하고, 리셋, 인에이블 및 다른 신호들을 통해 복수의 오프-칩(off-chip) 디바이스를 제어한다. SMU(280)는 APU(200)의 각각의 구성 요소에 클록 신호를 제공하기 위해, 위상 고정 루프(phase locked loop: PLL)와 같은, 도 2에 도시되지 않은 하나 이상의 클록 소스를 포함한다. SMU(280)는 또한 다양한 프로세서 및 다른 기능 블록에 대한 전력을 관리하고, 적절한 전력 상태를 결정하기 위해 CPU 코어(212 및 214) 및 그래픽 코어(220)로부터 측정된 전력 소비값을 수신할 수 있다.
APU(200)는 또한 다양한 시스템 모니터링 및 전력 절약 기능을 구현한다. 특히 하나의 시스템 모니터링 기능은 열 모니터링이다. 예를 들어, APU(200)가 고온이 되면, SMU(280)는 CPU 코어(212 및 214) 및/또는 그래픽 코어(220)의 주파수 및 전압을 감소시킬 수 있다. APU(200)가 너무 뜨거워지면, 이 APU는 전체적으로 셧다운될 수 있다. 열 이벤트는 또한 SMN 버스를 통해 SMU(280)에 의해 외부 센서로부터 수신될 수 있고, SMU(280)는 이에 응답하여 클록 주파수 및/또는 전원 전압을 감소시킬 수 있다.
도 3은 일부 실시예에 따라 도 2의 APU(200)에 사용하기에 적절한 메모리 컨트롤러(300) 및 관련 물리적 인터페이스(PHY)(330)를 블록도 형태로 나타낸다. 메모리 컨트롤러(300)는 메모리 채널(310) 및 전력 엔진(320)을 포함한다. 메모리 채널(310)은 호스트 인터페이스(312), 메모리 채널 컨트롤러(314), 및 물리적 인터페이스(316)를 포함한다. 호스트 인터페이스(312)는 스케일러블 데이터 포트(scalable data port: SDP)를 통해 메모리 채널 컨트롤러(314)를 데이터 패브릭(250)에 양방향으로 연결시킨다. 물리적 인터페이스(316)는 DDR-PHY 인터페이스 규격(DFI)을 따르는 버스를 통해 메모리 채널 컨트롤러(314)를 PHY(330)에 양방향으로 연결시킨다. 전력 엔진(320)은 SMN 버스를 통해 SMU(280)에, APB(Advanced Peripheral Bus)를 통해 PHY(330)에 양방향으로 연결되며, 또한 메모리 채널 컨트롤러(314)에 양방향으로 연결된다. PHY(330)는 도 1의 메모리 채널(130) 또는 메모리 채널(140)과 같은 메모리 채널에 대해 양방향 연결을 갖는다. 메모리 컨트롤러(300)는 단일 메모리 채널 컨트롤러(314)를 사용하는 단일 메모리 채널에 대한 메모리 컨트롤러의 실례(instantiation)이며, 이하에서 추가로 설명되는 방식으로 메모리 채널 컨트롤러(314)의 동작을 제어하기 위해 전력 엔진(320)을 갖는다.
도 4는 일부 실시예에 따라 도 2의 APU(200)에서 사용하기에 적절한 다른 메모리 컨트롤러(400) 및 관련 PHY(440 및 450)를 블록도 형태로 나타낸다. 메모리 컨트롤러(400)는 메모리 채널(410 및 420) 및 전력 엔진(430)을 포함한다. 메모리 채널(410)은 호스트 인터페이스(412), 메모리 채널 컨트롤러(414), 및 물리적 인터페이스(416)를 포함한다. 호스트 인터페이스(412)는 메모리 채널 컨트롤러(414)를 SDP를 통해 데이터 패브릭(250)에 양방향으로 연결시킨다. 물리적 인터페이스(416)는 메모리 채널 컨트롤러(414)를 PHY(440)에 양방향으로 연결시키고, DFI 규격을 따른다. 메모리 채널(420)은 호스트 인터페이스(422), 메모리 채널 컨트롤러(424) 및 물리적 인터페이스(426)를 포함한다. 호스트 인터페이스(422)는 메모리 채널 컨트롤러(424)를 다른 SDP를 통해 데이터 패브릭(250)에 양방향으로 연결시킨다. 물리적 인터페이스(426)는 메모리 채널 컨트롤러(424)를 PHY(450)에 양방향으로 연결시키고, DFI 규격을 따른다. 전력 엔진(430)은 SMN 버스를 통해 SMU(280)에, APB를 통해 PHY(440 및 450)에 양방향으로 연결되며, 또한 메모리 채널 컨트롤러(414 및 424)에 양방향으로 연결된다. PHY(440)는 도 1의 메모리 채널(130)과 같은 메모리 채널에 대해 양방향 연결을 갖는다. PHY(450)는 도 1의 메모리 채널(140)과 같은 메모리 채널에 대해 양방향 연결을 갖는다. 메모리 컨트롤러(400)는 2개의 메모리 채널 컨트롤러를 갖는 메모리 컨트롤러의 실례이며, 이하에서 추가로 설명되는 방식으로 메모리 채널 컨트롤러(414) 및 메모리 채널 컨트롤러(424) 모두의 동작을 제어하기 위해 공유된 전력 엔진(430)을 사용한다.
도 5는 일부 실시예에 따른 메모리 컨트롤러(500)를 블록도 형태로 나타낸다. 메모리 컨트롤러(500)는 일반적으로 메모리 채널 컨트롤러(510) 및 전력 컨트롤러(550)를 포함한다. 메모리 채널 컨트롤러(510)는 일반적으로 인터페이스(512), 큐(queue)(514), 커맨드 큐(520), 어드레스 생성기(522), 컨텐츠 어드레스 가능 메모리(content addressable memory: CAM)(524), 리플레이 큐(530), 리프레시 로직 블록(532), 타이밍 블록(534), 페이지 테이블(536), 아비터(arbiter)(538), 오류 정정 코드(error correction code: ECC) 체크 블록(542), ECC 생성 블록(544) 및 데이터 버퍼(DB)(546)를 포함한다.
인터페이스(512)는 외부 버스를 통해 데이터 패브릭(250)에 대해 제1 양방향 연결을 가지며, 출력을 갖는다. 메모리 컨트롤러(500)에서, 이 외부 버스는 "AXI4"로 알려진 영국의 캠브릿지의 ARM 홀딩스(ARM Holdings) 사의 PLC에 의해 특정된 진보된 확장형 인터페이스 버전 4와 호환 가능하지만, 다른 실시예에서는 다른 유형의 인터페이스일 수 있다. 인터페이스(512)는 FCLK(또는 MEMCLK) 도메인으로 알려진 제1 클록 도메인으로부터, UCLK 도메인으로 알려진 메모리 컨트롤러(500) 내부의 제2 클록 도메인으로 메모리 액세스 요청을 변환한다. 유사하게, 큐(514)는 UCLK 도메인으로부터, DFI 인터페이스와 관련된 DFICLK 도메인으로 메모리 액세스를 제공한다.
어드레스 생성기(522)는 AXI4 버스를 통해 데이터 패브릭(250)으로부터 수신된 메모리 액세스 요청의 어드레스를 디코딩한다. 메모리 액세스 요청은 정규화된 포맷으로 표현된 물리적 어드레스 공간 내의 액세스 어드레스를 포함한다. 어드레스 생성기(522)는 정규화된 어드레스를, 메모리 시스템(120) 내의 실제 메모리 디바이스를 어드레싱하고 관련 액세스를 효율적으로 스케줄링하는데 사용될 수 있는 포맷으로 변환한다. 이 포맷은 메모리 액세스 요청을, 특정 랭크, 행 어드레스, 열 어드레스, 뱅크 어드레스 및 뱅크 그룹과 관련시키는 영역 식별자를 포함한다. 시동시에, 시스템 BIOS는 메모리 시스템(120) 내의 메모리 디바이스에 조회하여 메모리 디바이스의 크기 및 구성을 결정하고, 어드레스 생성기(522)와 관련된 구성 레지스터의 세트를 프로그래밍한다. 어드레스 생성기(522)는 구성 레지스터에 저장된 구성을 사용하여 정규화된 어드레스를 적절한 포맷으로 변환한다. 커맨드 큐(520)는 CPU 코어(212 및 214) 및 그래픽 코어(220)와 같은 데이터 프로세싱 시스템(100)의 메모리 액세스 에이전트로부터 수신된 메모리 액세스 요청의 큐이다. 커맨드 큐(520)는 어드레스 생성기(522)에 의해 디코딩되는 어드레스 필드를 저장할 뿐만 아니라 아비터(538)가 메모리 액세스를 효율적으로 선택할 수 있게 하는 액세스 유형 및 서비스 품질(QoS) 식별자를 포함하는 다른 어드레스 정보를 저장한다. CAM(524)은 기입 후 기입(write after write: WAW) 및 기입 후 판독(read after write: RAW) 순서 규칙과 같은 순서 규칙을 시행하기 위한 정보를 포함한다.
리플레이 큐(530)는 어드레스 및 커맨드 패리티 응답, DDR4 DRAM에 대한 기입 순환 리던던시 체크(cyclic redundancy check: CRC) 응답, 또는 gDDR5 DRAM에 대한 기입 및 판독 CRC 응답과 같은 응답을 대기하고 있는 아비터(538)에 의해 선택된 메모리 액세스를 저장하기 위한 임시 큐이다. 리플레이 큐(530)는, 반환된 ECC가 정확한지 또는 오류를 나타내는지를 결정하기 위해 ECC 체크 블록(542)에 액세스한다. 리플레이 큐(530)는 이들 사이클 중 하나의 사이클의 패리티 또는 CRC 오류의 경우에 액세스가 리플레이될 수 있게 한다.
리프레시 로직(532)은 메모리 액세스 에이전트로부터 수신된 정상적인 판독 및 기입 메모리 액세스 요청과는 별도로 생성되는 다양한 전력 다운, 리프레시 및 종단 저항(ZQ) 교정 사이클에 대한 상태 머신을 포함한다. 예를 들어, 메모리 랭크가 프리차지 전력 다운(precharge powerdown)에 있으면, 메모리 랭크는 리프레시 사이클을 실행하기 위해 주기적으로 깨어나야 한다. 리프레시 로직(532)은 DRAM 칩 내의 메모리 셀의 저장 커패시터로부터 전하가 누설됨으로써 야기되는 데이터 오류를 방지하기 위해 주기적으로 리프레시 커맨드를 생성한다. 또한, 리프레시 로직(532)은 시스템의 열 변화로 인한 온-다이(on-die) 종단 저항의 미스매치를 방지하기 위해 ZQ를 주기적으로 교정한다.
아비터(538)는 커맨드 큐(520)에 양방향으로 연결되고, 메모리 채널 컨트롤러(510)의 핵심이다. 이 아비터는 메모리 버스의 사용을 향상시키기 위해 액세스의 지능형 스케줄링에 의해 효율을 향상시킨다. 아비터(538)는, 커맨드 큐(520) 내의 특정 액세스가 DRAM 타이밍 파라미터에 기초하여 발행하는데 적합한지 여부를 결정함으로써 적절한 타이밍 관계를 시행하기 위해 타이밍 블록(534)을 사용한다. 예를 들어, 각 DRAM은 "tRC"로 알려진 활성화 커맨드들 사이의 최소의 특정된 시간을 갖는다. 타이밍 블록(534)은 JEDEC 규격에 특정된 이러한 타이밍 파라미터 및 다른 타이밍 파라미터에 기초하여 적합성을 결정하는 카운터의 세트를 보유하고, 리플레이 큐(530)에 양방향으로 연결된다. 페이지 테이블(536)은 아비터(538)를 위한 메모리 채널의 랭크 및 각 뱅크의 활성 페이지에 관한 상태 정보를 보유하고, 리플레이 큐(530)에 양방향으로 연결된다.
ECC 생성 블록(544)은 인터페이스(512)로부터 수신된 기입 메모리 액세스 요청에 응답하여, 기입 데이터에 따라 ECC를 계산한다. DB(546)는 수신된 메모리 액세스 요청에 대해 기입 데이터 및 ECC를 저장한다. 이 DB는, 아비터(538)가 메모리 채널로 디스패치하기 위해 대응하는 기입 액세스를 선택할 때, 조합된 기입 데이터/ECC를 큐(514)로 출력한다.
전력 컨트롤러(550)는 일반적으로 진보된 확장형 인터페이스 버전 1(AXI)에 대한 인터페이스(552), APB 인터페이스(554) 및 전력 엔진(560)을 포함한다. 인터페이스(552)는 SMN에 대해 제1 양방향 연결을 갖고 도 5에 별도로 표시된 "이벤트_n"으로 표기된 이벤트 신호를 수신하기 위한 입력, 및 출력을 포함한다. APB 인터페이스(554)는 인터페이스(552)의 출력에 연결된 입력, 및 APB를 통해 PHY에 연결하기 위한 출력을 갖는다. 전력 엔진(560)은 인터페이스(552)의 출력에 연결된 입력, 및 큐(514)의 입력에 연결된 출력을 갖는다. 전력 엔진(560)은 구성 레지스터(562)의 세트, 마이크로컨트롤러(μC)(564), 자체 리프레시 컨트롤러(SLFREF/PE)(566) 및 신뢰성 있는 판독/기입 타이밍 엔진(RRW/TE)(568)을 포함한다. 구성 레지스터(562)는 AXI 버스를 통해 프로그래밍되고, 메모리 컨트롤러(500)의 다양한 블록의 동작을 제어하기 위한 구성 정보를 저장한다. 따라서, 구성 레지스터(562)는 도 5에 상세하게 도시되지 않은 블록들에 연결된 출력을 갖는다. 자체 리프레시 컨트롤러(566)는 리프레시 로직(532)에 의한 리프레시의 자동 생성에 추가하여 리프레시의 수동 생성을 수행하는 엔진이다. 신뢰성 있는 판독/기입 타이밍 엔진(568)은 DDR 인터페이스 최대 판독 대기 시간(maximum read latency: MRL) 트레이닝 및 루프백 테스팅과 같은 목적을 위해 메모리 또는 I/O 디바이스에 연속적인 메모리 액세스 스트림을 제공한다.
메모리 채널 컨트롤러(510)는 관련 메모리 채널로 디스패치하기 위해 메모리 액세스를 선택할 수 있게 하는 회로를 포함한다. 원하는 중재 결정을 내리기 위해, 어드레스 생성기(522)는 어드레스 정보를, 메모리 시스템 내의 랭크, 행 어드레스, 열 어드레스, 뱅크 어드레스 및 뱅크 그룹을 포함하는 미리 디코딩된 정보로 디코딩하고, 커맨드 큐(520)는 미리 디코딩된 정보를 저장한다. 구성 레지스터(562)는, 어드레스 생성기(522)가 수신된 어드레스 정보를 어떻게 디코딩하는지를 결정하기 위한 구성 정보를 저장한다. 아비터(538)는 디코딩된 어드레스 정보, 타이밍 블록(534)에 의해 지시된 타이밍 적합성 정보, 및 페이지 테이블(536)에 의해 지시된 활성 페이지 정보를 사용하여 QoS 요건과 같은 다른 기준을 관찰하면서 메모리 액세스를 효율적으로 스케줄링한다. 예를 들어, 아비터(538)는 메모리 페이지를 변경하는 데 필요한 프리차지 및 활성화 커맨드의 오버헤드를 회피하기 위해 페이지를 열어 액세스하는 것을 선호하는 것으로 구현하고, 이를 다른 뱅크에 판독 및 기입 액세스하는 것과 인터리빙(interleaving)함으로써 하나의 뱅크에 대한 오버헤드 액세스를 은닉한다. 특히, 정상 동작 동안, 아비터(538)는, 다른 페이지를 선택하기 전에 다른 뱅크가 프리차지되어야 할 때까지, 다른 뱅크에서 페이지를 개방된 상태로 정상적으로 유지한다.
도 6은 일부 실시예에 따라 도 5의 메모리 컨트롤러(500)에 의해 사용될 수 있는 상태도(600)를 나타낸다. 상태도(600)는 메모리 컨트롤러(500)에 의해 이용되는 리프레시 커맨드의 유형에 대응하는 상태의 도면이다. 상태도(600)는 자체-리프레시 상태(602), 리프레시 1 상태(REF1)(604), 리프레시 2 상태(REF2)(606), 및 리프레시 4 상태(REF4)(608)를 포함한다. 상태도(600)는 화살표로 상태의 천이를 나타내며, 메모리 컨트롤러(500)는 조건(610, 612, 614, 616, 618, 620, 622, 및 624)를 포함하는 대응 조건에 응답하여 상태의 천이를 수행한다.
동작 시에, 도 5의 메모리 컨트롤러(500)와 같은 메모리 컨트롤러는 도 2의 CPU 코어 복합체(210)의 CPU 코어 또는 그래픽 코어(220)와 같은 메모리 액세스 에이전트에 연결되고 이로부터 메모리 액세스 요청을 수신한다. 메모리 컨트롤러(500)는 또한 도 1의 메모리 시스템(120)에 연결하도록 적응된다. 전술한 바와 같이, 메모리 시스템(120)은 도 1의 DIMM(134, 136 및 138)으로서 구현된 다수의 메모리 랭크를 포함할 수 있다. 메모리 컨트롤러(500)는 메모리 시스템(120)의 각각의 뱅크 또는 뱅크의 조합에 리프레시 사이클을 주기적으로 생성하기 위해 도 5의 리프레시 로직(532)과 같은 리프레시 로직 회로를 포함한다. 리프레시 로직(532)은 리프레시될 메모리 뱅크와 관련된 조건에 응답하여 자동적으로 선택하는 입도(granularity)로 리프레시 커맨드를 생성하는 온-더-플라이 리프레시 모드를 구현한다.
리프레시 로직(532)은 제1 상태(REF1) 상태(604) 및 제2 상태(REF2) 상태(606) 또는 REF4 상태(608) 중 하나를 사용하여 온-더-플라이 모드를 구현한다. REF1 상태(604)는 메모리로 하여금 리프레시(REF) 커맨드에 응답하여 전체 뱅크를 자동-리프레시하게 하는 제1 자동-리프레시 커맨드(REF1)의 사용에 대응한다. REF2 상태(606)는 메모리로 하여금 REF 커맨드에 응답하여 뱅크의 선택된 서브셋, 이 예에서는 뱅크의 절반을 자동-리프레시하게 하는 제2 자동-리프레시 커맨드(REF2)의 사용에 대응한다. REF4 상태(608)는 또한 메모리로 하여금 REF 커맨드에 응답하여 뱅크의 더 작은 선택된 서브셋, 이 경우에는 뱅크의 1/4을 자동-리프레시하게 하는 제3 자동-리프레시 커맨드(REF4)의 사용에 대응한다. 메모리 컨트롤러(290)는 리프레시될 뱅크와 관련된 제1 조건(각각 조건(618) 또는 조건(622))을 검출하는 것에 응답하여 REF1 상태(604)와 REF2 상태(606) 또는 REF4 상태(608) 사이에서 스위칭한다. 메모리 컨트롤러(290)는 제2 조건(각각 조건(624) 또는 조건(620))을 검출하는 것에 응답하여 REF2 상태(606) 또는 REF4 상태(608)로부터 REF1 상태(604)로 스위칭한다.
일반적으로, 리프레시 로직(532)은 리프레시 간격 파라미터 tREFI에 의해 지시된 시간 기간 내에 각 메모리 뱅크를 리프레시하기에 충분한 레이트로 리프레시 커맨드를 발행한다. 각 tREFI 기간 동안 발행된 리프레시 커맨드의 수는 현재 리프레시 상태에서 발행된 리프레시 커맨드의 유형에 의존한다. 리프레시 로직(532)은 뱅크가 REF1 상태(604)에 있는 경우 각각의 tREFI 기간 동안 뱅크에 하나의 REF1 커맨드를 제공하고, 뱅크가 REF2 상태(606)에 있는 경우 각각의 tREFI 기간 동안 뱅크에 2개의 REF2 커맨드를 제공하고, 또는 뱅크가 REF4 상태(608)에 있는 경우 각각의 tREFI 기간 동안 뱅크에 4개의 REF4 커맨드를 제공한다.
리프레시 로직(532)은, 대응하는 메모리가 저전력 상태에 있을 때 자체 리프레시 상태(602)에 있다. 메모리 컨트롤러(500)가 메모리로 하여금 저전력 상태를 벗어나게 할 때, 리프레시 로직(532)은 자체 리프레시 상태(602)로부터 REF1 상태(604), REF2 상태(606) 및 REF4 상태(608) 중 선택된 하나로 천이한다. 메모리 컨트롤러(290)는, 특정 조건이 충족될 때까지, REF1 상태(604), REF2 상태(606) 및 REF4 상태(608)에 대해 지시된 상태 천이(632, 634 및 636)로서 그 현재 상태로 유지된다.
리프레시 상태들 사이에서 스위칭하기 위한 다수의 조건 중 임의의 것이 단독으로 또는 다양한 조합으로 사용될 수 있다. 도시된 실시예에서, 이러한 조건은 뱅크에 대해 계류 중인 리프레시의 수, 뱅크에 대해 도 5의 커맨드 큐(520)의 계류 중인 메모리 액세스 요청의 수, 뱅크에 대한 계류 중인 메모리 액세스 요청의 우선 순위 및/또는 유형(판독 또는 기입), 및 계류 중인 리프레시의 수가 미리 정해진 임계값을 초과하는, 소정의 뱅크에 계류 중인 리프레시 조건이 존재하는지의 여부를 포함한다. 또한, 도 6은 소정의 메모리 랭크에 있는 단일 뱅크에 대한 리프레시 상태 머신을 도시하지만, 리프레시 상태 머신은 예를 들어 소정의 랭크에 있는 모든 뱅크와 다수의 랭크에 있는 대응 뱅크에 대해, 다양한 방식으로 메모리 시스템의 더 큰 서브셋으로 확장될 수 있다.
하나의 단순한 예를 들면, 리프레시 로직(532)은, 뱅크에 대한 계류 중인 메모리 액세스 요청의 수가 임계량을 초과하면, REF1 상태(604)와 REF2 상태(606) 사이에서 스위칭할 수 있다. 이 조건은, 더 낮은 대기 시간 및 그리하여 더 미세한 입도의 리프레시가 선호된다는 것을 나타낸다. 한편, 리프레시 로직(532)이 REF2 상태(606)에 있지만, 짝수의 REF2 커맨드가 발행되고 뱅크에 대해 계류 중인 메모리 액세스 요청이 없는 것으로 결정하면, 이 리프레시 로직은 REF2 상태(606)로부터 REF1 상태(604)로 다시 변하여, 효율성을 유지한다. 리프레시 로직(532)이 REF2 상태(606) 또는 REF4 상태(608)로부터 상태 천이를 하기 위한 전제 조건은, 발행된 리프레시의 수가 한번에 리프레시되는 뱅크의 부분에 대응하는 것이다. 따라서, 리프레시 로직(532)은 도 5에 도시된 아비터(538)에 연결되어 이러한 조건을 추적한다.
도 7은 상이한 메모리 리프레시 상태에서의 리프레시 동작을 블록도 형태로 나타낸다. 도 7의 메모리 리프레시 상태는 리프레시 1(REF1) 상태(700), 리프레시 2(REF2) 상태(710) 및 리프레시 4(REF4) 상태(720)를 포함한다. REF1 상태(700)는 리프레시가 시작하기 전의 뱅크(702), REF1 커맨드 동안의 REF1_1 뱅크(704), 및 리프레시된 뱅크(706)를 포함한다. REF2 상태(710)는 리프레시가 개시되기 전의 뱅크(702), 제1 REF2 커맨드 동안의 REF2_1 뱅크(714), 제2 REF2 커맨드 동안의 REF2_2 뱅크(716), 및 리프레시된 뱅크(706)를 포함한다. REF4 상태(720)는 리프레시 상태 전의 뱅크(702), 제1 REF4 커맨드 동안의 REF4_1 뱅크(724), 제2 REF4 커맨드 동안의 REF4_2 뱅크(726), 제3 REF4 커맨드 동안의 REF4_3 뱅크(728), 제4 REF4 커맨드 동안의 REF4_4 뱅크(730), 및 리프레시된 뱅크(706)를 포함한다.
REF1 상태(700)는 메모리로 하여금 하나 이상의 뱅크(702)를 자동-리프레시하게 하는 제1 자동-리프레시 커맨드(REF1 커맨드)의 사용에 대응한다. REF1 커맨드가 실행될 때, REF1 뱅크(704)는 리프레시되어, 리프레시된 뱅크(706)로 귀결된다.
REF2 상태(710)는 REF2_1 뱅크(714) 및 REF2_2 뱅크(716)로 도시된 바와 같이, 리프레시 간격(tREFI)으로 알려진 기간 내에서 메모리로 하여금 뱅크(702)의 제1 서브셋 및 제2 서브셋을 자동-리프레시하게 하는 제2 자동-리프레시 커맨드(REF2 커맨드)의 사용에 대응한다. REF2_1 뱅크(714) 및 REF2_2 뱅크(716)는 각각 뱅크(702)의 별개의 절반의 서브셋이다.
REF4 상태(720)는 또한 tREFI 기간 내에서 메모리로 하여금 뱅크(702)의 제1 서브셋, 제2 서브셋, 제3 서브셋, 및 제4 서브셋을 자동-리프레시하게 하는 제3 자동-리프레시 커맨드(REF4 커맨드)의 사용에 대응한다. REF4_1 뱅크(724), REF4_2 뱅크(726), REF4_3 뱅크(728) 및 REF4_4 뱅크(730)는 뱅크(702)의 리프레시된 제1 서브셋, 제2 서브셋, 제3 서브셋 및 제4 서브셋에 대응한다. REF4_1 뱅크(724), REF4_2 뱅크(726), REF4_3 뱅크(728) 및 REF4_4 뱅크(730)는 각각 REF4 상태(720) 내의 뱅크(702)의 별개의 1/4 서브셋이다.
리프레시의 수는 상태 변화가 발생할 수 있기 전의 전체 서브셋 수에 대응해야 한다. 일 실시예에서, 제1 자동-리프레시 커맨드(REF1)가 수신되어, 메모리로 하여금 뱅크(702)와 같은 전체 뱅크를 자동-리프레시하게 한다. 제1 조건을 검출하는 것에 응답하여, 스위칭은 REF1(700)으로부터 REF2(710) 또는 REF4(720)로 이루어진다. REF2 커맨드가 수신될 때, 조건이 충족되기 전에 리프레시의 전체 수는 2의 배수이어야 한다. REF4 커맨드가 수신될 때, 조건이 충족되기 전에 리프레시의 전체 수는 4의 배수이어야 한다.
REF1 모드보다 더 미세한 입도로 이러한 상이한 리프레시 모드들을 제공하고, 및 온-더-플라이로 상태 변화 결정을 내리기 위해 메모리 컨트롤러(500)에 의해 이미 추적된 계류 중인 메모리 액세스 요청의 특성을 이용함으로써, 메모리 컨트롤러(500)는 높은 시스템 버스 사용 기간 동안에는 들어오는 메모리 액세스 요청의 대기 시간을 줄일 수 있으면서, 낮은 시스템 버스 사용 기간 동안에는 메모리 뱅크를 보다 효율적으로 리프레시할 수 있다.
도 8은 도 5의 메모리 컨트롤러(500)에 의해 사용될 수 있는 방법(800)의 흐름도를 나타낸다. 블록(802)에서, 제1 자동-리프레시 커맨드가 제1 상태에서 생성된다. 블록(804)에서 제2 자동-리프레시 커맨드가 제2 상태에서 생성된다. 블록(806)에서 제1 조건이 검출된다. 블록(808)에서, 제1 상태와 제2 상태 사이에 스위칭이 이루어진다. 블록(810)에서, 제2 조건이 검출된다. 블록(810)에서, 제2 조건이 검출되는 것에 응답하여, 블록(812)에서, 제2 상태와 제1 상태 사이에서 스위칭이 이루어진다. 프로세스는 종료 블록에서 끝난다.
도 8에 도시된 방법의 일부 또는 전부는 컴퓨터 판독 가능 저장 매체에 저장되고 적어도 하나의 프로세서에 의해 실행되는 명령에 의해 지배될 수 있다. 도 8에 도시된 각각의 동작은 비-일시적인 컴퓨터 메모리 또는 컴퓨터 판독 가능한 저장 매체에 저장된 명령에 대응할 수 있다. 다양한 실시예에서, 비-일시적인 컴퓨터 판독 가능한 저장 매체는 자기 또는 광 디스크 저장 디바이스, 플래시 메모리와 같은 솔리드-스테이트 저장 디바이스, 또는 다른 비-휘발성 메모리 디바이스 또는 디바이스들을 포함한다. 비-일시적인 컴퓨터 판독 가능한 저장 매체에 저장된 컴퓨터 판독 가능 명령은 소스 코드, 어셈블리 언어 코드, 오브젝트 코드, 또는 하나 이상의 프로세서에 의해 인터프리팅 및/또는 실행 가능한 다른 명령 포맷일 수 있다.
특정 실시예가 설명되었지만, 이들 실시예에 대한 다양한 수정이 본 기술 분야의 통상의 기술자에게 명백할 것이다. 메모리 컨트롤러(500)는 고대역폭 메모리(HBM), RAM버스 DRAM(RDRAM) 등과 같은 DDRx 메모리 이외의 다른 유형의 메모리에 인터페이싱할 수 있다. 예시된 실시예가 별개 DIMM에 대응하는 각각의 메모리 랭크를 보여주었지만, 다른 실시예에서는 각각의 DIMM이 다수의 랭크를 지원할 수 있다. 또한, 메모리 채널은 더블 레이트 버전 4 DDR4 메모리의 복수의 랭크를 포함할 수 있다.
일 형태에서, 데이터 프로세싱 시스템(100)은 메모리 채널(130) 및 데이터 프로세서(110)를 포함한다. 일 양태에 따르면, 상기 데이터 프로세서(110)는, 상기 뱅크(702)에 대한 계류 중인 리프레시의 수, 상기 뱅크(702)에 대한 계류 중인 요청의 수, 상기 뱅크(702)에 대한 상기 계류 중인 요청의 우선 순위, 및 상기 뱅크(702)에 대한 상기 계류 중인 요청의 유형 중 하나 이상에 응답하여 상기 제1 조건(618/622)을 검출한다. 이 양태에 따르면, 데이터 프로세서(110)는 상기 제1 상태(604)와 상기 제2 상태(606/608) 사이의 스위칭의 개시를 결정하기 위해 상기 뱅크(702)에 대한 상기 계류 중인 리프레시의 수를 추가로 추적할 수 있다.
다른 양태에 따르면, 상기 제2 자동-리프레시 커맨드(710/720)는 하나의 랭크(134)의 상기 뱅크(702)의 상기 선택된 서브셋을 리프레시한다.
또 다른 양태에 따르면, 상기 제2 자동-리프레시 커맨드(710/720)는 하나의 랭크(134)의 복수의 뱅크의 상기 선택된 서브셋을 리프레시한다.
또 다른 양태에 따르면, 상기 제2 자동-리프레시 커맨드(710/720)는 복수의 랭크(134/136/138) 각각의 대응하는 뱅크의 상기 선택된 서브셋을 리프레시한다.
추가적인 양태에 따르면, 상기 메모리 채널(130)은 더블 레이트(DDR) 버전 4(DDR4) 메모리의 복수의 랭크(134/136/138)를 포함한다.
또 다른 형태에서, 데이터 프로세서(110/200)는 메모리 액세스 에이전트(210/220) 및 메모리 컨트롤러(292/500)를 포함한다. 일 양태에 따르면, 상기 메모리 컨트롤러(292/500)는, 상기 뱅크(702)에 대한 계류 중인 리프레시의 수, 상기 뱅크(702)에 대한 계류 중인 요청의 수, 상기 뱅크(702)에 대한 상기 계류 중인 요청의 우선 순위, 및 상기 뱅크(702)에 대한 상기 계류 중인 요청의 유형 중 하나 이상에 응답하여 상기 제1 조건(618/622)을 검출한다. 이 양태에 따르면, 상기 메모리 컨트롤러(292/500)는 상기 제1 상태(604)와 상기 제2 상태(606/608) 사이의 스위칭의 개시를 결정하기 위해 상기 뱅크(702)에 상기 계류 중인 리프레시의 수를 추적한다.
또 다른 양태에 따르면, 상기 제2 자동-리프레시 커맨드(710/720)는 하나의 랭크(134)의 상기 뱅크(702)의 상기 선택된 서브셋을 리프레시한다.
또 다른 양태에 따르면, 상기 제2 자동-리프레시 커맨드(710/720)는 하나의 랭크(134)의 복수의 뱅크의 상기 선택된 서브셋을 리프레시한다.
또 다른 양태에 따르면, 상기 제2 자동-리프레시 커맨드(710/720)는 복수의 랭크(134/136/138) 각각의 대응하는 뱅크의 상기 선택된 서브셋을 리프레시한다.
또 다른 형태에서, 메모리 컨트롤러(292/500)를 통해 메모리 시스템(120)의 리프레시를 관리하기 위한 방법(800)은, 상기 메모리 컨트롤러(292/500)가 제1 상태(604/802)에 있을 때 제1 자동-리프레시 커맨드(700)를 생성하는 단계로서, 상기 제1 자동-리프레시 커맨드(700)는 메모리로 하여금 뱅크(702)를 자동-리프레시하게 하는, 상기 제1 자동-리프레시 커맨드(700)를 생성하는 단계, 상기 메모리 컨트롤러(292/500)가 제2 상태(606/608/802)에 있을 때 제2 자동-리프레시 커맨드(710/712)를 생성하는 단계로서, 상기 제2 자동-리프레시 커맨드(710/712)는 상기 메모리로 하여금 상기 뱅크(702)의 선택된 서브셋을 자동-리프레시하게 하는, 상기 제2 자동-리프레시 커맨드(710/712)를 생성하는 단계, 상기 메모리 컨트롤러(292/500)가 상기 뱅크(702)와 관련된 제1 조건(612/618/806/808)을 검출하는 것에 응답하여, 상기 제1 상태와 상기 제2 상태 사이에서 스위칭하는 단계; 및 메모리 컨트롤러(292/500)가 제2 조건(620/624/810/812)을 검출하는 것에 응답하여, 상기 제2 상태와 상기 제1 상태 사이에서 스위칭하는 단계를 포함한다. 일 양태에 따르면, 상기 제2 자동-리프레시 커맨드를 생성하는 단계는, 상기 제2 자동-리프레시 커맨드가 리프레시 2(REF2) 커맨드일 때 리프레시 기간 내에서 상기 뱅크(702)의 제1 서브셋(724), 제2 서브셋(726), 제3 서브셋(728) 및 제4 서브셋(730)을 리프레시하는 단계를 포함하며, 상기 뱅크의 상기 제1 서브셋(724), 상기 제2 서브셋(726), 상기 제3 서브셋(728) 및 상기 제4 서브셋(724)은 상기 뱅크(702)의 별개의 1/4 서브셋이다.
다른 양태에 따르면, 본 방법은, 상기 뱅크(702)에 대한 계류 중인 리프레시의 수, 상기 뱅크(702)에 대한 계류 중인 요청의 수, 상기 뱅크(702)에 대한 상기 계류 중인 요청의 우선 순위, 및 상기 뱅크(702)에 대한 상기 계류 중인 요청의 유형 중 하나 이상에 응답하여 상기 제1 조건을 검출하는 단계를 더 포함한다.
또 다른 양태에 따르면, 본 방법은 상기 제2 자동-리프레시 커맨드를 생성하는 단계에 응답하여, 하나의 랭크(134)의 상기 뱅크(702)의 상기 선택된 서브셋을 리프레시하는 단계를 더 포함한다.
또 다른 양태에 따르면, 본 방법은 상기 제2 자동-리프레시 커맨드를 생성하는 단계에 응답하여 하나의 랭크(134)의 복수의 뱅크의 상기 선택된 서브셋을 리프레시하는 단계를 더 포함한다.
추가적인 양태에 따르면, 본 방법은 상기 제2 자동-리프레시 커맨드를 생성하는 단계에 응답하여, 복수의 랭크(134/136/138) 각각의 대응하는 뱅크의 상기 선택된 서브셋을 리프레시하는 단계를 더 포함한다.
또 다른 형태에서, 메모리 컨트롤러(500)는 커맨드 큐(520), 아비터(538) 및 리프레시 로직 회로(532)를 포함한다. 일 양태에 따르면, 상기 리프레시 로직 회로(532)는, 상기 뱅크에 대한 계류 중인 리프레시의 수, 상기 뱅크에 대한 계류 중인 요청의 수, 상기 메모리 뱅크에 대한 계류 중인 요청의 우선 순위, 및 상기 뱅크에 대한 계류 중인 요청의 유형 중 하나 이상에 응답하여 상기 제1 상태(604)와 상기 제2 상태(606) 사이에서 천이한다.
또 다른 양태에 따르면, 상기 리프레시 로직 회로(532)는 상기 메모리 뱅크에 대한 계류 중인 메모리 액세스 요청의 수가 미리 정해진 임계값을 초과하는 것에 응답하여 상기 제1 상태(604)와 상기 제2 상태(606) 사이에서 천이한다.
또 다른 양태에 따르면, 상기 리프레시 로직 회로(532)는 한번에 리프레시되는 상기 메모리 뱅크의 부분에 대응하는 수의 자동-리프레시 커맨드를 발행한 후에만 상기 제2 상태(606)와 상기 제1 상태(604) 사이에서 천이한다.
또 다른 양태에 따르면, 상기 커맨드 큐(520)가 상기 메모리 뱅크에 메모리 액세스 요청을 저장하지 않을 때, 상기 리프레시 로직 회로(532)는 상기 제2 상태(606)와 상기 제1 상태(604) 사이에서 추가로 천이한다.
추가적인 양태에 따르면, 상기 온-더-플라이 리프레시 모드에서, 상기 리프레시 로직 회로(532)는 메모리 시스템(120)의 소정의 랭크에서 모든 뱅크에 대해 자동으로 선택하는 상기 입도로 메모리 시스템(120)에 자동-리프레시 커맨드를 생성한다.
또 다른 양태에 따르면, 상기 온-더-플라이 리프레시 모드에서, 상기 리프레시 로직 회로(532)는 메모리 시스템(120)의 복수의 랭크에서의 대응하는 뱅크에 대해 자동으로 선택하는 상기 입도로 메모리 시스템(120)에 자동-리프레시 커맨드를 생성한다.
따라서, 첨부된 청구 범위는 개시된 실시예의 범위 내에 속하는 개시된 실시예의 모든 수정을 포함하는 것으로 의도된다.

Claims (20)

  1. 데이터 프로세싱 시스템(100)으로서,
    적어도 하나의 랭크(rank)(134/136/138)를 포함하는 메모리 채널(130); 및
    상기 메모리 채널(130)에 결합되며, 상기 적어도 하나의 랭크(134/136/138)에 액세스하도록 적응된 데이터 프로세서(110)를 포함하며, 상기 데이터 프로세서(110)는 리프레시 로직(532)을 가지며, 상기 리프레시 로직(532)의 활성화에 응답하여, 상기 데이터 프로세서(110)는,
    상기 메모리 채널(130)의 뱅크(bank)(702)에 리프레시 사이클을 생성하고, 상기 데이터 프로세서(110)는 제1 상태(604) 및 제2 상태(606/608) 중 하나를 선택하고, 상기 제1 상태(604)는 상기 데이터 프로세서(110)로 하여금 상기 뱅크(702)를 자동-리프레시하게 하는 제1 자동-리프레시 커맨드(700)에 대응하고, 상기 제2 상태는 상기 데이터 프로세서(110)로 하여금 상기 뱅크(702)의 선택된 서브셋을 자동-리프레시하게 하는 제2 자동-리프레시 커맨드(710/720)에 대응하고;
    상기 리프레시 로직(532)이 상기 뱅크(702)와 관련된 제1 조건(618/622)을 검출하는 것에 응답하여 상기 제1 상태(604)와 상기 제2 상태(606/608) 사이에서 스위칭을 개시하고; 및
    제2 조건(620/624)의 검출에 응답하여 상기 제2 상태(606/608)와 상기 제1 상태(604) 사이에서 스위칭을 개시하는, 데이터 프로세싱 시스템(100).
  2. 제1항에 있어서,
    상기 리프레시 로직(532)은 상기 뱅크(702)에 대해 계류 중인 리프레시의 수가 미리 정해진 임계값을 초과하는 것에 응답하여 상기 제1 조건(816)을 검출하는, 데이터 프로세싱 시스템(100).
  3. 제1항에 있어서,
    상기 리프레시 로직(532)은, 상기 뱅크(702)로 송신된 리프레시의 수가 상기 뱅크(702)의 서브셋들의 전체 수에 대응하는 것을 검출하는 것에 응답하여 상기 제2 조건(810)을 검출하고; 그리고
    상기 데이터 프로세서는 상기 뱅크(702)에 대한 액세스 요청을 저장하지 않는, 데이터 프로세싱 시스템(100).
  4. 제1항에 있어서,
    상기 데이터 프로세서(110)는, 상기 제2 자동-리프레시 커맨드가 리프레시 2(REF2) 커맨드일 때, 리프레시 사이클 시간 내에서 상기 뱅크(702)의 제1 서브셋(714) 및 제2 서브셋(716)를 리프레시하고; 그리고
    상기 뱅크(702)의 상기 제1 서브셋(714) 및 상기 제2 서브셋(716) 각각은 상기 뱅크(702)의 별개의 절반의 서브셋인, 데이터 프로세싱 시스템(100).
  5. 제4항에 있어서,
    상기 데이터 프로세서(110)는, 상기 제2 자동-리프레시 커맨드가 리프레시 4(REF4) 커맨드일 때, 상기 리프레시 사이클 시간 내에 상기 뱅크(702)의 상기 제1 서브셋(724), 상기 제2 서브셋(726), 제3 서브셋(728), 및 제4 서브셋(730)을 리프레시하고; 그리고
    상기 뱅크(702)의 상기 제1 서브셋(724), 상기 제2 서브셋(726), 상기 제3 서브셋(728) 및 상기 제4 서브셋(740) 각각은 상기 뱅크(702)의 별개의 1/4 서브셋인, 데이터 프로세싱 시스템(100).
  6. 데이터 프로세서(110/200)로서,
    메모리 액세스 에이전트(210/220); 및
    상기 메모리 액세스 에이전트(210/220)에 결합되고 메모리 시스템(120)에 결합되도록 적응된 메모리 컨트롤러(292/500)를 포함하고, 상기 메모리 컨트롤러(292/500)는,
    제1 상태(604) 및 제2 상태(606/608)를 포함하는 온-더-플라이(on-the-fly) 모드를 갖는, 상기 메모리 시스템(120)의 메모리에 리프레시 사이클을 생성하기 위한 리프레시 로직 회로(532)를 포함하고, 상기 제1 상태(604)는 상기 메모리로 하여금 뱅크(702)를 자동-리프레시하게 하는 제1 자동-리프레시 커맨드(700)에 대응하고, 상기 제2 상태(606/608)는 상기 메모리로 하여금 상기 뱅크(702)의 선택된 서브셋을 자동-리프레시하게 하는 제2 자동-리프레시 커맨드(710/720)에 대응하고;
    상기 리프레시 로직 회로(532)가 상기 메모리 시스템(120)의 상기 뱅크(702)와 관련된 제1 조건(618/622)을 검출하는 것에 응답하여, 상기 제1 상태(604)와 상기 제2 상태(606/608) 사이에서 스위칭하고; 그리고
    상기 리프레시 로직 회로(532)가 제2 조건(620/624)을 검출하는 것에 응답하여, 상기 제2 상태(606/608)와 상기 제1 상태(604) 사이에서 스위칭하는, 데이터 프로세서(110/200).
  7. 제6항에 있어서,
    상기 리프레시 로직 회로(532)는 상기 뱅크(702)에 대한 계류 중인 리프레시의 수가 미리 정해진 임계값을 초과하는 것에 응답하여, 상기 제1 조건(620/624)을 검출하는, 데이터 프로세서(110/200).
  8. 제6항에 있어서,
    상기 리프레시 로직 회로(532)는 상기 뱅크(702)에 대한 계류 중인 리프레시의 수에 응답하여 상기 제2 조건(620/624)을 검출하는, 데이터 프로세서(110/200).
  9. 제6항에 있어서,
    상기 메모리 컨트롤러(292/500)는, 상기 제2 자동-리프레시 커맨드(710/720)가 리프레시 2(REF2) 커맨드(710)일 때, 리프레시 사이클 시간 내에 상기 뱅크(702)의 제1 서브셋(714) 및 제2 서브셋(716)을 리프레시하도록 적응되고; 그리고
    상기 뱅크(702)의 상기 제1 서브셋(714) 및 상기 제2 서브셋(716) 각각은 상기 뱅크(702)의 별개의 절반의 서브셋인, 데이터 프로세서(110/200).
  10. 제6항에 있어서,
    상기 메모리 컨트롤러(292/500)는, 상기 제2 자동-리프레시 커맨드(710/720)가 리프레시 4(REF4) 커맨드(720)일 때, 리프레시 사이클 시간 내에서 상기 뱅크(702)의 제1 서브셋(724), 제2 서브셋(726), 제3 서브셋(728) 및 제4 서브셋(730)을 리프레시하도록 적응되고; 그리고
    상기 뱅크(702)의 상기 제1 서브셋(724), 상기 제2 서브셋(726), 상기 제3 서브셋(728) 및 상기 제4 서브셋(740) 각각은 상기 뱅크(720)의 별개의 1/4 서브셋인, 데이터 프로세서(110/200).
  11. 메모리 컨트롤러(292/500)를 통해 메모리 시스템(120)의 메모리의 리프레시를 관리하기 위한 방법(800)으로서,
    상기 메모리 컨트롤러(292/500)가 제1 상태(604/802)에 있을 때 제1 자동-리프레시 커맨드(700)를 생성하는 단계로서, 상기 제1 자동-리프레시 커맨드(700)는 상기 메모리로 하여금 뱅크(702)를 자동-리프레시하게 하는, 상기 제1 자동-리프레시 커맨드(700)를 생성하는 단계,
    상기 메모리 컨트롤러(292/500)가 제2 상태(606/608/802)에 있을 때 제2 자동-리프레시 커맨드(710/712)를 생성하는 단계로서, 상기 제2 자동-리프레시 커맨드(710/712)는 상기 메모리로 하여금 상기 뱅크(702)의 선택된 서브셋을 자동-리프레시하게 하는, 상기 제2 자동-리프레시 커맨드(710/712)를 생성하는 단계,
    상기 메모리 컨트롤러(292/500)가 상기 뱅크(702)와 관련된 제1 조건(612/618/806/808)을 검출하는 것에 응답하여, 상기 제1 상태와 상기 제2 상태 사이에서 스위칭하는 단계; 및
    상기 메모리 컨트롤러(292/500)가 제2 조건(620/624/810/812)을 검출하는 것에 응답하여, 상기 제2 상태와 상기 제1 상태 사이에서 스위칭하는 단계를 포함하는, 메모리의 리프레시를 관리하기 위한 방법(800).
  12. 제11항에 있어서,
    상기 제1 조건을 검출하는 단계는,
    상기 뱅크(702)에 대한 계류 중인 리프레시의 수가 미리 정해진 임계값을 초과할 때를 검출하는 단계를 포함하는, 메모리의 리프레시를 관리하기 위한 방법(800).
  13. 제11항에 있어서,
    상기 제2 조건을 검출하는 단계는,
    송신된 리프레시의 수가 상기 뱅크(702)의 전체 서브셋 수에 대응하는 것을 검출하는 단계; 및
    상기 메모리 컨트롤러(292/500)가 상기 뱅크(702)에 대한 액세스 요청을 저장하지 않는 것을 검출하는 단계를 포함하는, 메모리의 리프레시를 관리하기 위한 방법(800).
  14. 제11항에 있어서,
    상기 제2 자동-리프레시 커맨드를 생성하는 단계는,
    상기 제2 자동-리프레시 커맨드가 리프레시 2(REF2) 커맨드일 때, 리프레시 기간 내에 상기 뱅크(702)의 제1 서브셋(714) 및 제2 서브셋(716)을 리프레시하는 단계(710)를 포함하고, 상기 뱅크(702)의 상기 제1 서브셋(714) 및 상기 제2 서브셋(716)의 각각은 상기 뱅크(702)의 별개의 절반의 서브셋인, 메모리의 리프레시를 관리하기 위한 방법(800).
  15. 제11항에 있어서,
    상기 제1 자동-리프레시 커맨드(700)를 생성하는 단계, 상기 제2 자동-리프레시 커맨드(710/712)를 생성하는 단계, 상기 제1 상태와 상기 제2 상태 사이에서 스위칭하는 단계, 및 상기 제2 상태와 상기 제1 상태 사이에서 스위칭하는 단계를 상기 메모리의 복수의 뱅크 각각에 대해 독립적으로 수행하는 단계를 더 포함하는, 메모리의 리프레시를 관리하기 위한 방법(800).
  16. 메모리 액세스 요청을 수신하기 위한 입력, 및 메모리 시스템(120)에 메모리 액세스를 제공하기 위한 출력을 갖는 메모리 컨트롤러(500)로서, 상기 메모리 컨트롤러(500)는,
    상기 메모리 액세스 요청을 수신하고, 선택된 메모리 액세스를 제공하기 위해 복수의 엔트리 및 출력을 갖는 커맨드 큐(queue)(520);
    상기 메모리 시스템(120)으로 디스패치하기 위해 상기 커맨드 큐(538)로부터 엔트리들을 선택하기 위해 상기 커맨드 큐(520)에 결합된 아비터(arbiter)(538); 및
    상기 아비터(514)에 결합된 리프레시 로직 회로(532)를 포함하고, 온-더-플라이 리프레시 모드에서, 상기 리프레시 로직 회로(532)는, 리프레시될 메모리 뱅크와 관련된 조건에 응답하여 자동으로 선택하는 입도로 상기 메모리 시스템(120)에 자동-리프레시 커맨드를 생성하고, 상기 입도에 반비례하는 리프레시 간격 동안 다수의 자동-리프레시 커맨드를 발행하는, 메모리 컨트롤러(500).
  17. 제16항에 있어서,
    제1 상태(604)에 있을 때, 상기 리프레시 로직 회로(532)는 상기 리프레시 간격 동안 메모리로 하여금 상기 메모리 뱅크 전체를 자동-리프레시하게 하는 제1 자동-리프레시 커맨드(REF1)를 제공하고, 제2 상태(606)에 있을 때, 상기 리프레시 로직 회로(532)는 상기 리프레시 간격 동안 다수의 자동-리프레시 커맨드에 대응하는 상기 메모리 뱅크의 부분을 자동-리프레시하는 상기 다수의 자동-리프레시 커맨드를 제공하는, 메모리 컨트롤러(500).
  18. 제17항에 있어서,
    제2 상태(606)에 있을 때, 상기 리프레시 로직 회로(532)는 상기 리프레시 간격 동안 각각이 상기 메모리로 하여금 상기 메모리 뱅크의 절반을 자동-리프레시하게 하는 2개의 제2 자동-리프레시 커맨드(REF2)를 제공하고, 제3 상태(608)에 있을 때, 상기 리프레시 로직 회로(532)는 상기 리프레시 간격 동안 각각이 상기 메모리로 하여금 상기 메모리 뱅크의 1/4을 자동-리프레시하게 하는 4개의 제3 자동-리프레시 커맨드(REF4)를 제공하는, 메모리 컨트롤러(500).
  19. 메모리 컨트롤러(500)로서,
    메모리 액세스 요청을 수신하기 위한 입력 및 출력을 갖는 인터페이스(512);
    상기 메모리 액세스 요청을 디코딩하고 이에 응답하여 대응하는 메모리 액세스를 제공하기 위해 상기 인터페이스(512)의 상기 출력에 결합되는 디코더(522);
    상기 디코더(522)의 상기 출력에 결합되는 제1 입력, 제2 입력 및 출력을 갖고, 복수의 엔트리를 갖는 커맨드 큐(520);
    메모리 시스템(120)으로 디스패치하기 위해 상기 커맨드 큐(538)로부터 엔트리들을 선택하기 위해 상기 커맨드 큐(520)의 상기 제2 입력에 자동-리프레시 커맨드를 제공하기 위해 상기 커맨드 큐(520)에 결합되는 아비터(538);
    상기 커맨드 큐(520)의 상기 출력에 결합되는 입력 및 메모리 채널에 결합하기 위한 출력을 갖는 제2 큐(514); 및
    상기 아비터(514)에 결합된 리프레시 로직 회로(532)를 포함하고, 온-더-플라이 리프레시 모드에서, 상기 리프레시 로직 회로(532)는, 프레시될 메모리 뱅크와 관련된 조건에 응답하여 자동으로 선택하는 입도로 상기 메모리 시스템(120)에 자동-리프레시 커맨드를 생성하고, 상기 입도에 반비례하는 리프레시 간격 동안 다수의 자동-리프레시 커맨드를 발행하고, 상기 아비터(538)에 상기 자동-리프레시 커맨드를 제공하는, 메모리 컨트롤러(500).
  20. 메모리에 대한 액세스를 제어하는 방법으로서,
    메모리 액세스 요청을 수신하는 단계;
    디코딩된 메모리 액세스 요청을 제공하기 위해 상기 메모리 액세스 요청을 디코딩하는 단계;
    디코딩된 메모리 액세스 요청을 커맨드 큐(520)에 저장하는 단계;
    자동-리프레시 커맨드를 상기 커맨드 큐(520)에 저장하는 단계;
    상기 디코딩된 메모리 액세스 요청 및 상기 자동-리프레시 커맨드 중 선택된 것을 상기 메모리에 제공하기 위해 상기 커맨드 큐(520) 내에서 상기 디코딩된 메모리 액세스 요청 및 상기 자동-리프레시 커맨드 간을 중재하는 단계; 및
    리프레시될 메모리 뱅크와 관련된 조건에 응답하여 자동으로 선택되는 입도로 온-더-플라이 리프레시 모드에서 상기 자동-리프레시 커맨드를 생성하는 단계를 포함하는, 메모리에 대한 액세스를 제어하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230010675A (ko) * 2020-05-15 2023-01-19 어드밴스드 마이크로 디바이시즈, 인코포레이티드 Dram을 위한 리프레시 관리

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102346629B1 (ko) * 2014-12-05 2022-01-03 삼성전자주식회사 메모리 접근 제어 방법 및 장치
US9576637B1 (en) * 2016-05-25 2017-02-21 Advanced Micro Devices, Inc. Fine granularity refresh
KR20180047778A (ko) * 2016-11-01 2018-05-10 삼성전자주식회사 단계별 저전력 상태들을 갖는 메모리 장치
US10446215B1 (en) * 2016-11-16 2019-10-15 Cadence Design Systems, Inc. System and method for adaptively optimized refresh of memory
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
CN106875971B (zh) * 2017-02-16 2021-01-22 上海兆芯集成电路有限公司 动态随机存取存储器控制器及其控制方法
SG11201908904TA (en) 2017-04-14 2019-10-30 Huawei Tech Co Ltd Memory refresh technology and computer system
BR112019021554B1 (pt) * 2017-04-14 2024-02-27 Huawei Technologies Co., Ltd Método de renovação de memória, controlador de memória, aparelho de renovação de memória, sistema de computador e meio de armazenamento legível por computador
US10141041B1 (en) 2017-11-01 2018-11-27 Micron Technology, Inc. Systems and methods for maintaining refresh operations of memory banks using a shared
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
CN110729006B (zh) 2018-07-16 2022-07-05 超威半导体(上海)有限公司 存储器控制器中的刷新方案
US10535393B1 (en) * 2018-07-21 2020-01-14 Advanced Micro Devices, Inc. Configuring dynamic random access memory refreshes for systems having multiple ranks of memory
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) * 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US10915451B2 (en) * 2019-05-10 2021-02-09 Samsung Electronics Co., Ltd. Bandwidth boosted stacked memory
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US10811076B1 (en) * 2019-06-29 2020-10-20 Intel Corporation Battery life based on inhibited memory refreshes
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11531601B2 (en) 2019-12-30 2022-12-20 Advanced Micro Devices, Inc. Error recovery for non-volatile memory modules
US11137941B2 (en) * 2019-12-30 2021-10-05 Advanced Micro Devices, Inc. Command replay for non-volatile dual inline memory modules
US11120860B1 (en) * 2020-08-06 2021-09-14 Micron Technology, Inc. Staggering refresh address counters of a number of memory devices, and related methods, devices, and systems
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11809743B2 (en) * 2020-09-21 2023-11-07 Advanced Micro Devices, Inc. Refresh management list for DRAM
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11755246B2 (en) * 2021-06-24 2023-09-12 Advanced Micro Devices, Inc. Efficient rank switching in multi-rank memory controller
CN113823340B (zh) * 2021-09-18 2023-08-25 长鑫存储技术有限公司 刷新命令保护方法及电路、存储器刷新方法及电路、设备
US20230178138A1 (en) * 2021-12-08 2023-06-08 Advanced Micro Devices, Inc. Read clock start and stop for synchronous memories

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140133255A1 (en) * 2010-03-12 2014-05-15 Kazuhiko Kajigaya Semiconductor device, refresh control method thereof and computer system
US20150162071A1 (en) * 2013-12-11 2015-06-11 SK Hynix Inc. Address storage circuit and memory and memory system including the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226709B1 (en) 1997-10-24 2001-05-01 Compaq Computer Corporation Memory refresh control system
US6295586B1 (en) 1998-12-04 2001-09-25 Advanced Micro Devices, Inc. Queue based memory controller
JP4381013B2 (ja) * 2003-03-17 2009-12-09 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
CN101023417A (zh) * 2004-06-08 2007-08-22 罗切斯特大学 对集群处理器中的通信并行性折衷的动态管理
JP4869011B2 (ja) * 2006-09-29 2012-02-01 富士通セミコンダクター株式会社 メモリシステム
US7788414B2 (en) * 2007-01-16 2010-08-31 Lantiq Deutschland Gmbh Memory controller and method of controlling a memory
US8990490B2 (en) * 2011-11-29 2015-03-24 Rambus Inc. Memory controller with reconfigurable hardware
KR20140028659A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 리프레시 제어회로 및 이를 포함하는 메모리 장치
KR102021401B1 (ko) * 2012-08-30 2019-11-04 에스케이하이닉스 주식회사 메모리 장치
US9412433B2 (en) * 2014-01-22 2016-08-09 Nanya Technology Corp. Counter based design for temperature controlled refresh
US9293188B2 (en) 2014-02-03 2016-03-22 Advanced Micro Devices, Inc. Memory and memory controller for high reliability operation and method
US9490002B2 (en) 2014-07-24 2016-11-08 Rambus Inc. Reduced refresh power
KR102204240B1 (ko) * 2014-09-11 2021-01-19 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9418723B2 (en) * 2014-12-23 2016-08-16 Intel Corporation Techniques to reduce memory cell refreshes for a memory device
US9576637B1 (en) * 2016-05-25 2017-02-21 Advanced Micro Devices, Inc. Fine granularity refresh

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140133255A1 (en) * 2010-03-12 2014-05-15 Kazuhiko Kajigaya Semiconductor device, refresh control method thereof and computer system
US20150162071A1 (en) * 2013-12-11 2015-06-11 SK Hynix Inc. Address storage circuit and memory and memory system including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230010675A (ko) * 2020-05-15 2023-01-19 어드밴스드 마이크로 디바이시즈, 인코포레이티드 Dram을 위한 리프레시 관리

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