JP2012226491A - メモリ制御装置、集積回路、情報処理装置およびメモリ制御方法 - Google Patents

Abstract

【課題】信号線やチップのピン数等の増加を抑制して必要なメモリ帯域を確保する。
【解決手段】複数のメモリには、メモリ毎に独立してデータバスが接続される。また、複数のメモリには、メモリ毎に独立して選択信号線が接続される。コマンド信号線は、複数のメモリの間で共有して接続される。制御部は、複数のメモリのうちの少なくとも２つのメモリに対するバスマスタからのアクセス要求が出力された場合に、当該アクセス要求に応じたコマンドがコマンド信号線において重複して発行されないようにコマンド制御を行う。
【選択図】図１

Description

本技術は、メモリ制御装置に関する。詳しくは、複数のメモリを扱うメモリ制御装置、集積回路、情報処理装置およびメモリ制御方法に関する。

近年、デジタルスチルカメラ、ビデオレコーダ、携帯電話装置、ネットワーク端末等の情報処理装置（いわゆる、デジタル機器）が広く普及している。これらの情報処理装置では、高精細な画像処理、高音質・高機能な音声処理等のように複雑なデータ処理が行われている。このように複雑なデータ処理が求められるため、信号処理やソフトウェアの実行等を行う場合には、大容量・広帯域のメモリが必要となることが多い。

そこで、メモリ帯域を増やすため、複数のメモリを備える情報処理装置が提案されている（例えば、特許文献１参照。）。

特開平０６−７５７９９号公報

上述の従来技術では、複数のメモリを用いて各データ処理を行うことができる。このように、複数のメモリを用いる場合には、メモリ帯域を増やすことができるが、信号線やチップのピン数等も増加する。このため、これらの増加を抑制してメモリ帯域を確保することが重要である。

本技術はこのような状況に鑑みて生み出されたものであり、信号線やチップのピン数等の増加を抑制して必要なメモリ帯域を確保することを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスであって上記複数のメモリ毎に独立して接続されるデータバスと、上記複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であって上記複数のメモリ毎に独立して接続される選択信号線と、上記アクセス要求に応じたコマンドを上記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線であって上記複数のメモリとの間で共有して接続されるコマンド信号線と、上記複数のメモリのうちの少なくとも２つのメモリに対する上記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが上記コマンド信号線において重複して発行されないようにコマンド制御を行う制御部とを具備するメモリ制御装置、これに対応する集積回路、情報処理装置およびそのメモリ制御方法ならびに当該方法をコンピュータに実行させるプログラムである。これにより、独立したデータバスが接続される複数のメモリを、複数のメモリとの間で共有して接続されるコマンド信号線を用いて制御させるという作用をもたらす。

また、この第１の側面において、上記制御部は、上記アクセス要求に係る複数のメモリのうち１つのメモリ以外の他のメモリに対する上記コマンドを順次遅延させることにより上記コマンド制御を行い、当該アクセス要求に係る複数のメモリとの間で上記データバスを介して行われるデータのやり取りを行う期間の一部を重複させるようにしてもよい。これにより、複数のメモリにおいて、データバスを介して行われるデータのやり取りを行う期間の一部が重複されるという作用をもたらす。

また、この第１の側面において、上記制御部は、上記バスマスタから上記複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には当該各メモリの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させるようにしてもよい。これにより、メモリの優先度に基づいてコマンドの発行順序が決定されるという作用をもたらす。また、この場合において、上記制御部は、上記優先度としてラウンドロビン方式により上記複数のメモリの優先度を決定するようにしてもよい。これにより、ラウンドロビン方式により複数のメモリの優先度が決定されるという作用をもたらす。また、この場合において、上記制御部は、上記優先度として上記複数のメモリのそれぞれに設定されている優先度に基づいて上記コマンドの発行順序を決定するようにしてもよい。これにより、複数のメモリのそれぞれに設定されている優先度に基づいてコマンドの発行順序が決定されるという作用をもたらす。

また、この第１の側面において、上記制御部は、上記バスマスタから上記複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求の優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させるようにしてもよい。これにより、コマンドの優先度に基づいてコマンドの発行順序が決定されるという作用をもたらす。

また、この第１の側面において、上記制御部は、上記バスマスタから上記複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求が発行されたバスマスタの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させるようにしてもよい。これにより、コマンドが発行されたバスマスタの優先度に基づいてコマンドの発行順序が決定されるという作用をもたらす。

また、この第１の側面において、上記データバスおよび上記選択信号線の何れかを介して出力される信号を含む所定信号以外の信号を出力するための信号線は、上記複数のメモリとの間で共有して接続されるようにしてもよい。これにより、所定信号以外の信号を出力するための信号線は、複数のメモリとの間で共有して接続されるという作用をもたらす。

本技術によれば、信号線やチップのピン数等の増加を抑制して必要なメモリ帯域を確保することができるという優れた効果を奏し得る。

本技術の第１の実施の形態における情報処理装置１００の構成例を示すブロック図である。 本技術の第１の実施の形態におけるコマンド調停部２３０によるコマンド発行例を示すタイミングチャートである。 本技術の第１の実施の形態におけるメモリコントローラ２００と各メモリとの間の接続と、他のメモリコントローラにおける接続とを模式的に示す図である。 本技術の第１の実施の形態における情報処理装置１００と方式１乃至３との比較例を簡略化して示す図である。 本技術の第１の実施の形態におけるメモリコントローラ２００によるコマンド発行と、方式１のメモリコントローラ８１１によるコマンド発行例とを示すタイミングチャートである。 本技術の第１の実施の形態における情報処理装置１００によってコマンドが発行される際の情報処理手順例を示すフローチャートである。 本技術の第２の実施の形態における情報処理装置によってコマンドが発行される際の情報処理手順例を示すフローチャートである。 本技術の第３の実施の形態における情報処理装置によってコマンドが発行される際の情報処理手順例を示すフローチャートである。 本技術の第４の実施の形態における情報処理装置のコマンド調停部において、コマンド発行要求信号を同時に受けとった場合のコマンドの発行例を示す図である。 本技術の第５の実施の形態における情報処理装置１００の構成例を示すブロック図である。 本技術の第５の実施の形態におけるコマンドセレクタ３３０によるコマンド発行例を示すタイミングチャートである。 本技術の第５の実施の形態の第２方法によってコマンドが発行される際の情報処理手順例を示すフローチャートである。 本技術の第６の実施の形態における情報処理装置１００の構成例を示すブロック図である。 本技術の第６の実施の形態におけるコマンドセレクタ・クロック乗換部４３０によるコマンド発行例を示すタイミングチャートである。 本技術の第７の実施の形態におけるコマンドセレクタ・クロック乗換部によるコマンド発行例を示すタイミングチャートである。 本技術の第８の実施の形態における情報処理装置１００の構成例を示すブロック図である。 本技術の第８の実施の形態における情報処理装置によってコマンドが発行される際の情報処理手順例を示すフローチャートである。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（メモリ制御：コマンドに係る信号線を共有させ、アクセス要求が重なった場合にはメモリ（０）を優先させる例）
２．第２の実施の形態（メモリ制御：メモリの優先順序をラウンドロビンさせる例）
３．第３の実施の形態（メモリ制御：メモリアクセス要求に優先度が設定される例）
４．第４の実施の形態（メモリ制御：コマンドに優先度を付けラウンドロビンさせる例）
５．第５の実施の形態（メモリ制御：コマンド選択信号により優先度を設定する例）
６．第６の実施の形態（メモリ制御：メモリクロックの半分のクロックでコマンド発行要求信号を発行させる例）
７．第７の実施の形態（メモリ制御：反相の半速クロックを用いる例）
８．第８の実施の形態（メモリ制御：メモリが３つの例）

＜１．第１の実施の形態＞
［メモリ制御装置の構成例］
図１は、本技術の第１の実施の形態における情報処理装置１００の構成例を示すブロック図である。

情報処理装置１００は、ＤＲＡＭ（Dynamic Random Access Memory）に対するメモリアクセスを制御するものであり、バスマスタ１８０と、メモリコントローラ２００と、メモリ（０）１６０と、メモリ（１）１７０とを備える。なお、同図では、説明の便宜上、制御対象のメモリは２つ（メモリ（０）１６０、メモリ（１）１７０）であることを想定して説明するが、３以上のメモリを備える場合についても適用可能である。なお、３以上のメモリを備える場合については、本技術の第８の実施の形態で示す。

バスマスタ１８０は、バスにアクセスして、そのバスに対してバス信号（アドレス、制御信号、書込みデータ等）を送出するデータ処理装置である。バスマスタ１８０は、例えば、バスを介してメモリ（０）１６０およびメモリ（１）１７０にアクセス要求を送信して、データ処理に必要なデータの記録および読み出しを行う。すなわち、バスマスタ１８０は、複数のメモリへのアクセス要求を行い、複数のメモリに保持されているデータを用いたデータ処理を行う。なお、バスマスタ１８０は、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）等に相当する。

メモリ（０）１６０およびメモリ（１）１７０は、バスマスタ１８０において処理対象となる各種データを記憶するメモリである。メモリ（０）１６０およびメモリ（１）１７０は、それぞれがメモリを管理する際の管理単位である。なお、メモリ（０）１６０およびメモリ（１）１７０は、物理的に異なるメモリであり、それぞれが専用のメモリバス（同図では、信号線２１２および２２２）を備えていることを想定する。そのため、本技術の実施の形態では、メモリ（０）１６０とメモリ（１）１７０との間において、重複するバンク番号およびアドレスがあることを想定する。

メモリコントローラ２００は、メモリ（０）１６０およびメモリ（１）１７０に関する動作の指示を行うものである。メモリコントローラ２００は、メモリコントローラ（０）２１０と、メモリコントローラ（１）２２０と、コマンド調停部２３０とを備える。なお、メモリコントローラ２００は、特許請求の範囲に記載の集積回路の一例である。

メモリコントローラ（０）２１０およびメモリコントローラ（１）２２０は、バスマスタ１８０から供給されるアクセス要求に基づいて、メモリ（０）１６０およびメモリ（１）１７０に関する動作を指示するコマンドを生成するものである。メモリコントローラ（０）２１０は、信号線１８１を介して供給されるメモリ（０）２１０へのアクセス要求に基づいてコマンドを生成し、その生成したコマンドを、コマンド発行要求信号に含めて、信号線２１１を介してコマンド調停部２３０に供給する。また、メモリコントローラ（１）２２０は、信号線１８２を介して供給されるメモリ（１）１７０へのアクセス要求に基づいてコマンドを生成し、その生成したコマンドを、コマンド発行要求信号に含めて、信号線２２１を介してコマンド調停部２３０に供給する。

また、メモリコントローラ（０）２１０およびメモリコントローラ（１）２２０は、コマンド発行要求信号をコマンド調停部２３０に供給した場合には、次のコマンドの生成を一時待機状態にする。そして、コマンド調停部２３０からコマンド発行終了信号が供給された場合には、その一時待機状態を解除して、次のコマンドの発行の制御（タイミング待ちおよび発行）を開始する。

コマンド調停部２３０は、メモリコントローラ（０）２１０およびメモリコントローラ（１）２２０から供給されるコマンド発行要求信号に基づいて、メモリ（０）１６０およびメモリ（１）１７０に対してコマンドを発行するものである。このコマンド調停部２３０は、コマンド発行要求信号に基づいてコマンドを発行した場合には、コマンドが発行されたことを通知する信号（コマンド発行終了信号）を、そのコマンド発行要求信号を生成したメモリコントローラに供給する。すなわち、メモリコントローラ（０）２１０が発行したコマンド発行要求信号に基づいてコマンドを発行した場合には、コマンド発行終了信号を信号線２３１を介してメモリコントローラ（０）２１０に供給する。また、メモリコントローラ（１）２２０が発行したコマンド発行要求信号に基づいてコマンドを発行した場合には、コマンド発行終了信号を信号線２３２を介してメモリコントローラ（１）２２０に供給する。

また、コマンド調停部２３０は、メモリ（０）１６０に信号線２３４を介してチップセレクト（ＣＳ：Chip Select）信号を供給し、メモリ（１）１７０に信号線２３５を介してチップセレクト信号を供給する。このチップセレクト信号とコマンドとの組み合わせにより、メモリ（０）１６０およびメモリ（１）１７０は、信号線２３３を介して供給されたコマンドが自分に対する命令であるのか否かを判断する。例えば、コマンド調停部２３０は、メモリ（０）１６０のコマンドを発行する場合には、信号線２３４のチップセレクト信号を選択状態（オン）とし、信号線２３５のチップセレクト信号を未選択状態（オフ）として、コマンドを発行する。また、メモリ（１）１７０のコマンドを発行する場合には、信号線２３４のチップセレクト信号をオフとし、信号線２３５のチップセレクト信号をオンとする。

また、コマンド調停部２３０は、メモリコントローラ（０）２１０およびメモリコントローラ（１）２２０の双方から同じタイミングでコマンド発行要求信号を受けとった場合には、優先度に基づいて、何れかのコマンドを発行する。そして、コマンド調停部２３０は、優先度が高いコマンドに係るコマンド発行要求信号を生成したメモリコントローラにコマンド発行終了信号を供給し、次のコマンドの発行の制御を開始させる。また、コマンド調停部２３０は、次のタイミング（メモリクロックの次のサイクル）で、優先度が低いコマンド発行要求信号に係るコマンドを発行する。そして、コマンド調停部２３０は、優先度が低いコマンドに係るコマンド発行要求信号を生成したメモリコントローラにコマンド発行終了信号を供給し、次のコマンドの発行の制御を開始させる。なお、優先度に基づくコマンドの発行については、図２を参照して詳細に説明する。

このように、コマンド調停部２３０は、複数のメモリに対するバスマスタ１８０からのアクセス要求が出力された場合に、それらのアクセス要求に応じたコマンドがコマンド信号線（信号線２３３）において重複して発行されないようにコマンド制御を行う。

また、信号線２１２および２２２は、バスマスタ１８０からのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスであり、複数のメモリ毎に独立して接続される。なお、信号線２１２および２２２は、特許請求の範囲に記載のデータバスの一例である。

また、信号線２３４、２３５は、複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であり、複数のメモリ毎に独立して接続される。なお、信号線２１２および２２２は、特許請求の範囲に記載の選択信号線の一例である。

また、信号線２３３は、アクセス要求に応じたコマンドを複数のメモリのうち、そのアクセス要求に係るメモリに発行するためのコマンド信号線であり、複数のメモリとの間で共有して接続される。なお、信号線２３３は、特許請求の範囲に記載のコマンド信号線の一例である。

また、メモリコントローラ２００において、データバスおよび選択信号線の何れかを介して出力される信号を含む所定信号以外の信号を出力するための信号線（例えば、図４（ａ）に示すカテゴリＢ）は、複数のメモリとの間で共有して接続される。

［コマンド調停部によるコマンド発行例］
図２は、本技術の第１の実施の形態におけるコマンド調停部２３０によるコマンド発行例を示すタイミングチャートである。ここでは、横軸をメモリクロックを示す軸として、コマンド調停部２３０から信号線２３３を介して各メモリ（メモリ（０）１６０およびメモリ（１）１７０）に供給されるコマンド（ＣＭＤ（CoMmanD））が示されている。また、ここでは、信号線２１２を介してメモリ（０）１６０とやり取りされるデータ（ＤＡＴＡ（０））と、信号線２２２を介してメモリ（１）１７０とやり取りされるデータ（ＤＡＴＡ（１））とが示されている。

同図では、時間「１」において、メモリコントローラ（０）２１０と、メモリコントローラ（１）２２０との双方からコマンド発行要求信号が生成されることを想定する。また、情報処理装置１００では、ｔＲＣＤが「３」であり、ＣＬ（Cas Latency）が「３．５」であり、バースト長は「８」であることを想定する。ここで、ｔＲＣＤは、アクティベイトコマンド（ＡＣＴ：ACTivate command）から同じバンクのリードコマンド（ＲＤ：ReaD command）／ライトコマンド（ＷＲ：WRight command）までの最小間隔をメモリクロックのサイクル数でカウントした値である。また、ＣＬは、リードコマンド／ライトコマンドから実際にデータが読み書きされるまでの最小間隔をメモリクロックのサイクル数でカウントした値である。

また、同図では、メモリコントローラ（０）２１０およびメモリコントローラ（１）２２０のうち、メモリコントローラ（０）２１０のコマンド発行要求信号の優先度が高い場合を想定する。なお、同図において示すコマンド（ＡＣＴ（図面上では、スペースの都合上ＡＣと記す）、ＲＤ）に付されている番号（０または１）は、チップセレクト信号によるチップ（メモリ（０）およびメモリ（１））の選択を示している。この番号は、「０」がメモリ（０）１６０に対応し、「１」がメモリ（１）１７０に対応する。

ここで、コマンド調停部２３０によるコマンド発行の一例を、同図を参照して説明する。

まず、時間「０」において、バスマスタ１８０からメモリアクセス要求を同じタイミングで受けとったメモリコントローラ（０）２１０およびメモリコントローラ（１）２２０は、コマンド発行要求信号をコマンド調停部２３０に供給する。

そして、時間「１」において、コマンド調停部２３０は、受けとった２つのコマンド発行要求信号のうちからメモリコントローラ（０）２１０のコマンド発行要求信号を優先させ、メモリ（０）１６０に対するコマンド（ＡＣ０）を発行する。また、コマンド（ＡＣ０）の発行とともに、コマンド調停部２３０は、メモリコントローラ（０）２１０にコマンド発行終了信号を供給し、コマンド（ＡＣ０）の発行が終了したことを通知する。

時間「２」において、コマンド調停部２３０は、時間「１」において受けとった２つのコマンド発行要求信号のうち、まだコマンドを発行していないメモリコントローラ（１）２２０のコマンド発行要求信号に基づいて、コマンド（ＡＣ１）を発行する。そして、コマンド調停部２３０は、メモリコントローラ（１）２２０にコマンド発行終了信号を供給し、コマンド（ＡＣ１）の発行が終了したことを通知する。

時間「４」において、メモリコントローラ（０）２１０は、アクティベイトコマンド（ＡＣ０）のコマンド発行終了信号が供給されてから「３」サイクル（ｔＲＣＤ）が経過したため、リードコマンド（ＲＤ）を含むコマンド発行要求信号を生成する。そして、メモリコントローラ（０）２１０は、生成したコマンド発行要求信号を、コマンド調停部２３０に供給する。なお、メモリコントローラ（１）２２０は、アクティベイトコマンド（ＡＣ１）のコマンド発行終了信号が供給されてから「３」サイクル（ｔＲＣＤ）がまだ経過していないため、何もしない。

この時間「４」において、メモリコントローラ（０）２１０からコマンド発行要求信号が供給されたコマンド調停部２３０は、他にコマンド発行要求信号がないため、即座に、メモリ（０）１６０に対するリードコマンド（ＲＤ０）を発行する。そして、コマンド調停部２３０は、メモリコントローラ（０）２１０にコマンド発行終了信号を供給する。

時間「５」では、メモリコントローラ（１）２２０は、アクティベイトコマンド（ＡＣ１）のコマンド発行終了信号が供給されてから「３」サイクル（ｔＲＣＤ）が経過したため、リードコマンド（ＲＤ）を含むコマンド発行要求信号を生成する。そして、メモリコントローラ（１）２２０は、生成したコマンド発行要求信号を、コマンド調停部２３０に供給する。また、コマンド調停部２３０では、メモリコントローラ（１）２２０から供給されたコマンド発行要求信号に基づいて、メモリ（１）１７０に対するリードコマンド（ＲＤ１）を発行するとともに、メモリコントローラ（１）２２０にコマンド発行終了信号を供給する。

そして、時間「７」の半サイクル経過時（時間「７．５」）に、リードコマンド（ＲＤ０）の発行から「３．５」サイクル（ＣＬ）が経過して待ち時間が終了したメモリ（０）１６０において、読み出されたデータの転送が開始する。そして、この時間「７．５」から「４」サイクル（バースト長）が経過するまで（時間「１１．５」まで）、メモリ（０）１６０から読み出されたデータが、信号線２１２を介してメモリコントローラ（０）２１０に転送される。なお、同図では、その転送対象となるデータをＤ０乃至Ｄ７で示す。

続いて、時間「８」の半サイクル経過時（時間「８．５」）に、リードコマンド（ＲＤ１）の発行から「３．５」サイクル（ＣＬ）が経過したメモリ（１）１７０において、読み出されたデータの転送が開始する。そして、この時間「８．５」から「４」サイクル（バースト長）が経過するまで（時間「１２．５」まで）、メモリ（１）１７０から読み出されたデータが、信号線２２２を介してメモリコントローラ（１）２２０に転送される。なお、同図では、その転送対象となるデータをＤ０乃至Ｄ７で示す。

このように、コマンド調停部２３０によって、信号線２３３を介して各メモリに供給されるコマンドが調停されるため、コマンドを送信する信号線が複数のメモリで共有されている場合においても、適切にコマンドを送信することができる。また、コマンド要求信号が同時に供給された場合には、一方のコマンドが僅かに遅れる（同図では「１」サイクル）が、データの転送が僅かに遅れるだけで誤動作などは生じないため、効率良くデータを転送することができる。すなわち、コマンドを送信する信号線（同図では、信号線２３３）を２つのメモリで共有させて信号線の数を減らすことができるとともに、データを転送する線を別々にする（同図では信号線２１２、２２２）ことで、データを効率良く転送することができる。

［メモリコントローラとメモリとの間の接続例］
図３は、本技術の第１の実施の形態におけるメモリコントローラ２００と各メモリとの間の接続と、他のメモリコントローラにおける接続とを模式的に示す図である。

同図（ａ）には、１つのメモリ（メモリ（０）８９２）が接続されるメモリコントローラ（メモリコントローラ８９１）が示されている。そして、メモリコントローラ８９１と、メモリ（０）８９２との間には、３本の信号線（信号線８９７乃至８９９）が示されている。

信号線８９９は、チップ（本技術ではメモリの制御単位）のオンオフに関する信号の信号線の接続をまとめて模式的に示す線である。この信号線８９９には、チップセレクト（ＣＳ：Chip Select）信号の信号線およびクロックイネーブル（ＣＫＥ：Clock Enable）信号の信号線などが含まれる。

信号線８９８は、コマンド（ＣＭＤ）を供給する信号線の接続をまとめて模式的に示す線である。なお、コマンド（ＣＭＤ）を供給する信号線は、アドレス(Ａ：Address)信号の信号線、バンクアドレス（ＢＡ：Bank Address）信号の信号線などのメモリの動作を制御するためのコマンドに関与する信号の信号線が含まれる。また、Ａ信号やＢＡ信号の信号線の他に、ロウアドレスストローブ（ＲＡＳ：Row Address Strobe）信号、カラムアドレスストローブ（ＣＡＳ：Column Address Strobe）信号、ライトイネーブル（ＷＥ：Write Enable）信号の信号線などが含まれる。

信号線８９７は、データ（ＤＱ）の転送に係る信号の信号線の接続をまとめて模式的に示す線である。この信号線８９７には、データ信号線、データマスク（ＤＭ：Data Mask）信号の信号線、データストローブ(ＤＳ；Data Strobe)信号の信号線などが含まれる。

同図（ａ）に示すように、メモリコントローラ８９１とメモリ（０）８９２との間には、メモリの制御に必要な信号線がそれぞれ独立して接続される。

同図（ｂ）には、１つのメモリコントローラ（メモリコントローラ８１１）に２つのメモリ（メモリ（０）８１２およびメモリ（１）８１３）が独立して接続されるメモリ制御装置（方式１）が示されている。なお、同図（ｂ）における信号線８１９および８１６は同図（ａ）の信号線８９９に対応し、信号線８１８および８１５は信号線８９８に対応し、信号線８１７および８１４は信号線８９７に対応する。

同図（ｂ）に示すように、２つのメモリに信号線が完全に独立して接続される場合には、２つのメモリを完全に独立して制御できるため、高速なデータ転送（理論帯域が２倍）を実現することができる。しかしながら、信号線の数が２倍になるためピン数も２倍になり、ピン配置の増加によるチップ面積の肥大などを引き起こす。すなわち、方式１は、省スペースを目指したり、コスト削減を目指す場合には適さない方式である。

同図（ｃ）には、１つのメモリコントローラ（メモリコントローラ８２１）と２つのメモリ（メモリ（０）８２２およびメモリ（１）８２３）とを、データに関する信号線以外の線は共有されるように接続するメモリ制御装置（方式２）が示されている。なお、同図（ｃ）では、各信号線を、同図（ａ）において示した文字（ＣＳ，ＣＫＥと、ＣＭＤと、ＤＱ）でのみ示し、符号を省略する。

この方式２のメモリ制御装置は、２つのメモリを１系統のビット幅の広いメモリとして扱う方法である。データに関する信号線だけを独立に用意するため、方式１と比較して、ピン数を減少させることができる。さらに、２つのメモリにまったく同じ動作をさせるため、１回のメモリ動作（リード／ライト）で扱うデータ量が２倍になる。

しかしながら、１回のメモリ動作で扱うデータ量が２倍になるが、まったく同じ動作であるために、２つのメモリにおける同じアドレスのデータの読み書きしか行うことができない。また、複数の不連続なアドレスからの読み出しが必要なランダムアクセスを行う場合には、２倍となったデータを一時的に保持するための大きなバッファが必要となる。すなわち、方式１と比較して、２倍の大きさのシステム側のバッファが必要となる。このように、方式２では、システム側に回路変更が必要なため、全体の規模が増加する要因となる。

なお、このバッファの増加は、１回のアクセス（読み書き）におけるデータ転送量を、１つのメモリの場合と同じにする（バースト長を半分にして１つのメモリからの１回の転送量を半分にする）ことにより回避できる。しかしながら、この場合には、コマンドの数の増加やコマンド間の待ち時間の増加を引き起こし、理論帯域は２倍でも、実効帯域は２倍にはいかないメモリアクセス効率の低下を引き起こす。すなわち、メモリアクセス効率の低下を引き起こさないためには、システム側の回路変更が必要となる。

同図（ｄ）には、１つのメモリコントローラ（メモリコントローラ８３１）と２つのメモリ（メモリ（０）８３２およびメモリ（１）８３３）との接続を、チップのオンオフの信号線以外の線を共有させるメモリ制御装置（方式３）が示されている。

この方式３のメモリ制御装置で共有させるチップのオンオフの信号線は、数が少ないため、方式２よりもピン数の増加を抑制することができる。しかしながら、データ線が共有されてしまうため、２つのメモリからのデータの読み書きが重複しないようにする必要があり、帯域を増やすことができない。すなわち、方式３は、メモリの容量を増加させるとともに、１データ当たりの待ち時間を減少（１つのメモリの場合と比較して、時間当たりのコマンド数を多くできる）させることができるが、帯域を増やしたい場合には採用することができない。

同図（ｅ）には、本技術の第１の実施の情報処理装置１００が示されている。情報処理装置１００では、コマンド（ＣＭＤ）に関する信号線のみが２つのメモリ間で共有される。メモリコントローラ２００が図１および図２において説明したようにメモリを制御することにより、ピン数を少なくするとともに、帯域を増加させることを実現している。

次に、図３において説明した方式１乃至３と、本技術の第１の実施の形態との違いについて、表にまとめて図４で示す。

［比較例］
図４は、本技術の第１の実施の形態における情報処理装置１００と方式１乃至３との比較例を簡略化して示す図である。

図４（ａ）には、情報処理装置１００における各信号線をカテゴリ毎に分類した場合におけるカテゴリおよび信号線の関係を示す。例えば、カテゴリＡには、ＣＳ、ＣＫＥが属し、カテゴリＢには、Ａ、ＢＡ、ＲＡＳ、ＣＡＳ、ＷＥが属し、カテゴリＣには、ＤＱ、ＤＭ、ＤＱＳ（Data Strobe（データストローブ信号））が属するものとする。

図４（ｂ）には、情報処理装置１００と方式１乃至３との比較例を表形式で簡略化して示す。図４（ｂ）では、１つのメモリが接続されているメモリコントローラを基準とした場合における比較結果を簡略化して示す。また、図４（ｂ）に示すＡ乃至Ｃは、図４（ａ）に示すカテゴリ（カテゴリＡ乃至Ｃ）に対応する。

次に、方式と本技術の第１の実施の形態との間の違いについて、方式１のタイミングチャートと本技術の第１の実施の形態のタイミングチャートとを比較して、図５を参照にして説明する。

［コマンドに関する信号線の共有による効果例］
図５は、本技術の第１の実施の形態におけるメモリコントローラ２００によるコマンド発行と、方式１のメモリコントローラ８１１によるコマンド発行例とを示すタイミングチャートである。

なお、同図では、メモリコントローラがメモリアクセス要求を受けとるタイミング、ｔＲＣＤ、ＣＬ、およびバースト長などの条件は、図２と同じ条件であることとする。また、各信号線の符号は、図１および図３に示す信号線の符号に対応させて示す。

図５（ａ）には、方式１のメモリコントローラ８１１によるコマンド発行の一例を示すタイミングチャートが示されている。このタイミングチャートには、信号線８１８（図３参照）を介してメモリ（０）８１２に対して供給されるコマンド（ＣＭＤ（０））と、信号線８１７を介してメモリ（０）８１２とやり取りされるデータ（ＤＡＴＡ（０））とが示されている。また、このタイミングチャートには、信号線８１５を介してメモリ（１）８１３に対して供給されるコマンド（ＣＭＤ（１））と、信号線８１４を介してメモリ（１）８１３とやり取りされるデータ（ＤＡＴＡ（１））とが示されている。

まず、時間「０」において、メモリ（０）８１２に対するメモリアクセス要求およびメモリ（１）８１３に対するメモリアクセス要求をメモリコントローラ８１１が同時に受け取った場合を想定する。この場合には、メモリコントローラ８１１は、メモリ（０）８１２およびメモリ（１）８１３に対するコマンドを生成する。

そして、時間「１」において、メモリコントローラ８１１は、信号線８１８を介してメモリ（０）８１２に対するコマンド（ＡＣ０）を発行するとともに、信号線８１５を介してメモリ（１）８１３に対するコマンド（ＡＣ１）を発行する。

そして、時間「４」において、メモリコントローラ８１１は、コマンド（ＡＣ０）のコマンドを発行してから「３」サイクル（ｔＲＣＤ）が経過したため、信号線８１８を介してリードコマンド（ＲＤ０）をメモリ（０）８１２に対して発行する。また、メモリコントローラ８１１は、コマンド（ＡＣ１）のコマンドを発行してから「３」サイクル（ｔＲＣＤ）が経過したため、信号線８１５を介してリードコマンド（ＲＤ１）をメモリ（１）８１３に対して発行する。

そして、時間「７」の半サイクル経過時（時間「７．５」）に、リードコマンド（ＲＤ０）の発行から「３．５」サイクル（ＣＬ）が経過して待ち時間が終了したメモリ（０）８１２において、読み出されたデータの転送が開始する。また、時間「７．５」には、リードコマンド（ＲＤ１）の発行から「３．５」サイクル（ＣＬ）が経過して待ち時間が終了したメモリ（１）８１３において、読み出されたデータの転送が開始する。そして、この時間「７．５」から「４」サイクル（バースト長）が経過するまで（時間「１１．５」まで）、メモリ（０）８１２から読み出されたデータが信号線８１８を介してメモリコントローラ８１１に転送される。同様に、時間「７．５」から時間「１１．５」まで、メモリ（１）８１３から読み出されたデータが信号線８１４を介してメモリコントローラ８１１に転送される。なお、同図では、その転送対象となるデータをＤ０乃至Ｄ７で示す。

図５（ｂ）には、本技術の第１の実施の形態におけるメモリコントローラ２００によるコマンド発行の一例を示すタイミングチャートが示されている。なお、このタイミングチャートは、図２において示したものと同様のものであるため、ここでの説明を省略する。

同図（ａ）および（ｂ）に示すように、本技術の第１の実施では、従来技術１と比較して、優先度が低いコマンドが発行されたメモリからのデータ転送（ＤＡＴＡ（１））が、コマンドを遅らせたサイクルの時間（同図（ｂ）では「１」サイクル）だけ遅れる。しかしながら、コマンド（ＣＭＤ）に関する信号線を共有させることによりピン数を削除することができるとともに、専用のデータ線により同時にデータを転送させることにより帯域を増加させることができる。

［情報処理装置の動作例］
次に、本技術の第１の実施の形態における情報処理装置１００の動作について図面を参照して説明する。

図６は、本技術の第１の実施の形態における情報処理装置１００によってコマンドが発行される際の情報処理手順例を示すフローチャートである。

同図では、コマンド調停部２３０によるコマンドの発行に着目して、コマンド調停部２３０の動作について説明する。また、コマンド調停部２３０によるコマンドの調停方法には種々の方法が考えられるため、同図ではメモリ（０）１６０に対するコマンドの優先度が常に高い場合の情報処理手順例を示す。

まず、メモリコントローラ（０）２１０からコマンド発行要求信号を受けとったか否かが、コマンド調停部２３０により判断される（ステップＳ９０１）。そして、メモリコントローラ（０）２１０からコマンド発行要求信号を受けとったと判断された場合には（ステップＳ９０１）、このコマンド発行要求信号に基づくコマンドが発行され（ステップＳ９０２）、情報処理の動作を終了する。また、このコマンドの発行とともに、コマンド発行終了信号が、メモリコントローラ（０）２１０に供給される。

一方、メモリコントローラ（０）２１０からコマンド発行要求信号を受けとっていないと判断された場合には、（ステップＳ９０１）、メモリコントローラ（１）２２０からコマンド発行要求信号を受けとったか否かが判断される（ステップＳ９０３）。そして、メモリコントローラ（１）２２０からコマンド発行要求信号を受けとっていないと判断された場合には（ステップＳ９０３）、コマンドを何も発行しないで、情報処理の動作を終了する。

一方、メモリコントローラ（１）２２０からコマンド発行要求信号を受けとったと判断された場合には（ステップＳ９０３）、このコマンド発行要求信号に基づくコマンドが発行され（ステップＳ９０４）、情報処理の動作を終了する。また、このコマンドの発行とともに、コマンド発行終了信号が、メモリコントローラ（１）２２０に供給される。なお、ステップＳ９０１およびステップＳ９０３は、特許請求の範囲に記載の制御手順の一例である。また、ステップＳ９０２およびステップＳ９０４は、特許請求の範囲に記載の発行手順の一例である。

このように、コマンド調停部２３０は、アクセス要求に係る複数のメモリのうち１つのメモリ以外の他のメモリに対するコマンドを順次遅延させることにより、コマンド制御を行う。これにより、そのアクセス要求に係る複数のメモリとの間でデータバス（信号線２１２、２２２）を介して行われるデータのやり取りを行う期間の一部を重複させる。また、コマンド調停部２３０は、バスマスタ１８０から複数のメモリに対するアクセス要求が同時に発行された場合には、それらの各メモリの優先度に基づいて、それらのアクセス要求に応じたコマンドの発行順序を決定し、この決定された発行順序に従ってコマンドを順次発行させる。この場合には、例えば、複数のメモリのそれぞれに設定されている優先度に基づいてコマンドの発行順序を決定することができる。

このように、本技術の第１の実施の形態では、コマンドを供給するための信号線を共有化するため、信号線やチップのピン数等の増加を抑制することができる。また、データをやり取りするための信号線については、独立して接続するため、必要なメモリ帯域を確保することができる。

例えば、ＬＳＩ（Large Scale Integration）のピン数を抑えることができる。また、基板の配線を容易にすることができるため、配線層を減らすことができる。さらに、信号線を減らすことができるため、Ｉ／Ｏ（Input/Output）に起因する電力を削減することができる。また、メモリコントローラ側の制御回路変更を少なくすることができる

また、情報処理装置１００のシステム側のバッファ容量やランダムアクセス性能などを変更する必要がないため、製造コストを削減することができる。

＜２．第２の実施の形態＞
本技術の第１の実施の形態では、コマンドの調停方法として、メモリ（０）１６０に対するコマンド（メモリコントローラ（０）２１０のコマンド発行要求信号）を常に優先させる（優先度が常に高い）場合の例について説明した。なお、コマンドの調停方法には種々の方法が考えられる。

そこで、別の調停方法として、コマンドの発行を優先させるメモリをラウンドロビンさせて調停する例を、第２の実施の形態として、図７を参照して説明する。

本技術の第２の実施の形態のコマンド調停部は、２つのメモリコントローラ（（０）および（１））のうちどちらのメモリコントローラのコマンド発行要求信号を優先させるかを示す値（優先状態情報）を保持している。そして、コマンド調停部は、コマンドを発行するとともにこの優先状態情報を更新し、優先順位をラウンドロビンさせる。

なお、本技術の第２の実施の形態の情報処理装置では、コマンド調停部がコマンドの発行を優先させるメモリをラウンドロビンさせる以外は、本技術の第１の実施の形態と同様である。そのため、本技術の第２の実施の形態の情報処理装置の構成図およびタイミングチャートについては、図１および図２を参照して説明を省略し、情報処理装置の動作例についてのみ説明する。

［情報処理装置の動作例］
図７は、本技術の第２の実施の形態における情報処理装置によってコマンドが発行される際の情報処理手順例を示すフローチャートである。

なお、同図では、図６と同様に、コマンド調停部によるコマンドの発行に着目して、コマンド調停部の動作について説明する。また、情報処理装置における各構成については、図１と同様であるため、ここでは図１の符号を用いて説明する。

まず、メモリコントローラ（０）２１０からコマンド発行要求信号を受けとったか否かが、コマンド調停部２３０により判断される（ステップＳ９２１）。そして、メモリコントローラ（０）２１０からコマンド発行要求信号を受けとっていないと判断された場合には（ステップＳ９２１）、メモリコントローラ（１）２２０からコマンド発行要求信号を受けとったか否かが判断される（ステップＳ９２２）。

そして、メモリコントローラ（１）２２０からコマンド発行要求信号を受けとっていないと判断された場合には（ステップＳ９２２）、コマンドを何も発行しないで、情報処理の動作を終了する。

一方、メモリコントローラ（１）２２０からコマンド発行要求信号を受けとったと判断された場合には（ステップＳ９２２）、メモリコントローラ（１）２２０からのコマンド発行要求信号に基づくコマンドが発行される（ステップＳ９２３）。また、このコマンドの発行とともに、コマンド発行終了信号が、メモリコントローラ（１）２２０に供給される。続いて、優先状態情報が更新されてメモリコントローラ（０）２１０が優先状態に設定（ラウンドロビン）され（ステップＳ９２４）、情報処理の動作を終了する。

なお、メモリコントローラ（０）２１０からコマンド発行要求信号を受けたと判断された場合には（ステップＳ９２１）、メモリコントローラ（１）２２０からコマンド発行要求信号を受けとったか否か（２つの要求が同時か否か）が判断される（ステップＳ９２５）。そして、メモリコントローラ（１）２２０からコマンド発行要求信号を受けとっていない（メモリコントローラ（０）２１０のみ）と判断された場合には（ステップＳ９２５）、ステップＳ９２７に進む。

一方、メモリコントローラ（１）２２０からコマンド発行要求信号を受けた（２つの要求が同時）と判断された場合には（ステップＳ９２５）、優先状態情報に基づいて、メモリコントローラ（０）２１０が優先状態であるか否かが判断される（ステップＳ９２６）。ここで、メモリコントローラ（０）２１０が優先状態でないと判断された場合には（ステップＳ９２６）、ステップＳ９２３に進む。

なお、メモリコントローラ（０）２１０が優先状態であると判断された場合には（ステップＳ９２６）、メモリコントローラ（０）２１０からのコマンド発行要求信号に基づくコマンドが発行される（ステップＳ９２７）。また、このコマンドの発行とともに、コマンド発行終了信号が、メモリコントローラ（０）２１０に供給される。続いて、優先状態情報が更新されてメモリコントローラ（１）２２０が優先状態に設定（ラウンドロビン）され（ステップＳ９２８）、情報処理の動作を終了する。

このように、コマンド調停部２３０は、ラウンドロビン方式により、複数のメモリの優先度を決定する。また、本技術の第２の実施の形態によれば、複数のメモリについての優先度を順次変更することができる。

＜３．第３の実施の形態＞
本技術の第１および第２の実施の形態において説明したコマンドの調停方法では、メモリごと（メモリコントローラごと）に優先度を設定する例について説明したが、この他にも種々のコマンドの調停方法が考えられる。例えば、バスマスタから供給されるメモリアクセス要求ごとに優先度を設定し、この優先度に基づいてコマンドの発行の順序を決定する方法なども考えられる。

そこで、メモリアクセス要求により読み書きされるデータの用途に応じて優先度（優先順位）を設定して、その優先度に応じてコマンドを発行させる例を、第３の実施の形態として、図８を参照して説明する。

なお、本技術の第３の実施の形態の情報処理装置では、バスマスタがデータのリード／ライトを優先的に行わせたいメモリアクセス要求には、比較的高い優先度が設定される。一方、その他のアクセス要求（遅延させて処理しても問題がないメモリアクセス要求）には、比較的低い優先度が設定される。

そして、メモリコントローラにおいては、メモリコントローラ（０）およびメモリコントローラ（１）は、供給されたメモリアクセス要求に基づくコマンド発行要求信号をコマンド調停部に供給する際に、コマンド発行要求信号に優先度を付して供給する。そして、コマンド調停部は、コマンド発行要求信号が双方から同時に供給された場合に、コマンド発行要求信号とともに供給された優先度に基づいて優先するコマンドを判断し、コマンドを発行する。

例えば、画像処理や表示系の出力など一定時間に一定転送量を確保しないと破綻する処理に用いられるデータのメモリアクセス要求には、比較的高い優先度が設定される。一方、ユーザーインターフェイス関連の処理やネットワークやメディアへのデータ転送など処理に用いられるデータのメモリアクセス要求には、比較的低い優先度が設定される。この処理（優先度が比較的低く設定される処理）は、例えば、転送速度を速くした場合には装置としての性能が向上するものの後回しにしても処理に破綻などが発生しない処理である。

なお、本技術の第３の実施の形態の情報処理装置は、メモリアクセス要求ごとに優先度が設定されて、この優先度に基づいてコマンド調停部がコマンドを調停すること以外は、本技術の第１の実施の形態と同様である。そのため、本技術の第３の実施の形態の情報処理装置の構成図およびタイミングチャートについては、図１および図２を参照して説明を省略し、情報処理装置の動作例についてのみ説明する。

［情報処理装置の動作例］
図８は、本技術の第３の実施の形態における情報処理装置によってコマンドが発行される際の情報処理手順例を示すフローチャートである。

なお、同図では、図６と同様に、コマンド調停部によるコマンドの発行に着目して、コマンド調停部の動作について説明する。また、情報処理装置における各構成については、図１と同様であるため、ここでは図１の符号を用いて説明する。

まず、メモリコントローラ（０）２１０およびメモリコントローラ（１）２２０の双方から同時にコマンド発行要求信号を受けとったか否かが、コマンド調停部２３０により判断される（ステップＳ９１１）。そして、双方からコマンド発行要求信号を受けていないと判断された場合には（ステップＳ９１１）、メモリコントローラ（０）２１０およびメモリコントローラ（１）２２０のどちらかからコマンド発行要求信号を受けとったか否かが判断される（ステップＳ９１２）。この際に、どちらからもコマンド発行要求信号を受けとっていないと判断された場合には（ステップＳ９１２）、何もコマンドを発行せずに、情報処理の動作を終了する。

一方、どちらかからコマンド発行要求信号を受けとったと判断された場合には（ステップＳ９１２）、受けとったコマンド発行要求信号に基づいてコマンドが発行され（ステップＳ９１３）、情報処理の動作を終了する。また、このコマンドの発行とともに、コマンド発行終了信号がコマンド発行要求信号を供給したメモリコントローラに供給される。

なお、双方から同時にコマンド発行要求信号を受けとったと判断された場合には（ステップＳ９１１）、双方のコマンド発行要求信号に付与されている優先度が比較される（ステップＳ９１４）。すなわち、メモリコントローラ（１）２２０のコマンド発行要求信号に付与されている優先度よりも、メモリコントローラ（０）２１０のコマンド発行要求信号に付与されている優先度の方が優先度が高いか否かが判断される（ステップＳ９１４）。

そして、メモリコントローラ（０）２１０のコマンド発行要求信号の優先度のほうが高くないと判断された場合には（ステップＳ９１４）、双方のコマンド発行要求信号に付与されている優先度が同じであるか比較される（ステップＳ９１４）。すなわち、メモリコントローラ（０）２１０のコマンド発行要求信号の優先度と、メモリコントローラ（１）２２０のコマンド発行要求信号の優先度とが同じであるか否かが判断される（ステップＳ９１５）。この際に、双方のコマンド発行要求信号の優先度が同じでないと判断された場合には（ステップＳ９１５）、メモリコントローラ（１）２２０のコマンド発行要求信号に基づいてコマンドが発行され（ステップＳ９１６）、情報処理の動作を終了する。また、このコマンドの発行とともに、コマンド発行終了信号がメモリコントローラ（１）２２０に供給される。

なお、メモリコントローラ（０）２１０のコマンド発行要求信号の優先度と、メモリコントローラ（１）２２０のコマンド発行要求信号の優先度とが同じであると判断された場合には（ステップＳ９１５）、ステップＳ９１７に進む。

一方、メモリコントローラ（０）２１０のコマンド発行要求信号の優先度のほうが高いと判断された場合には（ステップＳ９１４）、メモリコントローラ（０）２１０のコマンド発行要求信号に基づいてコマンドが発行される（ステップＳ９１７）。また、このコマンドの発行とともに、コマンド発行終了信号がメモリコントローラ（１）２２０に供給され、、情報処理の動作を終了する。

このように、本技術の第３の実施の形態によれば、メモリアクセス要求の優先度に基づいて、各メモリへのコマンドの発行の優先度を適切に決定することができる。

なお、図８では、データ処理の内容に基づいて優先度が決定される場合について説明したが、これに限定されるものではない。例えば、バスマスタが複数ある場合には、バスマスタの種類や属性に応じて優先度が決定されるようにしてもよい。

このように、バスマスタから複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には、それらのアクセス要求が発行されたバスマスタの優先度に基づいてコマンドの発行順序が決定される。すなわち、コマンド調停部２３０は、それらのアクセス要求が発行されたバスマスタの優先度に基づいて、それらのアクセス要求に応じたコマンドの発行順序を決定し、その決定された発行順序に従ってコマンドを順次発行させる。

また、図８では、優先度が同じ場合にはメモリコントローラ（０）２１０のコマンド発行要求を優先させたが、これに限定されるものではなく、例えば、ラウンドロビン方式により選択する場合なども考えられる。

＜４．第４の実施の形態＞
本技術の第４の実施の形態では、コマンドに優先度を付けてコマンド調停を行う場合を説明する。なお、所定のコマンドの組み合わせにおいては、ラウンドロビン方式によりコマンド調停を行うことを想定して説明する。なお、情報処理装置における各構成については、図１と同様であるため、図１を参照してここでの説明を省略する。

［コマンド発行例］
図９は、本技術の第４の実施の形態における情報処理装置のコマンド調停部において、コマンド発行要求信号を同時に受けとった場合のコマンドの発行例を示す図である。

この図９において示す表には、横軸にメモリコントローラ（０）のコマンド発行要求信号のコマンドを示し、縦軸にメモリコントローラ（１）のコマンド発行要求信号のコマンドを示す。コマンドとして、「ＡＣＴ（アクティベイト）」、「ＲＤ／ＷＲ（リード／ライト）」、「ＰＲＥ（プリチャージ）」、「ＲＥＦ（リフレッシュ）」の４つのコマンドを示す。

そして、表の各セルには、横軸に示すメモリコントローラ（０）のコマンドのコマンド発行要求信号と、縦軸に示すメモリコントローラ（１）のコマンドのコマンド発行要求信号とを同時に受けとった場合におけるコマンド調停部の動作を示す。コマンドの名前が記載されているセルは、優先して発行されるコマンドを示す。また、「ラウンドロビン」と記載されているセルは、優先して発行するコマンドがラウンドロビン方式により決定される場合を示す。なお、「同時発行」と記載されているセルは、メモリ（０）およびメモリ（１）の双方に対して発行される場合（メモリ識別情報を両方を示す値にする）を示す。

このように、コマンド発行要求信号に含まれるコマンドに基づいて優先度を決定し、コマンドが同じ場合にはラウンドロビン方式により優先度を決定するようなコマンドの調停方法も考えられる。なお、アドレスが不要なリフレッシュ（ＲＥＦ）コマンドに関しては、メモリ識別情報を両方のメモリを示す値にすることにより、同時に発行することができる。

このように、バスマスタから複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には、それらのアクセス要求の優先度に基づいてコマンドの発行順序が決定される。すなわち、コマンド調停部２３０は、それらのアクセス要求の優先度に基づいて、それらのアクセス要求に応じたコマンドの発行順序を決定し、その決定された発行順序に従ってコマンドを順次発行させる。

このように、本技術の第４の実施の形態によれば、メモリアクセス要求の優先度に基づいて、各メモリへのコマンドの発行の優先度を適切に決定することができる。

＜５．第５の実施の形態＞
本技術の第５の実施の形態では、メモリコントローラ（０）とメモリコントローラ（１）との間における優先度を、優先度を特定するためのクロックを用いて決定する例について、図１０および図１１を参照して説明する。

［メモリ制御装置の構成例］
図１０は、本技術の第５の実施の形態における情報処理装置１００の構成例を示すブロック図である。

なお、同図の情報処理装置１００は、図１において示したメモリコントローラ２００に代えて、メモリコントローラ３００を備える。図１０では、メモリコントローラ２００とメモリコントローラ３００との違いに着目して説明する。

メモリコントローラ３００は、メモリコントローラ（０）３１０と、メモリコントローラ（１）３２０と、コマンドセレクタ３３０とを備える。

このメモリコントローラ３００には、メモリコントローラ２００と比較して、コマンド発行終了信号の信号線（図１の信号線２３１および２３２）が省かれている。また、メモリコントローラ３００には、優先度を特定するためのクロック（コマンド選択信号）を供給するための信号線（信号線３０１）が備えられている。この信号線３０１は、メモリコントローラ（０）３１０、メモリコントローラ（１）３２０、および、コマンドセレクタ３３０に接続される。なお、信号線３１１、３１２、３２１、３２２、３３３は、図１の信号線２１１、２１２、２２１、２２２、２３３に対応する。

コマンドセレクタ３３０は、信号線３０１を介して供給されるコマンド選択信号がメモリ（０）のコマンドの発行可能を示している場合には、メモリコントローラ（０）３１０から供給されたコマンド発行要求信号に基づいてコマンドを発行する。また、コマンドセレクタ３３０は、信号線３０１を介して供給されるコマンド選択信号がメモリ（１）のコマンドの発行可能を示している場合には、メモリコントローラ（１）３２０から供給されたコマンド発行要求信号に基づいて、コマンドを発行する。すなわち、コマンドセレクタ３３０は、コマンド発行要求信号が両方から供給されている場合には、コマンド選択信号が示しているメモリ（１）のコマンドの方が優先度が高いと判断し、このコマンドを発行する。

なお、本技術の第５の実施の形態では、コマンド選択信号に基づいてコマンドセレクタ３３０が発行するコマンドを調停する例について説明するが、別の方法も考えられる。この方法は、メモリコントローラ（０）３１０およびメモリコントローラ（１）３２０が、コマンド選択信号が自分を示す値であるタイミングに、コマンド発行要求信号をコマンドセレクタ３３０に供給する方法（第５の実施の形態の第２方法）である。そしてコマンドセレクタ３３０は、供給されたコマンド発行要求信号に基づくコマンドを、メモリクロックに乗せて信号線３３３を介してメモリ（０）１６０およびメモリ（１）１７０に順次供給する。

次に、コマンドセレクタ３３０がコマンド選択信号に基づいてコマンドを発行する場合におけるコマンド発行例を図１１を参照して説明する。

［コマンドセレクタによるコマンド発行例］
図１１は、本技術の第５の実施の形態におけるコマンドセレクタ３３０によるコマンド発行例を示すタイミングチャートである。

同図では、ＣＭＤ、ＤＡＴＡ（０）、ＤＡＴＡ（１）に加えて、信号線３０１のコマンド選択信号と、メモリコントローラ（０）のコマンドの発行可能時間（ＣＭＤ（０）発行可能時間）とが示されている。

信号線３０１のコマンド選択信号は、ＣＭＤ（０）発行可能時間に示すように、信号レベルが低（ロー）でメモリ（０）のコマンドが出力可能となることを示し、信号レベルが高（ハイ）でメモリ（１）のコマンドが出力可能となることを示す信号である。このコマンド選択信号のレベルが低いサイクルで、コマンドセレクタ３３０は、メモリコントローラ（０）３１０のコマンド発行要求信号に基づいてコマンドを発行する。同様に、コマンド選択信号のレベルが高いサイクルで、コマンドセレクタ３３０は、メモリコントローラ（１）３２０のコマンド発行要求信号に基づいてコマンドを発行する。

なお、ｔＲＣＤ、ＣＬなどのコマンド間隔（待ち時間）を偶数に設定しておくことにより、コマンド間隔が偶数となり、コマンドの発行タイミングが重ならなくなる（コマンド選択信号の遷移待ちを無駄にしなくてよくなる）。

ここで、図１１において示すタイミングチャートについて簡単に説明する。なお、同図に示す例では、ｔＲＣＤが「４」であり、ＣＬが「２．５」であり、バースト長は「８」に設定される。

まず、時間「０」において、バスマスタ１８０からメモリアクセス要求を同じタイミングで受けとったメモリコントローラ（０）２１０およびメモリコントローラ（１）２２０は、コマンド発行要求信号をコマンド調停部２３０に供給する。

時間「１」において、コマンド選択信号の信号レベルはハイに遷移する。そして、コマンドセレクタ３３０は、コマンド選択信号がメモリ（１）のコマンドの発行を示しているため、受けとった２つのコマンド発行要求信号のうちから、メモリコントローラ（１）３２０のコマンド発行要求信号に基づくコマンド（ＡＣ１）を発行する。

時間「２」において、コマンド選択信号の信号レベルはローに遷移する。そして、コマンドセレクタ３３０は、コマンド選択信号の信号レベルがメモリ（０）のコマンドの発行を示していることから、時間「１」において受けとったメモリコントローラ（０）２１０のコマンド発行要求信号に基づくコマンド（ＡＣ０）を発行する。

このような、コマンドの発行制御がリードコマンドの時にも行われる。そして、時間「８．５」から時間「１２．５」において、メモリ（１）１７０から読み出されたデータが、信号線３２２を介してメモリコントローラ（１）３２０に転送される。また、時間「９．５」から時間「１３．５」において、メモリ（０）１６０から読み出されたデータが、信号線３１２を介してメモリコントローラ（０）３１０に転送される。

なお、図１０において示した第５の実施の形態の第２方法では、次のようになる。

メモリコントローラ（０）３１０はコマンド選択信号のレベルがハイでコマンド発行要求信号を出力し、メモリコントローラ（１）３２０はコマンド選択信号のレベルがローでコマンド発行要求信号を出力する。

まず、時間「０」において、メモリコントローラ（０）３１０およびメモリコントローラ（１）３２０は、バスマスタ１８０からメモリアクセス要求を同じタイミングで受けとる。この時間「０」において、コマンド選択信号の信号レベルはローであるため、メモリコントローラ（１）３２０がコマンド発行要求信号を出力する。なお、メモリコントローラ（０）３１０は、コマンド選択信号の信号レベルが自分の出力タイミングを示していない（ハイでない）ため、コマンド発行要求信号の発行を待機状態とする。

時間「１」において、コマンドセレクタ３３０は、受けとったメモリコントローラ（１）３２０のコマンド発行要求信号に基づくコマンド（ＡＣ１）を発行する。また、メモリコントローラ（０）３１０は、コマンド選択信号の信号レベル（ハイ）が自分の出力タイミングを示しているため、コマンド発行要求信号を出力する。

時間「２」において、コマンドセレクタ３３０は、受けとったメモリコントローラ（０）３１０のコマンド発行要求信号に基づくコマンド（ＡＣ０）を発行する。

［情報処理装置の動作例］
次に、本技術の第５の実施の形態における情報処理装置１００の動作について図面を参照して説明する。

なお、コマンド選択信号に基づいてコマンドセレクタ３３０が発行するコマンドを調停する例については、コマンドセレクタ３３０がコマンド選択信号の信号レベルに合うコマンドを発行するのみであるため、ここでの説明を省略する。

そこで、図１２では、図１０および図１１において示した第５の実施の形態の第２方法における情報処理装置１００の動作について図面を参照して説明する。

図１２は、本技術の第５の実施の形態の第２方法によってコマンドが発行される際の情報処理手順例を示すフローチャートである。

なお、同図では、メモリコントローラ（０）３１０およびメモリコントローラ（１）３２０のどちらか一方における動作について説明する。なお、この動作は、コマンド選択信号の信号レベルが異なること以外は、メモリコントローラ（０）３１０およびメモリコントローラ（１）３２０において共通の動作である。

また、説明の便宜上、メモリコントローラ（０）３１０における動作を想定して説明する。

まず、発行するコマンドがあるか否かが、メモリコントローラ（０）３１０によって判断される（ステップＳ９３１）。そして、発行する予定のコマンドがないと判断された場合には（ステップＳ９３１）、情報処理の動作を終了する。

一方、発行するコマンドがあると判断された場合には（ステップＳ９３１）、コマンド選択信号が自分を指している（信号レベルがハイ）か否かが判断される（ステップＳ９３３）。そして、コマンド選択信号が自分を指していると判断された場合には（ステップＳ９３３）、コマンド発行要求信号（コマンド）をコマンドセレクタ３３０に供給し（ステップＳ９３５）、情報処理の動作を終了する。

なお、コマンド選択信号が自分を指していないと判断された場合には（ステップＳ９３３）、その判断したサイクルにおいてはコマンド発行要求信号を供給しないで、１クロック待機した後（次のサイクル）でコマンド発行要求信号を供給する（ステップＳ９３４）。このステップＳ９３４の後に、情報処理の動作を終了する。

このように、本技術の第５の実施の形態によれば、コマンド選択信号を用いて、各メモリへのコマンドの発行の優先度を適切に決定することができる。

＜６．第６の実施の形態＞
本技術の第６の実施の形態では、本技術の第５の実施の形態において示したコマンド選択信号によるコマンドの優先度の決定に加えて、メモリコントローラにおける各構成をメモリクロックの半分のクロックで動作させる例について説明する。

［メモリ制御装置の構成例］
図１３は、本技術の第６の実施の形態における情報処理装置１００の構成例を示すブロック図である。

なお、同図の情報処理装置１００は、図１０において示したメモリコントローラ３００に代えて、メモリコントローラ４００を備える。図１３では、メモリコントローラ３００とメモリコントローラ４００との違いに着目して説明する。

メモリコントローラ４００は、メモリコントローラ（０）４１０と、メモリコントローラ（１）４２０と、コマンドセレクタ・クロック乗換部４３０とを備える。なお、このメモリコントローラ４００における信号線４０１、４１２、４１１、４２１、４２２、４３３、４３４、４３５は、図１０における信号線３０１、３１１、３１２、３２１、３２２、３３３，３３４、３３５にそれぞれ対応する。また、このメモリコントローラ４００には、メモリクロックの半分の周波数のクロック（半速クロック）の信号線（信号線４０３）が、メモリコントローラ（０）４１０と、メモリコントローラ（１）４２０とに接続される。また、図１３には、図１および図１０において図示を省略したメモリクロック信号の信号線（信号線４０２）が示されている。

メモリコントローラ（０）４１０およびメモリコントローラ（１）４２０は、この第６の実施の形態においては、メモリクロックの半分の周波数（半速クロック）で動作する。すなわち、このメモリコントローラ（０）４１０およびメモリコントローラ（１）４２０は、メモリクロックで２サイクルの期間（半速クロックで１サイクル）ごとにコマンド発行要求信号をコマンドセレクタ・クロック乗換部４３０に供給する。

コマンドセレクタ・クロック乗換部４３０は、複数のコマンド発行要求信号が供給された場合には、コマンド選択信号に基づいて優先させるコマンドを決定し、そのコマンドをメモリクロックに乗せて信号線４３３を介して発行するものである。このコマンドセレクタ・クロック乗換部４３０は、図１０において示したコマンドセレクタ３３０と同様に、コマンド選択信号に基づいて優先させるコマンドを決定する。また、コマンド発行要求信号がメモリクロックで２サイクルの期間ごとに供給されるため、コマンドの周波数をメモリクロックに乗せ換えて（メモリクロックで１サイクルの信号に変換して）、メモリ（０）１６０およびメモリ（１）１７０に発行する。

［コマンドセレクタ・クロック乗換部によるコマンド発行例］
図１４は、本技術の第６の実施の形態におけるコマンドセレクタ・クロック乗換部４３０によるコマンド発行例を示すタイミングチャートである。

同図では、ＣＭＤ、ＤＡＴＡ（０）、ＤＡＴＡ（１）、コマンド選択信号、ＣＭＤ（０）発行可能時間に加えて、信号線４０３半速クロックと、メモリコントローラ（０）のコマンドの発行可能時間（ＣＭＤ（０）発行可能時間）とが示されている。

なお、本技術の第６の実施の形態における各条件（コマンドセレクタ・クロック乗換部４３０によるコマンド選択信号に基づくコマンドの発行の条件、ｔＲＣＤ、ＣＬなど）は、図１１において示したタイミングチャートと同じであることとする。ここでは、半速クロックに基づくメモリコントローラ（０）４１０およびメモリコントローラ（１）４２０の動作に着目して説明する。

メモリクロックの時間「０」および「１」のタイミングにおいて、メモリコントローラ（０）４１０およびメモリコントローラ（１）４２０は、バスマスタ１８０からメモリアクセス要求を同じタイミングで受けとる。そして、メモリコントローラ（０）４１０およびメモリコントローラ（１）４２０は、受けとったメモリアクセス要求に基づいて生成したコマンド発行要求信号を、コマンドセレクタ・クロック乗換部４３０に供給する。なお、メモリクロック時間「１」において、コマンドセレクタ・クロック乗換部４３０は、何もコマンド発行要求信号を受けとっていないため、コマンドを何も発行しない。

メモリクロック時間「２」において、コマンド選択信号の信号レベルはローに遷移する。そして、コマンドセレクタ・クロック乗換部４３０は、コマンド選択信号の信号レベルがメモリ（０）のコマンドの発行を示しているため、受けとった２つのコマンド発行要求信号のうちから、メモリコントローラ（０）４１０のコマンド発行要求信号を選択する。そして、コマンドセレクタ・クロック乗換部４３０は、メモリコントローラ（０）４１０のコマンド発行要求信号に基づくコマンド（ＡＣ０）を発行する。

メモリクロック時間「３」において、コマンド選択信号の信号レベルはハイに遷移する。そして、コマンド選択信号の信号レベルがメモリ（１）のコマンドの発行を示している。このため、コマンドセレクタ・クロック乗換部４３０は、メモリクロック時間「２」において受けとったメモリコントローラ（１）４２０のコマンド発行要求信号に基づくコマンド（ＡＣ１）を発行する。

メモリクロック時間「４」および「５」のタイミングでは、メモリコントローラ（０）４１０およびメモリコントローラ（１）４２０のＡＣＴコマンドのコマンド発行要求信号の発行からメモリクロックで「４」サイクル（半速クロックで「２」）が経過する。このことから、メモリコントローラ（０）４１０およびメモリコントローラ（１）４２０は、ｔＲＣＤが示す待ち時間が経過したと判断する。そして、この時間「４」および「５」のタイミングにおいて、メモリコントローラ（０）４１０およびメモリコントローラ（１）４２０の双方は、ＲＤコマンドのコマンド発行要求信号を発行する。

メモリクロック時間「６」では、コマンド選択信号の信号レベルがローに遷移する。このことから、コマンドセレクタ・クロック乗換部４３０は、受けとった２つのコマンド発行要求信号のうちから、メモリコントローラ（０）４１０のコマンド発行要求信号に基づくコマンド（ＲＤ０）を発行する。

メモリクロック時間「７」では、コマンド選択信号の信号レベルがハイに遷移する。このことから、コマンドセレクタ・クロック乗換部４３０は、メモリクロック時間「６」において受けとったメモリコントローラ（１）４２０のコマンド発行要求信号に基づくコマンド（ＲＤ０）を発行する。

そして、時間「９」の半サイクル経過時（時間「９．５」）に、リードコマンド（ＲＤ０）の発行から「２．５」サイクル（ＣＬ）が経過して待ち時間が終了したメモリ（０）１６０において、読み出されたデータの転送が開始する。そして、この時間「９．５」から「４」サイクル（バースト長）が経過するまで（時間「１３．５」まで）、メモリ（０）１６０から読み出されたデータが、信号線４１２を介してメモリコントローラ（０）４１０に転送される。なお、同図では、その転送対象となるデータをＤ０乃至Ｄ７で示す。

続いて、時間「１０」の半サイクル経過時（時間「１０．５」）に、リードコマンド（ＲＤ１）の発行から「２．５」サイクル（ＣＬ）が経過したメモリ（１）１７０において、読み出されたデータの転送が開始する。そして、この時間「１０．５」から「４」サイクル（バースト長）が経過するまで（時間「１４．５」まで）、メモリ（１）１７０から読み出されたデータが、信号線４２２を介してメモリコントローラ（１）４２０に転送される。なお、同図では、その転送対象となるデータをＤ０乃至Ｄ７で示す。

このように、本技術の第６の実施の形態によれば、半速クロックを用いて、各メモリへのコマンドの発行の優先度を適切に決定することができる。

＜７．第７の実施の形態＞
本技術の第６の実施の形態では、メモリコントローラ（０）およびメモリコントローラ（１）に共通の半速クロックを供給したが、逆相のクロックを供給するようにしてもよい。そこで、本技術の第７の実施の形態では、本技術の第６の実施の形態に逆相の半速クロックを追加した例について説明する。

［コマンドセレクタ・クロック乗換部によるコマンド発行例］
図１５は、本技術の第７の実施の形態におけるコマンドセレクタ・クロック乗換部によるコマンド発行例を示すタイミングチャートである。

なお、同図では、図１３において示したメモリコントローラ（０）４１０およびメモリコントローラ（１）４２０に、それぞれ異なる半速クロックが供給されることとする。なお、メモリコントローラ（０）４１０に供給される半速クロックと、メモリコントローラ（１）４２０に供給される半速クロックとは、逆相の関係にあることとする。

図１５には、図１４において示した信号線４０３の半速クロックに代えて、メモリコントローラ（０）４１０に供給される半速クロック（半速クロック（０））と、メモリコントローラ（１）４２０に供給される半速クロック（半速クロック（１））とが示されている。

同図に示すように、メモリコントローラ（０）４１０の半速クロックと逆相の半速クロックをメモリコントローラ（１）４２０に供給する場合においても、各メモリへのコマンドの発行の優先度を適切に決定することができる。

＜８．第８の実施の形態＞
本技術の第１乃至第７の実施の形態では、説明の便宜上、コマンドに関する信号線が共有されるメモリが２つの場合を想定して説明した。しかしながら、上述したように、３以上のメモリについても適用可能である。このように、メモリの数を増やした場合には、メモリの増加に応じて、削減されるピン数（メモリ全体におけるピン数）が増加する。

そこで、本技術の第８の実施の形態では、３つのメモリにおいてコマンドに関する信号線が共有される場合を説明する。

［メモリ制御装置の構成例］
図１６は、本技術の第８の実施の形態における情報処理装置１００の構成例を示すブロック図である。

なお、本技術の第８の実施の形態の情報処理装置１００は、図１において示した情報処理装置１００に、第３のメモリ（メモリ（２）５８０）を加えたものである。また、メモリコントローラ５００は、図１において示したメモリコントローラ２００に、メモリ（２）５８０のコマンド発行要求信号を供給するメモリコントローラ（２）５６０を加えたものである。また、コマンド調停部２３０は、２また３のコマンド発行要求信号について調停する。なお、この調停については、２のコマンド発行要求信号の調停方法を適宜適用することができる。なお、図１７では、２また３のコマンド発行要求信号の調停方法の一例を示す。

第３のメモリ（メモリ（２）５８０）と、このメモリのコマンド発行要求信号を供給するメモリコントローラ（メモリコントローラ（２）５６０）が加えられた以外は図１と略同様である。

［情報処理装置の動作例］
図１７は、本技術の第８の実施の形態における情報処理装置によってコマンドが発行される際の情報処理手順例を示すフローチャートである。

図１７において示す情報処理手順は、図６において示した情報処理手順の変形例であり、第３のメモリ（メモリ（２）５８０）に対するコマンドの発行に関する手順が追加された点が異なる。また、この点以外については、図６と同一であるため、図６と共通する部分については、図６と同一の符号を付してここでの説明を省略する。

メモリコントローラ（１）２２０からコマンド発行要求信号を受けとっていないと判断した後に（ステップＳ９０３）、メモリコントローラ（２）５６０からコマンド発行要求信号を受けとったか否かが、コマンド調停部２３０により判断される（ステップＳ９５５）。そして、メモリコントローラ（２）５６０からコマンド発行要求信号を受けとっていないと判断された場合には（ステップＳ９５５）、コマンドを何も発行しないで、情報処理の動作を終了する。

一方、メモリコントローラ（２）５６０からコマンド発行要求信号を受けとったと判断された場合には（ステップＳ９５５）、このコマンド発行要求信号に基づくコマンドが発行され（ステップＳ９５６）、情報処理の動作を終了する。また、このコマンドの発行とともに、メモリコントローラ（２）５６０にコマンド発行終了信号が供給される。

本技術の第８の実施の形態に示すように、３以上のメモリについてもメモリ制御を適切に行うことができる。

このように、本技術の実施の形態によれば、複数のメモリのそれぞれに専用のデータ線を設け、コマンドに係る信号線は複数のメモリで共有させることにより、信号線やチップのピン数等の増加を抑制して必要なメモリ帯域を確保することができる。特に、データ線の本数が少ない場合（例えば、１６ｂｉｔ）には、信号線の総数におけるコマンドに関する信号線の割合が高いため、コマンドに関する信号線の削除の効果が大きくなる。

なお、本技術の実施の形態では、複数のメモリとして、物理的に異なるメモリを想定したが、これに限定されるものではなく、メモリマクロやメモリパッケージなどにおいても実施することができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disk）、メモリカード、ブルーレイディスク（Blu-ray Disc（登録商標））等を用いることができる。

なお、本技術は以下のような構成もとることができる。
（１） バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスであって前記複数のメモリ毎に独立して接続されるデータバスと、
前記複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であって前記複数のメモリ毎に独立して接続される選択信号線と、
前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線であって前記複数のメモリとの間で共有して接続されるコマンド信号線と、
前記複数のメモリのうちの少なくとも２つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御部と
を具備するメモリ制御装置。
（２） 前記制御部は、前記アクセス要求に係る複数のメモリのうち１つのメモリ以外の他のメモリに対する前記コマンドを順次遅延させることにより前記コマンド制御を行い、当該アクセス要求に係る複数のメモリとの間で前記データバスを介して行われるデータのやり取りを行う期間の一部を重複させる前記（１）に記載のメモリ制御装置。
（３） 前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には当該各メモリの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる前記（１）に記載のメモリ制御装置。
（４） 前記制御部は、前記優先度としてラウンドロビン方式により前記複数のメモリの優先度を決定する前記（３）に記載のメモリ制御装置。
（５） 前記制御部は、前記優先度として前記複数のメモリのそれぞれに設定されている優先度に基づいて前記コマンドの発行順序を決定する前記（３）に記載のメモリ制御装置。
（６） 前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求の優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる前記（１）から（５）のいずれかに記載のメモリ制御装置。
（７） 前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求が発行されたバスマスタの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる前記（１）から（６）のいずれかに記載のメモリ制御装置。
（８） 前記データバスおよび前記選択信号線の何れかを介して出力される信号を含む所定信号以外の信号を出力するための信号線は、前記複数のメモリとの間で共有して接続される前記（１）から（７）のいずれかに１記載のメモリ制御装置。
（９） バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスが前記複数のメモリ毎に独立して接続され、
前記複数のメモリのうちの何れかを選択するための選択信号を出力する選択信号線が前記複数のメモリ毎に独立して接続され、
前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線が前記複数のメモリとの間で共有して接続され、
前記複数のメモリのうちの少なくとも２つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御回路を具備する
集積回路。
（１０） 複数のメモリへのアクセス要求を行い、前記複数のメモリに保持されているデータを用いたデータ処理を行うバスマスタと、
前記バスマスタからのアクセス要求に基づいて前記複数のメモリとの間でデータのやり取りを行うためのデータバスであって前記複数のメモリ毎に独立して接続されるデータバスと、
前記複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であって前記複数のメモリ毎に独立して接続される選択信号線と、
前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線であって前記複数のメモリとの間で共有して接続されるコマンド信号線と、
前記複数のメモリのうちの少なくとも２つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御部と
を具備する情報処理装置。
（１１） バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスが前記複数のメモリ毎に独立して接続され、前記複数のメモリのうちの何れかを選択するための選択信号を出力する選択信号線が前記複数のメモリ毎に独立して接続され、前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線が前記複数のメモリとの間で共有して接続されている制御部が、前記複数のメモリのうちの少なくとも２つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御手順と、
前記コマンド制御に基づいて前記アクセス要求に応じたコマンドを前記メモリに発行する発行手順と
を具備するメモリ制御方法。

１００ 情報処理装置
１８０ バスマスタ
２００、３００、４００、５００ メモリコントローラ
２３０ コマンド調停部
３３０ コマンドセレクタ
４３０ コマンドセレクタ・クロック乗換部

Claims (11)

1. バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスであって前記複数のメモリ毎に独立して接続されるデータバスと、
   前記複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であって前記複数のメモリ毎に独立して接続される選択信号線と、
   前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線であって前記複数のメモリとの間で共有して接続されるコマンド信号線と、
   前記複数のメモリのうちの少なくとも２つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御部と
   を具備するメモリ制御装置。
2. 前記制御部は、前記アクセス要求に係る複数のメモリのうち１つのメモリ以外の他のメモリに対する前記コマンドを順次遅延させることにより前記コマンド制御を行い、当該アクセス要求に係る複数のメモリとの間で前記データバスを介して行われるデータのやり取りを行う期間の一部を重複させる請求項１記載のメモリ制御装置。
3. 前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には当該各メモリの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる請求項１記載のメモリ制御装置。
4. 前記制御部は、前記優先度としてラウンドロビン方式により前記複数のメモリの優先度を決定する請求項３記載のメモリ制御装置。
5. 前記制御部は、前記優先度として前記複数のメモリのそれぞれに設定されている優先度に基づいて前記コマンドの発行順序を決定する請求項３記載のメモリ制御装置。
6. 前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求の優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる請求項１記載のメモリ制御装置。
7. 前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも２つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求が発行されたバスマスタの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる請求項１記載のメモリ制御装置。
8. 前記データバスおよび前記選択信号線の何れかを介して出力される信号を含む所定信号以外の信号を出力するための信号線は、前記複数のメモリとの間で共有して接続される請求項１記載のメモリ制御装置。
9. バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスが前記複数のメモリ毎に独立して接続され、
   前記複数のメモリのうちの何れかを選択するための選択信号を出力する選択信号線が前記複数のメモリ毎に独立して接続され、
   前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線が前記複数のメモリとの間で共有して接続され、
   前記複数のメモリのうちの少なくとも２つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御回路を具備する
   集積回路。
10. 複数のメモリへのアクセス要求を行い、前記複数のメモリに保持されているデータを用いたデータ処理を行うバスマスタと、
    前記バスマスタからのアクセス要求に基づいて前記複数のメモリとの間でデータのやり取りを行うためのデータバスであって前記複数のメモリ毎に独立して接続されるデータバスと、
    前記複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であって前記複数のメモリ毎に独立して接続される選択信号線と、
    前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線であって前記複数のメモリとの間で共有して接続されるコマンド信号線と、
    前記複数のメモリのうちの少なくとも２つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御部と
    を具備する情報処理装置。
11. バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスが前記複数のメモリ毎に独立して接続され、前記複数のメモリのうちの何れかを選択するための選択信号を出力する選択信号線が前記複数のメモリ毎に独立して接続され、前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線が前記複数のメモリとの間で共有して接続されている制御部が、前記複数のメモリのうちの少なくとも２つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御手順と、
    前記コマンド制御に基づいて前記アクセス要求に応じたコマンドを前記メモリに発行する発行手順と
    を具備するメモリ制御方法。

Images