JP2014093030A - Ｓｄｒａｍコントローラ - Google Patents

Abstract

【課題】ＳＤＲＡＭの使用効率をさらに向上できるＳＤＲＡＭコントローラを提供する。
【解決手段】複数のバスマスタからそれぞれ受信した個別のデータを、バースト長を単位とするバッファに一時的に格納し、バッファが満たされるとバッファの内容をＳＤＲＡＭに、前回バーストライトされた領域とアドレスが連続するようにバーストライトするライトユニットと、バーストライトした個別のデータのＳＤＲＡＭ上のアドレスと複数のバスマスタから受信した個別のデータそれぞれの個別のアドレスとを関連づけて記憶するアドレス変換ユニットと、ＳＤＲＡＭのリフレッシュが要求されるタイミングで、ライトユニットがバーストライトしたＳＤＲＡＭの領域をダミーリードするリフレッシュユニットとを有するＳＤＲＡＭコントローラを提供する。
【選択図】図１

Description

本発明はＳＤＲＡＭの入出力を含めた制御を行うＳＤＲＡＭコントローラに関するものである。

特許文献１のメモリ制御装置は、ＳＲＡＭおよびＳＤＲＡＭ制御部を備え、外部機器から断続的に複数回に分けて転送されたデータを、外部機器からのデータ転送レートよりも速い書き込み速度でＳＤＲＡＭに書き込む。ＳＲＡＭは、断続的に所定の回数に分かれて転送されてきたデータを、ＳＤＲＡＭに書き込む前に一旦蓄積する。ＳＤＲＡＭ制御部は、ＳＲＡＭに蓄積されたデータをＳＲＡＭに連続して書き込むと共に、ＳＤＲＡＭへのデータの書き込みが行われていない間はＳＤＲＡＭをセルフリフレッシュモードに設定して消費電力の低減を図る。

特開２００４−１９２０４３号公報

特許文献１の技術は、第２のＳＤＲＡＭへのデータが書き込まれるインターバルを伸ばして、その間のメモリのリフレッシュに要する電力消費を低減しているが、リフレッシュにともなうメモリの使用効率の低下を改善するものとはなっていない。本発明においては、ＳＤＲＡＭに対するリフレッシュも含めたアクセスの無駄を抑制し、ＳＤＲＡＭに対するアクセス効率を改善することを目的としている。

本発明の一態様は、複数のバスマスタからそれぞれ受信した個別のデータを、バースト長を単位とするバッファに一時的に格納し、バッファが満たされるとバッファの内容をＳＤＲＡＭに、前回バーストライトされた領域とアドレスが連続するようにバーストライトするライトユニットと、バーストライトした個別のデータのＳＤＲＡＭ上のアドレスと複数のバスマスタから受信した個別のデータそれぞれの個別のアドレスとを関連づけて記憶するアドレス変換ユニットと、ＳＤＲＡＭのリフレッシュが要求されるタイミングで、ライトユニットがバーストライトしたＳＤＲＡＭの領域をダミーリードするリフレッシュユニットとを有するＳＤＲＡＭコントローラである。

このＳＤＲＡＭコントローラのライトユニットは、複数のバスマスタからのライト要求をいったんバッファに格納し、バーストライトできるデータ長になるとＳＤＲＡＭにバーストライトすることによりＳＤＲＡＭに対するアクセス効率を向上する。それとともに、ライトユニットは、前回バーストライトされた領域とアドレスが連続するようにバーストライトし、アドレス変換ユニットは、バーストライトした個別のデータのＳＤＲＡＭ上のアドレスと、複数のバスマスタから受信した入出力用の個別のデータそれぞれの個別のアドレスとを関連づけて記憶する。したがって、ＳＤＲＡＭ上には、バスマスタとの入出力に使われるアドレスに関わらず、データが連続して、ランダムではなく、シーケンシャルに記録される。このため、リフレッシュユニットは、ＳＤＲＡＭのリフレッシュが要求されるタイミングで、ライトユニットがバーストライトしたＳＤＲＡＭの領域に限ってダミーリードすることでＳＤＲＡＭをリフレッシュできる。したがって、リフレッシュに要する時間を短縮できるので、ＳＤＲＡＭへのアクセス効率をさらに向上できる。

ＳＤＲＡＭコントローラは、さらに、第１のバスマスタからリード要求があると、リード要求された個別のアドレスの個別のデータがバッファに存在すれば、バッファ内の個別のデータを第１のバスマスタに供給するリードユニットを有することが望ましい。ライト用のバッファをキャッシュとして使うことによりリードに要する時間も短縮できる。

バッファは、バンク切替が可能な、バースト長を単位とする複数の格納領域を含むことが望ましい。バッファをバンク切替することにより、ＳＤＲＡＭにバーストライトしている間もバスマスタからのライト要求を継続して受け付けることができる。

本発明の他の態様の１つは、上記のＳＤＲＡＭコントローラと、ＳＤＲＡＭコントローラにより制御されるＳＤＲＡＭと、ＳＤＲＡＭコントローラを介してＳＤＲＡＭにアクセスする複数のバスマスタとを有する情報処理装置である。

また、本発明のさらに異なる他の態様の１つは、ＳＤＲＡＭに対する入出力を制御するＳＤＲＡＭコントローラを含む情報処理装置の制御方法であって、以下のステップを含む。
１．ＳＤＲＡＭコントローラが、複数のバスマスタからそれぞれ受信した個別のデータを、バースト長を単位とするバッファに一時的に格納し、バッファが満たされるとバッファの内容をＳＤＲＡＭに、前回バーストライトされた領域とアドレスが連続するようにバーストライトすること。
２．バーストライトした個別のデータのＳＤＲＡＭ上のアドレスと複数のバスマスタから受信した個別のデータそれぞれの個別のアドレスとを関連づけて記憶すること。
３．ＳＤＲＡＭのリフレッシュが要求されるタイミングになると、ライトユニットがバーストライトしたＳＤＲＡＭの領域をダミーリードすること。

情報処理装置の構成を示すブロック図。 メモリへのアクセスを示すタイミングチャート。 情報処理装置の処理概要を示すフローチャート。 ＳＤＲＡＭ内の使用状態を示す図。

図１に、本発明の実施例に係る情報処理装置の概略構成を示している。この情報処理装置１は、ＳＤＲＡＭ５と、ＳＤＲＡＭ５に対する入出力を制御するＳＤＲＡＭコントローラ１０と、ＳＤＲＡＭコントローラ１０を介してＳＤＲＡＭ５にアクセスする複数のバスマスタ５０とを有する。それぞれのバスマスタ５０は、ＣＰＵ、ＤＭＡコントローラ、さらに、ＣＰＵを介さずに直にＳＤＲＡＭ５にアクセスする機能を有するデバイス、拡張ユニット、制御ユニットを含む。

ＳＤＲＡＭコントローラ（以降ではコントローラ）１０は、複数のバスマスタ５０からのアクセス要求を調停するアービタ１１と、複数のバスマスタ５０からのライト要求に対し、それぞれのバスマスタ５０から受信した個別のデータ（ライトデータ）ＷＤを一時的に格納するバッファユニット２０と、バッファユニット２０に格納されたデータをＳＤＲＡＭ５に書き込む制御を行うライトユニット（書き込み制御ユニット）３１と、複数のバスマスタ５０からのリード要求に対し個別のデータ（リードデータ）ＲＤを送信するリードユニット（読み出し制御ユニット）３２とを含む。コントローラ１０は、さらに、ライトユニット３１がバーストライトしたライトデータＷＤのＳＤＲＡＭ５のアドレスＳＡと複数のバスマスタ５０から受信したライトデータＷＤそれぞれの個別のアドレス（ライトアドレス）ＡＤとを関連づけて記憶するアドレス変換ユニット１３と、ライトユニット３１がバーストライトしたＳＤＲＡＭ５の領域をダミーリードするリフレッシュユニット（リフレッシュ制御ユニット）１５とを有する。

バッファユニット２０は第１のバッファ（バッファエレメント）２１および第２のバッファ２２を含み、それぞれのバッファ２１および２２は、それぞれＳＤＲＡＭ５に対しバーストアクセス可能な最大バースト長、たとえば８ワードの記憶領域を含むレジスタまたはＳＲＡＭである。バッファユニット２０は、さらに、アービタ１１を介してバスマスタ５０から供給されるライトデータＷＤを第１のバッファ２１および第２のバッファ２２のいずれかに書き込むためのライトセレクタ２５と、第１のバッファ２１および第２のバッファ２２のいずれかからアービタ１１を介してバスマスタ５０にリードデータＲＤを供給するリードセレクタ２６とを含む。リードセレクタ２６は、第１のバッファ２１および第２のバッファ２２からのデータの他に、ＳＤＲＡＭ５から得たデータを選択して出力できる。

ライトユニット３１は、アービタ１１を介してそれぞれのバスマスタ５０から供給されたライトデータＷＤを、バースト長を単位とするバッファ２１または２２に一時的に格納し、第１のバッファ２１または第２のバッファ２２がライトデータＷＤで満たされると第１のバッファ２１または第２のバッファ２２の内容を、出力セレクタ３５を介してＳＤＲＡＭ５に書き込む。その際、ライトユニット３１は、コマンドアドレス発行ユニット１８から前回バーストライトされた領域とＳＤＲＡＭ５のアドレスＳＡが連続するようにアドレスをＳＤＲＡＭ５に出力し、第１のバッファ２１または第２のバッファ２２の内容（データ）をバーストライトする。

それとともに、ライトユニット３１は、バスマスタ５０から供給されるライトデータＷＤを書き込むバッファ２１または２２をライトセレクタ２５により切り替える。バッファ２１および２２をバンク切替することにより、バッファ２１または２２の内容をＳＤＲＡＭ５にバーストライトしている間であってもバスマスタ５０からのライトデータＷＤをバッファユニット２０に格納できる。バンク切替するバッファ２１および２２の代わりに２ポートＲＡＭなどの異なるメディアをバッファ用の記録媒体として使用することも可能である。

ライトユニット３１により、バッファ２１または２２の内容がＳＤＲＡＭ５にバーストライトされる際、アドレスカウンタ１７がバッファ２１または２２に格納されているＷＤのアドレスＡＤをカウントする。ＳＤＲＡＭアドレス変換ユニット（以降ではアドレス変換ユニット）１３は、カウントされたアドレスＡＤと、バーストライトされたＳＤＲＡＭ５のアドレスＳＡとを関連づけして内部のメモリ１３ｍまたは外部のメモリに記録する。

リードユニット３２は、バスマスタ５０のいずれ（第１のバスマスタ）かからリード要求があると、リード要求された個別のアドレスＡＤをアドレス変換ユニット１３に照会する。アドレス変換ユニット１３の照合結果により、アドレスＡＤに対応する個別のデータ（リードデータ）ＲＤがバッファユニット２０に存在すれば、バッファユニット２０内、すなわち、第１のバッファ２１または第２のバッファ２２からリードセレクタ２６を介してリードデータＲＤをバスマスタ５０に供給する。一方、アドレスＡＤがバッファユニット２０に存在しなければ、リードユニット３２は、アドレス変換ユニット１３によりアドレスＡＤに対応するＳＤＲＡＭ５のアドレスＳＡをコマンドアドレス発行ユニット（アドレス発行ユニット）１８からＳＤＲＡＭ５に発行して所望のリードデータＲＤを取得し、リードセレクタ２６を介してバスマスタ５０に供給する。

リフレッシュ制御ユニット１５は、アドレス変換ユニット１３およびアドレス発行ユニット１８を用い、ライトユニット３１がＳＤＲＡＭ５にアドレスＳＡが連続するようにシーケンシャルに書き込んだ領域のアドレスＳＡに対しダミーのリードコマンドを出力することによりＳＤＲＡＭ５をリフレッシュする。ＳＤＲＡＭ５を、オートリフレッシュコマンドを使用してリフレッシュすることも可能であるが、オートリフレッシュコマンドはＳＤＲＡＭ５の全領域に対し順次リフレッシュする。たとえば、ＤＤＲ３規格の容量８ＧのＳＤＲＡＭにおいては、６４ｍｓ毎に、８１９２回のリフレッシュコマンドを出力する必要があり、一回のリフレッシュコマンドに３５０ｎｓが消費されるとするとリフレッシュのために６４ｍｓ中に２．８７ｍｓの無駄な時間、すなわち、ＳＤＲＡＭ５にアクセスできない時間が生ずる。

本例のコントローラ１０においては、ライトユニット３１がＳＤＲＡＭ５におけるアドレスＳＡが連続するようにバーストライトするので、ＳＤＲＡＭ５にはデータが連続して記録される。したがって、ＳＤＲＡＭ５の全領域の中でデータが記録されている領域は限定され、その記録されている領域のアドレスＳＡは連続する。このため、リフレッシュ制御ユニット１５は、オートリフレッシュ方式によりＳＤＲＡＭ５をリフレッシュする機能とダミーリードによりＳＤＲＡＭ５をリフレッシュする機能とを切り替える機能を含む。リフレッシュ制御ユニット１５が、ＳＤＲＡＭ５のデータが記録されている領域に限定してダミーリードする機能を選択してプリチャージ方式でリフレッシュすることにより、ＳＤＲＡＭ５の全領域にアクセスしなくてもＳＤＲＡＭ５を実質的にリフレッシュすることが可能となる。このため、オートリフレッシュコマンドを用いる方式に対し、短時間でリフレッシュが完了する。したがって、ＳＤＲＡＭ５にアクセスできない時間を短縮でき、ＳＤＲＡＭ５に対するアクセス効率を向上できる。

一方、リフレッシュ制御ユニット１５は、アドレス変換ユニット１３を参照し、ＳＤＲＡＭ５の書き込み済みの範囲（使用済みの範囲）が所定の領域（値）を超えると、オートリフレッシュ方式によりリフレッシュする機能に切り替える。一定領域以上のメモリ領域を使用すると、ダミーリードコマンドを発行した方が転送効率が下がる場合がある。このため、コントローラ１０は転送効率が下がる境界を管理することによりＳＤＲＡＭ５にアクセスする効率が改善されるように常に管理する。

さらに、ライトユニット３１は、バッファ２１または２２に格納されたデータを最大バースト長でＳＤＲＡＭ５にシーケンシャルに連続してバーストライトし、最大バースト長未満でのライトアクセスは基本的には行わない。したがって、ＳＤＲＡＭ５に対し、シングルアクセスや、短いバースト長でのアクセスが多発することを防止でき、ＳＤＲＡＭ５に対するアクセス効率（メモリ効率）を向上できる。

図２（ａ）にシングルアクセスが多発した状態を示している。アドレス発行ユニット１８がロウアドレスＲｏおよびカラムアドレスＣｏを出力したのち、ライトイネーブルになるのを待ってコントローラ１０がデータを出力する。このため、ＤＤＲ２〜４メモリなどの高速ＳＤＲＡＭにおいては、数ビットのデータであっても、１回のデータライトまたはリードを行う際に、コマンド発行やデータレイテンシなどに起因する待ち時間により、数クロックから数１０クロックを消費する。

図２（ｂ）に示すように、本例のコントローラ１０においては、数ビットのデータ（データセット）をバッファユニット２０により最長バースト長になるまで一時的にバッファリングする。このため、ライトユニット３１は、一回のロウアドレスＲｏおよびカラムアドレスＣｏの出力により、常に最大バースト長での書き込みができる。したがって、バスマスタ５０が出力するデータセット当たりのアクセス待ち時間を大幅に短縮でき、ＳＤＲＡＭ５に対するアクセス効率（メモリ効率）を向上できる。

また、本例のコントローラ１０においては、バッファユニット２０にライトデータＷＤが格納された段階で、ＳＤＲＡＭ５にアクセスしなくてもバスマスタ５０を解放できる。したがって、バスマスタ５０がＳＤＲＡＭ５のために専用している情報処理装置１の内部バス５９を、他の処理または他のバスマスタ５０が使用できる。このため、情報処理装置１の処理速度の向上にも寄与する。

さらに、バスマスタ５０からのリード要求に対しては、バッファユニット２０に対応するリードデータＲＤが存在すれば、ＳＤＲＡＭ５にアクセスせずに、バッファユニット２０からリードデータＲＤを供給する。したがって、バッファユニット２０をキャッシュとして利用することによりＳＤＲＡＭ５にアクセスするための待ち時間を省略でき、さらにＳＤＲＡＭ５に対するアクセス効率を向上できる。

バッファユニット２０にリードデータＲＤが存在しない場合は、従来と同様に、リードユニット３２はＳＤＲＡＭ５からリードデータＲＤを取得する。バーストライトとリードが競合した場合は、リードユニット３２は、いったんバーストライトを停止して、リード要求のあったリードデータＲＤを読み出し、その後バーストライトを再開してもよく、バーストライトが終了するまでリードデータＲＤの読み出しを待機してもよい。また、そのようなリード要求が頻発するような状態が認識できると、コントローラ１０は、バッファユニット２０で蓄積するバースト長を調整したり、バッファユニット２０を使用しないで従来方式によりデータ毎にＳＤＲＡＭ５に対してライトおよびリード動作を行うようにしてもよい。コントローラ１０は、システム（情報処理装置）１のアクセス手順、状況により転送効率のより高い動作を選択することができる。アドレス変換ユニット１３によりバスマスタ５０が出力するアドレスＡＤとＳＤＲＡＭ５上のアドレスＳＡとは関連づけられているので、コントローラ１０は、最大バースト長による入出力処理と、個別データ単位での入出力処理とを状況に応じて自由に選択できる。

図３に、情報処理装置１においてコントローラ１０が行う入出力処理の概要をフローチャートにより示している。ステップ６１において、いずれかのバスマスタ５０からライト要求を受けると、ステップ６２において、ライトユニット３１はバッファユニット２０のバッファ２１および２２のうち、現在選択されているバッファ、たとえば第１のバッファ２１がフルか否かを判断する。第１のバッファ２１がフルであれば、ステップ６３において、第１のバッファ２１の内容をＳＤＲＡＭ５に対してバーストライトする処理を開始し、アドレス変換ユニット１３はバーストライトされたＳＤＲＡＭ５上のアドレスＳＡとライトデータＷＤのアドレスＡＤとの関係を記録する。ステップ６３と同時にまたは前後して、ステップ６４においてバッファ切替を行う。この場合、ライトデータＷＤを書き込む（格納する）対象を第１のバッファ２１から第２のバッファ２２に切り替える。そして、ステップ６５において選択されたバッファにライトデータＷＤを格納する。ステップ６２においてバッファフルでなければ、ステップ６５において選択されているバッファ（第１のバッファ２１）にライトデータＷＤを書き込む。

ステップ６６において、バスマスタ５０からリード要求を受けると、ステップ６７において、リードユニット３２は、リード要求のアドレスＡＤがバッファユニット２０のバッファ２１または２２に格納されているデータか否かを判断する。リード要求があったデータがバッファユニット２０に存在するデータであれば、リードユニット３２は、ステップ６８において、バッファユニット２０からリードデータＲＤを出力する。リード要求があったデータがバッファユニット２０に存在しないデータであれば、リードユニット３２は、ステップ６９において、アドレス変換ユニット１３によりリード要求があったアドレスＡＤをＳＤＲＡＭ５上のアドレスＳＡに変換してＳＤＲＡＭ５をリードし、リードデータＲＤを出力する。

ステップ７０において、リフレッシュするタイミング、たとえば、前回のリフレッシュから６４ｍｓ以内で、ＳＤＲＡＭ５に対するリードアクセスまたはライトアクセスと競合しないタイミングであれば、ステップ７１において、リフレッシュ制御ユニット１５がダミーリードを実施することによりＳＤＲＡＭ５をリフレッシュする。

図４に示すように、ライトユニット３１は、ＳＤＲＡＭ５に対し、最大バースト長単位で、アドレスＳＡが連続するようにＳＤＲＡＭ５にライトデータＷＤを記録する。したがって、ＳＤＲＡＭ５の記録領域のうち、ライトデータＷＤが記録された領域は、ＳＤＲＡＭ５の先頭アドレスからアドレスが連続した（詰められた）限られた領域５ａになる。このため、リフレッシュ制御ユニット１５は、ライトデータＷＤが記録されたロウアドレスを指定してダミーリードを行うことにより、リフレッシュに要するアクセス時間を最小限にできる。

多数のバスマスタ５０が１個のＳＤＲＡＭ（ＤＤＲ２〜ＤＤＲ４などの高速メモリ）５に接続されている構成の情報処理装置１において、それぞれのバスマスタ５０がＳＤＲＡＭ５に対してシングルアクセスまたはバースト長の短いアクセスを頻繁に発生する場合であっても、ＳＤＲＡＭコントローラ１０においてはバッファユニット２０にそれらのアクセス要求によるライトデータＷＤを最長バースト長までいったん蓄積した後、ＳＤＲＡＭ５に対して書き込み、さらに、ＳＤＲＡＭ５に対する書き込みアドレスが以前の書き込みアドレスと連続するようにしている。したがって、ＳＤＲＡＭ５とのアクセスに要するコマンド発行およびデータレイテンシによる待ち時間をバスマスタ５０に対して隠すことができ、平均待ち時間をさらに減らすことができる。このため、バスマスタ５０のＳＤＲＡＭ５に対するアクセス効率を向上できる。

さらに、ＳＤＲＡＭコントローラ１０は、アドレス変換ユニット１３によりＳＤＲＡＭ５のメモリ領域をランダムではなくシーケンシャルに使用し、連続した領域にデータを格納する。このため、ＳＤＲＡＭ５の連続した領域にダミーリードを発行することによりＳＤＲＡＭ５をリフレッシュすることが可能となり、リフレッシュの発行回数を最小限に減らし、リフレッシュに要する時間を短縮できる。この点でもＳＤＲＡＭ５に対するアクセス効率を向上できる。

なお、上記のＳＤＲＡＭコントローラ１０では、複数のバスマスタ５０に対して共通のバッファユニット２０を用意しているが、各バスマスタ５０と同数の複数のバッファユニット２０を設けることも可能であり、各バスマスタ５０のアクセスを専用のバッファユニット２０を用いて処理することも可能である。この場合、各バスマスタ５０が最大バースト長の連続したアドレスＡＤを発行することが可能な場合は、アドレス変換ユニット１３においてアドレス変換情報を保持しなくてもよいことがある。また、各バッファユニット２０に用意されているバッファの容量は、最大バースト長であってもよく、最大バースト長の整数倍であってもよい。

１ 情報処理装置、 １０ ＳＤＲＡＭコントローラ、 ２０ バッファユニット

Claims (5)

1. 複数のバスマスタからそれぞれ受信した個別のデータを、バースト長を単位とするバッファに一時的に格納し、前記バッファが満たされると前記バッファの内容をＳＤＲＡＭに、前回バーストライトされた領域とアドレスが連続するようにバーストライトするライトユニットと、
   バーストライトした前記個別のデータの前記ＳＤＲＡＭ上のアドレスと前記複数のバスマスタから受信した前記個別のデータそれぞれの個別のアドレスとを関連づけて記憶するアドレス変換ユニットと、
   前記ＳＤＲＡＭのリフレッシュが要求されるタイミングで、前記ライトユニットがバーストライトした前記ＳＤＲＡＭの領域をダミーリードするリフレッシュユニットとを有するＳＤＲＡＭコントローラ。
2. 請求項１において、第１のバスマスタからリード要求があると、リード要求された個別のアドレスの個別のデータが前記バッファに存在すれば、前記バッファ内の前記個別のデータを前記第１のバスマスタに供給するリードユニットをさらに有する、ＳＤＲＡＭコントローラ。
3. 請求項１または２において、前記バッファは、バンク切替が可能な、バースト長を単位とする複数の格納領域を含む、ＳＤＲＡＭコントローラ。
4. 請求項１ないし３のいずれかに記載のＳＤＲＡＭコントローラと、
   前記ＳＤＲＡＭコントローラにより制御されるＳＤＲＡＭと、
   前記ＳＤＲＡＭコントローラを介して前記ＳＤＲＡＭにアクセスする複数のバスマスタとを有する情報処理装置。
5. ＳＤＲＡＭに対する入出力を制御するＳＤＲＡＭコントローラを含む情報処理装置の制御方法であって、
   前記ＳＤＲＡＭコントローラが、複数のバスマスタからそれぞれ受信した個別のデータを、バースト長を単位とするバッファに一時的に格納し、前記バッファが満たされると前記バッファの内容を前記ＳＤＲＡＭに、前回バーストライトされた領域とアドレスが連続するようにバーストライトすることと、
   バーストライトした前記個別のデータの前記ＳＤＲＡＭ上のアドレスと前記複数のバスマスタから受信した前記個別のデータそれぞれの個別のアドレスとを関連づけて記憶することと、
   前記ＳＤＲＡＭのリフレッシュが要求されるタイミングになると、前記ライトユニットがバーストライトした前記ＳＤＲＡＭの領域をダミーリードすることとを有する制御方法。

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