JPH01149132A - 並列データ処理制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、計算機、特に並列的に動作する計算機に対す
るマイクロ命令の供給方法に特徴を有する並列データ処
理制御方法に関するものである。

従来の技術 以下、第３図、第４図及び第５図を参照して、従来の並
列データ処理制御方法について説明する。

第３図は、従来の計算機に於けるマイクロ命令の供給方
法を説明するだめの回路図である。

図中、３０１はマイクロ命令のアドレスを記憶するレジ
スタＣＭＡＩＬ、３０２は信号を切り換えるセレクタ、
３０３は次のアドレスを記憶するネクストアドレスレジ
スタＮＡＪ　３０４は飛び先のアドレスを記憶するレジ
スタＪＡ１１である。３０６はマイクロ命令を記憶した
制御メモリＣＭである。

３０７はマイクロ命令アドレスレジスタＣＭＡ凡の出力
信号を表し、３０８は制御メモｌＪｃＭ３０６の出力信
号を表す。３０９．３２１，３７１はそれぞれ信号３０
８の一部を保持するマイクロ命令レジスタである。３１
０．３２２．３７２はデコーダで、それぞれマイクロ命
令レジスタ３０９．３２１、３７１　　に保持されたマ
イクロ命令を復号し制御信号に変換する手段である。３
１１は桁上げ情報を記憶するレジスタＣｆＬＹ、３１２
は論理積を出力するゲートである。３２３，３７３は、
レジスタと演算器のモジュール（以下演算器という）ル
ＡＬＵ　　１．２である。３２４，３２５．３７４．３
７５は桁上げ情報伝播用の信号線である。

以上のような構成に於て、以下その動作について説明す
る。

まずマイクロ命令アドレスレジスタＯＭＡ　Ｒ３０１に
保持されているマイクロ命令アドレスは制御メモリＣ！
Ｍ３０６に入力され、対応したアドレスの内容が読み出
され、信号線３０８に出力される。この命令はマイクロ
命令レジスタ３０９゜３２１．３７１に格納され、デコ
ーダ３１０゜３２２．３７２によりそのマイクロ命令に
応じた制御信号が生成される。

この命令が例えば第４図の４０２に示すような加算命令
であったとすると、演算器ＲＡＬＵ３２３の中のレジス
タＲＡとレジスタＲｎの内容とが加算されその演算結果
はレジスタＵＬＢに格納される。

同様に、演算器ＲＡＬＵ３７３の中のレジスタＦＬＡと
、ＲＢの内容に対しても同様の演算が姉される。

ただし、その演算器ＲＡＬＵ３２３の桁上げ入力端に接
続されているので、演算器ＲＡＬＵ３２３の中のレジス
タＲＡと演算器ＲＡＬＵ３７３の中のレジスタＲＡとは
、あたかも接続された一個のレジスタとして機能するこ
とができる。レジスタａｎについても同様のことがいえ
る。このような手法は、［ビットスライス型プロセッサ
の構成方法」としてよく知られた手法である。

演算器１’ＬＡＬＵ３７３においては、加算時の桁上げ
情報は、桁上げ情報レジスタＣＲＹ３１１に格納され、
この出力は信号線３２４により、演算ｉｔ”ｔＡＬＵ３
２３に供給され、次のマイクロ命令の実行における演算
に使用される。

また桁上げ情報レジスタｃｏ、、ｙ３ｔｔの出力は。

ゲート３１２に印加され、マイクロ命令デコーダ３１０
の出力との間で、論理積の演算が帷され、その出力３０
５は、セレクタ３０２の動作を制御する。すなわち、次
のアドレスを記憶するネクストアドレスレジスタＮ／ｌ
ｔ３０３と、飛ヒ先ノアドレスを記憶するレジスタＪ　
Ａｌ’Ｌ３０４のどちらをマイクロ命令アドレスレジス
タＣ！ＭＡＲ３０１に供給するかを制御する。この機能
は、マイクロ命令の条件分岐を実現している。この動作
を第４図の４０１に示すようなマイクロ命令についての
実行の場合について説明する。

第４図の４０１は、桁上げ情報の内容によって分岐する
か否かを決定する条件分岐命令である。

そのフィールドＦ１は命令コード、フィールドＦ２はオ
ペランドである。マイクロ命令４０１　ｆｌ、桁上げ情
報（第３図の桁上げ情報レジスタ　ＣＩｔ　Ｙ３１１の
内容）が、“１′であった場合には、次に実行するマイ
クロ命令はＡＤＩＬフィールドＦ２で指示された番地に
格納された命令となり、“０・であったｉ合には、次の
命令即ちこの条件分岐命令の格納されていた番地の次の
番地の命令を実行する。

この条件分岐命令４０１が制御メモｌＪＯＭ３０６から
読みだされマイクロ命令レジスタ３０９．３２１．３７
１　に供給されると、デコーダ３１０は信号３１３を“
ｌ”にする。デコーダ３２２゜３７２は有効な制御信号
を生成せず、演算器ＦＬＡＴ、Ｕ３２３．３７３は動作
しない。信号３１３と桁上げ情報レジスタＣＩＩＹ３１
１の出力とは、ゲート３１２によって論理積が演算され
、その結果出力３０５は下表に示すようになる。即ち信
号３０５が１嘗となるのは、条件分岐命令４０１を実行
し且つ桁上げ情報レジスタＣＩ’ＬＹ３１１の内容が“
ｌ”である場合である。このとき、セレクタ３０２はレ
ジスタＪ　Ａ　Ｒ３０４の出力をマイクロ命令アドレス
レジスタＯＭＡＩＬ３０１に供給し、マイクロ命令の分
岐が発生する。その他の場合は、セレクタ３０２はネク
ストアドレスレジスタＮ　Ａ　Ｉｔ　３０３の出力をマ
イクロ命令アドレスレジタＯＭＡＲ３０１に供給する。

ネクストアドレスレジスタＮＡｒＬ３０３の内容は、常
にマイクロ命令アドレスレジスタＯＭＡＲ３０１の内容
を−だけ増加した値となっているのでマイクロ命令の分
岐は発生しない。

以下余白 発明が解決しようとする問題点 しかし、以上のような構成では、レジスタと演算装置の
モジュール（［ＬＡＬＵ）を、複数個並列に接続して動
作させようとする場合、各モジュールにマイクロ命令を
一ケ所から供給する必要があった。このため、制御記憶
手段や条件分岐制御回路を一カ所に独立させて作る必要
があり、装置全体が複雑な形となっていた。また演算器
ＲＡＬＵのモジュールは各々にマイクロ命令を供給する
入力信号線が必要であり、ＬＳＩでこれを作成する場合
に端子数を増加する原因となっていた。

本発明は、従来技術の以上のような問題を解決するもの
で、簡単な構成の並列データ処理％ｉｌｊ御、方法を提
供することを目的とするものである。

問題点を解決するための手段 本発明は、モジュール位置規定信号線と、前記モジュー
ルに所属し命令を記憶する制御記憶手段と、前記制御記
憶手段に印加すべきアドレスを保持する制御記憶アドレ
スレジスタと、前記制御記憶アドレスレジスタに保持さ
れるべき値を選択する選択手段と、前記選択手段の選択
対象を制御する選択手段制御信号の信号線と、前記選択
手段制御信号を生成する分岐条件制御信号生成手段と、
前記分岐条件制御信号生成手段に接続された分岐条件伝
播信号線と、条件分岐命令実行か否かを検出する手段と
を設けたものである。

作用 本発明は上記構成により、前記モジュールが前記モジュ
ール位置規定信号によって能動的制御位置に位置すると
規定された場合は、前記制御記憶手段から読みだされた
条件分岐命令の実行を前記条件分岐命令実行検出手段に
よって検出し、分岐すべきか否かの情報を前記分岐条件
制御信号生成手段により生成し、これを前記選択手段制
御信号線に出力することにより前記選択手段の選択動作
を制御すると共に前記選択手段制御信号を前記分岐条件
伝播信号線に出力し、また前記モジュールが前記モジュ
ール位置規定信号によって受動的位置に位置すると規定
された場合は、前記選択手段制御信号は前記分岐条件伝
播信号線に印加された値と同一と成るように制御するこ
とにより複数のモジュール内の前記選択手段制御信号が
同一の値を取るよう制御し、並列に動作させるようにし
たものである。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図（ａ）は、本発明の一実施例における並列データ
処理制御方法の実施に用いられる装置の回路図である。

図中、１０１〜１０６は、それぞれ第３図の３０１〜３
０６に対応しそれぞれ同一の機能を有する。即ち、１０
１はマイクロ命令のアトレオを記憶するレジスタＣＭＡ
ｒｔ】、１０２は信号ヲ切り換えるセレクタ、１０３は
次のアドレスヲ記憶するネクストアドレスレジスタＮ　
Ａ　ＩＬ　１．１０４は飛び先のアドレスを記憶するレ
ジスタＪＡ［ｔｌである。１０５はセレクタ１０２を制
御する信号であり、１０６はマイクロ命令を記憶した制
御メモＩＪＯＭ、である。また、１２１〜１２５はそれ
ぞれ第３図の３２１〜３２５に対応しそれぞれ同一の機
能を有する。即ち１２１はマイクロ命令レジスタＭＩＲ
＋である。１２２はデコーダで、マイクロ命令レジスタ
１２１に保持されたマイクロ命令を復号し制御信号に変
換する手段である。

１２３はレジスタと演算器のモジュール（以下演算器と
いう）ＲＡＬＵＩである。１２４．１２５は桁上げ情報
伝播用の信号線である。１２６は桁上げ情報レジスタ０
ＲＹｌ、１２７はセレクタ、１２８は桁上げ情報出力信
号線である。１２９は条件分岐制御を行う信号の生成回
路、１３０はモジュール位置を規定する規定信号の線、
１３１は条件分岐命令実行表示信号線、１３２は条件分
岐信号線である。１５１〜１５６はレジスタＣへ法１１
，１１０１、セレクタ１０２、ネクストアトレジスタＮ
Ａｌ１１１０３、飛び先のアドレスを記憶するレジスタ
ＪＡ几１１０４、セレクタ１０２を制御する信号１０５
．マイクロ命令を記憶した制御メモリ０Ｍ１１０６にそ
れぞれ対応する。１７１〜１８２はそれぞれマイクロ命
令レジスタＭＩＲｘ１２１゜デコーダ１２２．演算器Ｉ
ＬＡＬＵ＋１２３、桁上げ情報伝播用信号線１２４．１
２５、桁上げ情報レジスタＣＩＬＹｘ１２６、セレクタ
１２７、桁上げ情報出力信号線１２８、条件分岐制御信
号生成回路１２９１．モジュール位置規定信号線１３０
、条件分岐命令実行表示信号線１３１、条件分岐信号線
１３２に対応し、同一の機能を有する。従って、モジュ
ール１２０全体とモジュール１７０全体は全く同一の機
能を有する。

μ上のような構成の第１図の装置の動作を次に説明する
。

いま、制御メモリＣＭ１１０６と制御メモリＣＭｚ１５
６には、全く同一のマイクロブ。グジムが格納されてい
るものとすると、レジスタＯＭＡＪＩＯＩ　　とレジス
タＯＭＡＲ２１５１は、常に同一の値を保持するように
制御すれば、フィクロ命令レジスタ１２１，１７１とに
は常に全く同一のマイクロ命令が格納されることになり
、演算器１１ＡＬＵｔ１２３．１７３　とには常に同じ
処理を行わせることが出来る。

レジスタＣＭＡＩＬ１１０１　とレジスタＣＭＡＲ１１
５１の初期値を同一の値に設定し、条件分岐命令のない
ようなマイクロプログラムを実行させ、モジュール１２
０とモジュール１７０とを同一のクロック信号に同期し
て動作させれば、両者とも常に同一のマイクロ命令を実
行することは明らかである。

次に両方のチップが条件分岐命令４０１を実行した場合
には、条件分岐制御信号１０５．１５５は、同一の信号
となるように制御される。これにより、条件分岐命令を
含むマイクロプログラムであっても、モジュール１２０
．１７０６−１：常に同一のマイクロ命令を実行するこ
とができる。以下に条件分岐命令４０１を実行する場合
の動作について説明する。

条件分岐命令４０１が制御メモＩＪＣＭｔ１０６と制御
メモＩＪＯＭ２１５６からそれぞれ読み出されると、マ
イクロ命令レジスタ１２１．１７１とに格納される。こ
れによりデコーダ１２２，１７２は、条件分岐命令実行
表示信号１３１．１８１とをそれぞれオンにする。一方
桁上げ情報レジスタ０１ＬＹ２１７６の出力がセレクタ
１７７により選択され、信号線１７８に出力される。こ
れは、モジュール位置規定信号１８０が“ｌｏであるた
めである。モジュール１２０では桁上げ情報レジスタＣ
ＩＬ’［’ｔ１２６の出力はセレクタ１２７によって選
択されず、演算器ＩＬＡＬＵｘ１２３の出力１２５が信
号線１２８に出力される。これはモジュール位置規定信
号１３０が“０”でるるためである。モジュール１７０
０条件分岐信号線号生成回路１７９は、信号線１７゛８
の信号を、信号線１８２．１５５に出力する。又モジュ
ール１２０の条件分岐制御信号生成回路１２９　ｋ’ｉ
４８”ｊＪｄｊ　１３゜からの信号を入力とじ、この情
報を信号１ｏ５へとして出力する。この２つの条件分岐
制御信号生成回路の動作の違いは、モジュール位置規定
信号Ｉ８０．１３０のンベルの差によって発生する従っ
て、信号１５５と１０５は常に同一の値を保つことにな
る。

信号線１７８、信号線１８１及び信号４１８０の値が全
て“１′の時に信号１５５の値は・ｌ・どなる。即ち桁
上げ情報が“ｌ”で条件分岐命令を実行した場合で条件
分岐命令を実行した場合で且つモジュール位置規定信号
１８０が“ｌ”の場合である。

以上により条件分岐命令が両方のモジュールで実行され
た場合、分岐するか否かを両方とも同一の信号により判
定し、分岐する場合は、両方のモジュールとも飛び先の
アドレスを記憶するレジスタＪＡ几ｌ、レジスタＪＡル
２１０４．１５４の内容をそれぞれレジスタＯＭ　Ａ　
Ｒｔ　、　　レジスタＯＭＡＲｚ　　１０１．１５１に
格納する。分岐しない場合は、ネクストアドレスレジス
タＮＡ１１１１０３゜ネクストアドレスレジスタＮＡＩ
Ｌ２１５３の内容がそれぞれレジスタＣＭＡＩ？、１１
０１、レジスタＣＭ　Ａ　Ｉ′Ｌ２　に格納される。

第１図（ｂ）は、条件分岐制御信号生成回路１２９．１
７９の詳細な回路を示すものである、図中６２８，６３
０，６３１．６３２は、第１図の桁上げ情報出力信号線
１２８、モジュール位置を規定する規定信号線１３０、
条件分岐命令実行表示信号線１３１、条件分岐信号＠１
３２にそれぞれ対応する。桁上げ情報６２８と条件分岐
命令実行表信号６３１の論理積がゲー）６０１によって
出力され、ゲート６０２に印可される。モジーール位置
規定信号６３０がｌ”である場合は、ゲート６０２は入
力信号を出力信号６０５に伝播する。従って、条件分岐
制御信号６０５が“１”となるのは条件分岐命令が実行
され、桁上げ情報が“ｌ”で信号６３０が“１”である
場合である。

信号６３０が“ｌ”である場合はゲート６０３により信
号６０５の値が信号線６３２へ出力される。

信号６３０が“０°の場合はゲート６０２．６０３は閉
状態（高インピーダンス状態）となり、外部から入力さ
れた信号６３２の値がゲート６３２の値がゲート６３２
の値がゲート６０４を介して信号６０５へ出力される。

第２図は、第１図に示したモジュールを多数接続する場
合の接続例である。信号２２４．２２８２２９．２３０
は、第１図の、桁上げ情報伝播用の信号線１２４、桁上
げ情報出力信号線１２８、条件分岐制御信号生成回路１
２９、モジュール位置規定信号線１３０にそれぞれ対応
する。

発明の効果 以上のように本発明は、並列に接続して動作させるべき
ビットスライス型のプロセッサをすべて同一のモジュー
ルを接続することにより構築することが出来、７ステム
全体の構成が簡単になる。

又各モジュールにマイクロ命令の投入のだめの入力端子
を設ける必要がないため、ＬＳｒで実現する場合に、端
子数の制限を緩和できるという長所を有する。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例に於ける並列データ処
理制御方法を実現するシステムの回路図、第１図（ｂ）
ハ第１図（ａ）のシステムの条件分岐制御信号生成回路
の詳細な接続図、第２図は同並列データ処理制御方法に
おいて多数のモジュールを接続する場合の接続回路図、
第３図は従来の方式を用いたプロセッサの構成例の回路
図、第４図は第１図、第３図の各回路で実行されるマイ
クロ命令の一例を示すフォーマット図である。 １０１・・・マイクロ命令アドレス記憶レジスタＯＭＡ
ＵＬｔ、１０２・・・信号切換えセレクタ、１０３・・
・ネクストアドレスレジスタＮＡｌ１．＋、１０５・・
・信号線、１０６・・・制御メモＩＪＯＭＩ（制御記憶
手段）、１２１・・・マイクロ命令レジスタＭ　Ｉ　Ｉ
Ｌ　１．１２２・・・デコーダ（条件分岐命令実行検出
手段）１２６、桁上げ情報レジスタＯ［ｌＹｌ、１２７
・・・セレクタ、１２９・・・条件分岐制御信号生成回
路、１５１・・・マイクロ命令アドレス記憶レジスタＣ
ＭＡル２、１５２・・・信号切換えセレクタ、１５３・
・・ネクストアドレスレジスタＮＡＲｚ、１５４・・・
レジスタＪＡＩ’Ｌ２．１５６・・・制御メモリ０Ｍ２
（制御記憶手段）、１５１・・・マイクロ命令レジスタ
ＭＩｆＬ２．１７２・・・デコーダ（条件分岐命令実行
注出手段）、１７６・・・桁上げ情報レジスタＣｎＹ２
．１７７・・・セレクタ、１７９・・・条件分岐制御信
号生成回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名Ｉｌ
１図 （ｂ）

Claims (1)

1. 【特許請求の範囲】 モジュール位置を規定する信号線と、前記モジュールに
   所属し命令を記憶する制御記憶手段と、前記制御記憶手
   段に印加すべきアドレスを保持する制御記憶アドレスレ
   ジスタと、前記制御記憶アドレスレジスタに保持される
   べき値を選択する選択手段と、前記選択手段の選択対象
   を制御する選択手段制御信号の信号績と、前記選択手段
   制御信号を生成する分岐条件制御信号生成手段と、前記
   分岐条件制御信号生成手段に接続された分岐条件伝播信
   号線と、条件分岐命令実行か否かを検出する手段とを備
   え、 前記モジュールが前記モジュール位置規定信号によって
   能動的制御位置に位置すると規定された場合は、前記制
   御記憶手段から読みだされた条件分岐命令の実行を前記
   条件分岐命令実行検出手段によって検出し、分岐すべき
   か否かの情報を前記分岐条件制御信号生成手段により生
   成し、これを前記選択手段制御信号線に出力することに
   より前記選択手段の選択動作を制御すると共に前記選択
   手段制御信号を前記分岐条件伝播信号線に出力し、また
   前記モジュールが前記モジュール位置規定信号によって
   受動的位置に位置すると規定された場合には、前記選択
   手段制御信号は前記分岐条件伝播信号線に印加された値
   と同一と成るように制御することにより複数のモジュー
   ル内の前記選択手段制御信号が同一の値を取るように制
   御し、並列に動作させることを特徴とする並列データ処
   理制御方法。