JPS582950A - プリフイクス変換方式 - Google Patents
プリフイクス変換方式Info
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- JPS582950A JPS582950A JP56100132A JP10013281A JPS582950A JP S582950 A JPS582950 A JP S582950A JP 56100132 A JP56100132 A JP 56100132A JP 10013281 A JP10013281 A JP 10013281A JP S582950 A JPS582950 A JP S582950A
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- Japan
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- register
- address
- prefix
- space
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、主記憶共有の多重構成システムによる仮想計
算機のアドレス賓換、特にプリフィクス変換に関するも
のである。
算機のアドレス賓換、特にプリフィクス変換に関するも
のである。
第１図はプリフィクス変換を説−するものである。第１
図において、夷アドレス０ないしＸ−１！ （Ｘ口２）４１０ＰＵやチャネルによって暗示的にアク
セスされるがプリフィクス変換−１を行５ことによりて
各ＣＰＵに対して主記憶の絶対アドレス上で別のプレツ
タに割当てられるようにならている（１１ｍ１図中＠、
Ｏのケース）、プリフィクス変換−１を第２図を参照し
てもう少し説明すると。
図において、夷アドレス０ないしＸ−１！ （Ｘ口２）４１０ＰＵやチャネルによって暗示的にアク
セスされるがプリフィクス変換−１を行５ことによりて
各ＣＰＵに対して主記憶の絶対アドレス上で別のプレツ
タに割当てられるようにならている（１１ｍ１図中＠、
Ｏのケース）、プリフィクス変換−１を第２図を参照し
てもう少し説明すると。
まずＣＰＵＡ＆：おいて実アドレスが口ないしＸ−１の
範−かどうかかチェックされる。Ｙｂ１ｔか全て零と判
断された時は、 ｅＰＵＡが固有に持っているプリフィ
クス−レジスタのｏ ｒｔいしＹ −Ｉ Ｍｔ（Ｙｌ）
１１分） ｔ ＣＰＵＡ夷アトｋＸＯ７１１ｗ’ＬＹ−
１ｂｉｔと置きかえる（＾体的には加算でよい）、この
例ではｅＰＵＡのプリフィクス・レジスタの値がＹであ
ることであり、ＣＰＵｌＩＣおいてはＣＰＵＩＩのプリ
フィクス値か２に変るだけで手順は金（同じである。ま
た第１１ＥＩにおいてｅＰＵＡの実アドレスがＹないし
ＹｌＸ−１またはＣＰＵＩの夷アドレスが２ないしＺ＋
Ｘ−１であるときはプリフィクス変換−２１行うことに
よって絶対アドレス口ないしＸ−１に割当てられる（ｊ
ｌｌｌｌＥ中＠、＠のケース）。
範−かどうかかチェックされる。Ｙｂ１ｔか全て零と判
断された時は、 ｅＰＵＡが固有に持っているプリフィ
クス−レジスタのｏ ｒｔいしＹ −Ｉ Ｍｔ（Ｙｌ）
１１分） ｔ ＣＰＵＡ夷アトｋＸＯ７１１ｗ’ＬＹ−
１ｂｉｔと置きかえる（＾体的には加算でよい）、この
例ではｅＰＵＡのプリフィクス・レジスタの値がＹであ
ることであり、ＣＰＵｌＩＣおいてはＣＰＵＩＩのプリ
フィクス値か２に変るだけで手順は金（同じである。ま
た第１１ＥＩにおいてｅＰＵＡの実アドレスがＹないし
ＹｌＸ−１またはＣＰＵＩの夷アドレスが２ないしＺ＋
Ｘ−１であるときはプリフィクス変換−２１行うことに
よって絶対アドレス口ないしＸ−１に割当てられる（ｊ
ｌｌｌｌＥ中＠、＠のケース）。
第２図において夷アドレスとプリフィクス・レジスタの
各上位Ｙｂ１ｔを比軟して全ｂｉｔ一致と判断逼れたら
夷アドレス上位ｙｂｉｔ分を強制０にする・これによっ
て、主記憶装置を共用する２台以上のＣＰＵがお互いに
干渉（とりわけ割込処理における）を最小限に留めて同
時に動作できるようになっている。
各上位Ｙｂ１ｔを比軟して全ｂｉｔ一致と判断逼れたら
夷アドレス上位ｙｂｉｔ分を強制０にする・これによっ
て、主記憶装置を共用する２台以上のＣＰＵがお互いに
干渉（とりわけ割込処理における）を最小限に留めて同
時に動作できるようになっている。
仮想計算機とは、一台の処理装置中において。
複数の０８を同一時間に互いに独立して動作さ（ること
か出来るよ５ｒｚｔｔｊｌｌ＆をいう・仮ｍａｌｔ算機
では、実記憶を１１ｇ３ｖｌＪのように複数の空間に分
け。
か出来るよ５ｒｚｔｔｊｌｌ＆をいう・仮ｍａｌｔ算機
では、実記憶を１１ｇ３ｖｌＪのように複数の空間に分
け。
各々の一つの空間が１１１図の空間を構成するようにな
っている。なお、Ｍ３ｇＩにおいて、ＶＭＯ７ｚいしｖ
Ｍｎは仮想計算機に割当てられた空間を示している。ハ
イパー・バイザ（ＨＹＰｆｆｉＲＶＩ！ｉ奮Ｒ）は、仮
想計算機ｖＭＯないしＶＭｍを管理するものである。従
って、各空間内のアドレスは各々口ないしｇｉ ｔでの
アドレスで表わされる。各空間を分けるためのレジスタ
ＩＶＭベース・レジスターと言う。仮想計算機上で、主
記憶をアクセスするときはａｌｌｌｇｌで言５夷アドレ
スでアクセスされるか、その空間に対応するＶＭペース
・レジスタによりてアドレス修飾（下駄はかせ）されて
、システム絶対アドレスにと変換される。また、仮想計
算機が主記憶共有の多重構成であるときは、各空間内の
アドレスはブリフィクシンダ機構によって空間夷アドレ
スから、空間絶対アドレスに変換された後、さらに空間
ベース・レジスタ（ＶＮ ＭＡＩＭ：レジスタ）によ２
て、システム絶対アドレスに変換される−０ 従来、上記のアドレス変換機構ｕｊ１４ｖＡのように構
成されていた＊ｊ＋［図において、ｌは空間実アドレス
・レジスタ、２はハイパ・バイずのためのプリフィクス
・レジスタ、ＳはＶＭのためのプリフィクス・レジスタ
、４は選択回路、５はプリフィ＃Ｘ賓換１１路−，＠、
はＶＭベース・レジスタ、７は選ＩＲ（ロ）路、＄は加
算回踏をそれぞれ示している。
っている。なお、Ｍ３ｇＩにおいて、ＶＭＯ７ｚいしｖ
Ｍｎは仮想計算機に割当てられた空間を示している。ハ
イパー・バイザ（ＨＹＰｆｆｉＲＶＩ！ｉ奮Ｒ）は、仮
想計算機ｖＭＯないしＶＭｍを管理するものである。従
って、各空間内のアドレスは各々口ないしｇｉ ｔでの
アドレスで表わされる。各空間を分けるためのレジスタ
ＩＶＭベース・レジスターと言う。仮想計算機上で、主
記憶をアクセスするときはａｌｌｌｇｌで言５夷アドレ
スでアクセスされるか、その空間に対応するＶＭペース
・レジスタによりてアドレス修飾（下駄はかせ）されて
、システム絶対アドレスにと変換される。また、仮想計
算機が主記憶共有の多重構成であるときは、各空間内の
アドレスはブリフィクシンダ機構によって空間夷アドレ
スから、空間絶対アドレスに変換された後、さらに空間
ベース・レジスタ（ＶＮ ＭＡＩＭ：レジスタ）によ２
て、システム絶対アドレスに変換される−０ 従来、上記のアドレス変換機構ｕｊ１４ｖＡのように構
成されていた＊ｊ＋［図において、ｌは空間実アドレス
・レジスタ、２はハイパ・バイずのためのプリフィクス
・レジスタ、ＳはＶＭのためのプリフィクス・レジスタ
、４は選択回路、５はプリフィ＃Ｘ賓換１１路−，＠、
はＶＭベース・レジスタ、７は選ＩＲ（ロ）路、＄は加
算回踏をそれぞれ示している。
ＣＰＵが、あるＶＭ！３１間、又はハイパ・バイザのい
ずれかで動作している−とき、主記憶アクセスのための
空間アドレスは、その時の動作状態に応じてハイパ・バ
イず拳プリフィクスーレジスタ２又はＶＭ空間に対応す
るプリフィクス・レジスタ３の値によって変換１１ｊｌ
１５により、プリフィクス変換されて、空間絶対アドレ
スになる。さらにその空間に対応するＶＭペース・レジ
スタ６（此処でハイパ・バイザは主記憶の先頭に入って
いると仮廖して、ハイパ・バイザのためのベースは＠０
”とする。）によりアドレス修飾（下駄はかせ）された
システム絶対アドレスに変換される・このとき。
ずれかで動作している−とき、主記憶アクセスのための
空間アドレスは、その時の動作状態に応じてハイパ・バ
イず拳プリフィクスーレジスタ２又はＶＭ空間に対応す
るプリフィクス・レジスタ３の値によって変換１１ｊｌ
１５により、プリフィクス変換されて、空間絶対アドレ
スになる。さらにその空間に対応するＶＭペース・レジ
スタ６（此処でハイパ・バイザは主記憶の先頭に入って
いると仮廖して、ハイパ・バイザのためのベースは＠０
”とする。）によりアドレス修飾（下駄はかせ）された
システム絶対アドレスに変換される・このとき。
このシステム絶対アドレスによる主記憶アクセスの際、
ＶＭ状ＩＩＩ（各０８の状態）のと、きは、ｖＭの空間
を越えるこ、とは出来ないが、ハイパ・バイずのときは
全空間のアクセスが可能である。
ＶＭ状ＩＩＩ（各０８の状態）のと、きは、ｖＭの空間
を越えるこ、とは出来ないが、ハイパ・バイずのときは
全空間のアクセスが可能である。
上記の過程によって主記憶はアクセスされる。
Ｌかし今ハイパ・バイザが、各０８空間を管理するため
に、各０８の空間（ＶＭ空間）をアクセスしようとした
とき、ハイパ・バイザの空間につぃ１は、１９ｙイタス
されるため、夷アドレスでアクセスされるが、各Ｏ８空
間のアクセスに際してハブリフィクスされないため、シ
ステム絶対アドレスでアクセスしなければならない。従
りて５ハイパ・バイずはアクセスしよ５とするＶＭ空関
のプリフィクス値を知って、ソフト的に夾アドレスから
絶対アドレスへの変換を行５必賛があり、ソフト的なオ
ーバヘッドが大きくなる。
に、各０８の空間（ＶＭ空間）をアクセスしようとした
とき、ハイパ・バイザの空間につぃ１は、１９ｙイタス
されるため、夷アドレスでアクセスされるが、各Ｏ８空
間のアクセスに際してハブリフィクスされないため、シ
ステム絶対アドレスでアクセスしなければならない。従
りて５ハイパ・バイずはアクセスしよ５とするＶＭ空関
のプリフィクス値を知って、ソフト的に夾アドレスから
絶対アドレスへの変換を行５必賛があり、ソフト的なオ
ーバヘッドが大きくなる。
本発明は、上記の考察に基づくものであって。
各ＶＭ空閲が複数台のＣＰＵで共用されるようになりた
仮想計算機システムにおいて、ハイパ・バイザが％ＶＭ
空関空間＊アドレスでアタ七スできるようにしたプリフ
ィクス変換方式を提供することを目的としている。そし
てそのため１本発明のプリフィクス方式は、１台の処理
装置において複数のオペレーティング・システムを互に
独立して動作ｉ！−（ることが出来ると共に、上記処理
装置が、各オペレーティング・システムに割当てられた
仮想計算機空間を分割するための仮想計算機ベース・レ
ジスタ、各仮想計算機空間内におけるブリフイタス賓換
のためのプリフィクス・レジスタおよび各空間中のオペ
レーティング・システムを管埋スるためのハイパ・バイ
ずのためのプリフィクス・レジス＃を備えている仮想計
算機システムにおいて、処理装置が上記ハイパ・パイプ
の管理の下で動作する場合には実アドレスをその１１〜
システム夷アドレスとすると共に、Ｊ６場装置が上記オ
ペレーティング・システムの下で動作している場合には
実アドレスを対応する仮想計算機ベース・レジスタで修
飾したものをシステム実アドレスとするシステム実アド
レス生成手段、並びに、）１イパ・バイザのプリフィク
ス慟レジスタ、仮想１ｔｊ１ｍヘース・レジスタおよび
上記仮想計算機空間のプリフィクス・レジスタを参照し
て上記システム実アドレスをシステム絶対アドレスに変
換するシステム実アドレス・システム絶対アドレス変換
機構を備えることを特徴とするものである。以下１本発
明を図面を参照しつつ説明する。
仮想計算機システムにおいて、ハイパ・バイザが％ＶＭ
空関空間＊アドレスでアタ七スできるようにしたプリフ
ィクス変換方式を提供することを目的としている。そし
てそのため１本発明のプリフィクス方式は、１台の処理
装置において複数のオペレーティング・システムを互に
独立して動作ｉ！−（ることが出来ると共に、上記処理
装置が、各オペレーティング・システムに割当てられた
仮想計算機空間を分割するための仮想計算機ベース・レ
ジスタ、各仮想計算機空間内におけるブリフイタス賓換
のためのプリフィクス・レジスタおよび各空間中のオペ
レーティング・システムを管埋スるためのハイパ・バイ
ずのためのプリフィクス・レジス＃を備えている仮想計
算機システムにおいて、処理装置が上記ハイパ・パイプ
の管理の下で動作する場合には実アドレスをその１１〜
システム夷アドレスとすると共に、Ｊ６場装置が上記オ
ペレーティング・システムの下で動作している場合には
実アドレスを対応する仮想計算機ベース・レジスタで修
飾したものをシステム実アドレスとするシステム実アド
レス生成手段、並びに、）１イパ・バイザのプリフィク
ス慟レジスタ、仮想１ｔｊ１ｍヘース・レジスタおよび
上記仮想計算機空間のプリフィクス・レジスタを参照し
て上記システム実アドレスをシステム絶対アドレスに変
換するシステム実アドレス・システム絶対アドレス変換
機構を備えることを特徴とするものである。以下１本発
明を図面を参照しつつ説明する。
ｇｓｍは本発明の１実施例を示すものであって。
１１は実アドレス・レジスタ、１！ｉｔノ１イバ・バイ
ずのプリフイタスｅレジスタ、１３はＶＭのためのプリ
フィクス・レジスタ、１４は選択回路、１５−ムとｌ５
−ｍｌはプリフィクス響換器、１６゛は７Ｍベース・レ
ジスタ、１７と１８は加算器、１９はセレクタをそれぞ
れ示している。
ずのプリフイタスｅレジスタ、１３はＶＭのためのプリ
フィクス・レジスタ、１４は選択回路、１５−ムとｌ５
−ｍｌはプリフィクス響換器、１６゛は７Ｍベース・レ
ジスタ、１７と１８は加算器、１９はセレクタをそれぞ
れ示している。
夷アドレス・レジスタｌには、ハイパ・パイプ・モード
のときにはシステム実アドレスが、 ＶＭ毫−ドのとき
には空間内の実アドレスが格納される０選択囲路１４は
、ハイパ・バイず・モードのと＃には＠０”を選択し、
ＶＭ４−ドのときにはＶＭペース・レジス＃１６の出力
を選択する。加算器１１は夷アドレス・レジスタ１１の
内容と選択回路１４の出力を加算する。加算器１７の出
力がシステム実アドレスとなる。プリフイタス質換器１
５−ムは、加算１１１７の出力の上位ビットがハイパ・
バイずのプリフィクス・レジスタ１２のプリフィクス値
と一款する場合には加算１６１７の出力の上位ビットを
オール１０＃とじ、加算！１１７の出力の上位ビットが
オール１ＩＯ１１の場合には加算器１７の上位ビットを
プリフィクス・レジスタ１２のプリフィクス値に変換す
る。加算４１１８は、ＶＭベース・レジスタｌ＠の内容
とＶＭのプリフィクス・レジス＃１Ｂのプリフィクス値
と加算する。プリフィクス変換器ｌ５−ＩＩは、加算器
１７の出力の上位ビットがＶＭベース・レジスタ１６の
値と一款している場合には加算機１７の上位ビットを加
算器１８の出力値に変換し、加算器１７の出力の上位ビ
ットが加算器１８の出力と等しい場合にハ、加算４１１
７の上位ビットをＶＭベース・レジスタ１６の出力値に
変換する。セレクタ１９は。
のときにはシステム実アドレスが、 ＶＭ毫−ドのとき
には空間内の実アドレスが格納される０選択囲路１４は
、ハイパ・バイず・モードのと＃には＠０”を選択し、
ＶＭ４−ドのときにはＶＭペース・レジス＃１６の出力
を選択する。加算器１１は夷アドレス・レジスタ１１の
内容と選択回路１４の出力を加算する。加算器１７の出
力がシステム実アドレスとなる。プリフイタス質換器１
５−ムは、加算１１１７の出力の上位ビットがハイパ・
バイずのプリフィクス・レジスタ１２のプリフィクス値
と一款する場合には加算１６１７の出力の上位ビットを
オール１０＃とじ、加算！１１７の出力の上位ビットが
オール１ＩＯ１１の場合には加算器１７の上位ビットを
プリフィクス・レジスタ１２のプリフィクス値に変換す
る。加算４１１８は、ＶＭベース・レジスタｌ＠の内容
とＶＭのプリフィクス・レジス＃１Ｂのプリフィクス値
と加算する。プリフィクス変換器ｌ５−ＩＩは、加算器
１７の出力の上位ビットがＶＭベース・レジスタ１６の
値と一款している場合には加算機１７の上位ビットを加
算器１８の出力値に変換し、加算器１７の出力の上位ビ
ットが加算器１８の出力と等しい場合にハ、加算４１１
７の上位ビットをＶＭベース・レジスタ１６の出力値に
変換する。セレクタ１９は。
加算器１７の出力がハイパ・バイずに割当てられた空間
をｌインドしている場合にはプリフィクス変換器１５−
ムの出力を選択し、加算＠１７の出：ｌｌ’ＶＭ！１間
をｌインドしている場合にはプリフィクス変換器１１ｉ
−Ｂの出力を選択する。
をｌインドしている場合にはプリフィクス変換器１５−
ムの出力を選択し、加算＠１７の出：ｌｌ’ＶＭ！１間
をｌインドしている場合にはプリフィクス変換器１１ｉ
−Ｂの出力を選択する。
第ｇ図において、ＶＭペース・レジスタ１６、プリフィ
クス・レジスタ１３．加算器１１１．を換器１５−Ｂは
１組しか用意されていないが、これらはＶＭ空間の数だ
けあるものとする。ただし。
クス・レジスタ１３．加算器１１１．を換器１５−Ｂは
１組しか用意されていないが、これらはＶＭ空間の数だ
けあるものとする。ただし。
１組でもよく、このときにはハイパ・バイザの管理によ
り、各ＶＭが共用するものとする。
り、各ＶＭが共用するものとする。
１８６図はプリフィクス変換器１５−ムと１５−１の１
例の詳細を示すものである。織・閣において、２０ｔい
し８３は比較回路、２４ないし２８はＡＮＤ回路、２９
はＮＯＲ回路、３０はＶステム内実アドレス・レジスタ
をそれぞれ示している。
例の詳細を示すものである。織・閣において、２０ｔい
し８３は比較回路、２４ないし２８はＡＮＤ回路、２９
はＮＯＲ回路、３０はＶステム内実アドレス・レジスタ
をそれぞれ示している。
なお、ｌ＠６図はアドレスの上位部分のみを対象として
いるものである。
いるものである。
ハイパ・バイザの１９フイタス学レジスタ１２のプリフ
ィクス値とシステム夷アドレス・レジスタｓＯの内容と
が一致すると、比較回路２０がｒｌＪを出力する。この
結果、ムＮＤ回路２５が開き、七しク＃１９から＠ ０
＃が出力される。システム絶アドレスーレジス＃３０
の内容がオール＠０″であれば、比較ｍ１ＩＩＩ１２１
はｒｌＪを出力する。この結果、ムＮＤ 四ｍｌ ！
４が開き、プリフィクス・レジスタ１２のプリフィクス
値がセレクタ１９から出力される。システム夷アドレス
儂レジスタ３０の１’３１１トＶＭベース・レジスタ１
６の内容とが等しい場合には、比較−踏２意はｒｌＪを
出力する。
ィクス値とシステム夷アドレス・レジスタｓＯの内容と
が一致すると、比較回路２０がｒｌＪを出力する。この
結果、ムＮＤ回路２５が開き、七しク＃１９から＠ ０
＃が出力される。システム絶アドレスーレジス＃３０
の内容がオール＠０″であれば、比較ｍ１ＩＩＩ１２１
はｒｌＪを出力する。この結果、ムＮＤ 四ｍｌ ！
４が開き、プリフィクス・レジスタ１２のプリフィクス
値がセレクタ１９から出力される。システム夷アドレス
儂レジスタ３０の１’３１１トＶＭベース・レジスタ１
６の内容とが等しい場合には、比較−踏２意はｒｌＪを
出力する。
この結果、ムＮＤ回１１２８が開き、加算器１８の出力
がセレクタ１９から出力される。システム夷アドレス・
レジスタ３０の内容と加算器１８の出力とが一致する場
合には、比較回路２３がｒｌＪを出力する。この結果、
ＡＮＤ回＊２’ｌが開き、ＶＭベース・レジス＃１６の
内容がセレクタ１９から出力される。比職１１１１２０
ｙｚイし２３が全テｒＯＪヲ出力する場合には、＾ＮＤ
ＷＡ＠２６が開き、システム夾アドレス・レジス＃３０
の内容がセレクタから出力される。
がセレクタ１９から出力される。システム夷アドレス・
レジスタ３０の内容と加算器１８の出力とが一致する場
合には、比較回路２３がｒｌＪを出力する。この結果、
ＡＮＤ回＊２’ｌが開き、ＶＭベース・レジス＃１６の
内容がセレクタ１９から出力される。比職１１１１２０
ｙｚイし２３が全テｒＯＪヲ出力する場合には、＾ＮＤ
ＷＡ＠２６が開き、システム夾アドレス・レジス＃３０
の内容がセレクタから出力される。
第７図はシステム夷アドレスをシステム絶対アドレスへ
の変換のための処理を示すフローチャートである。第７
図において、８Ｒムはシステム夷アドレス、８ＡＩＩは
システム絶対アドレス、ＨＩＲはハイパ・パイ簀・ベー
ス・レジスタ、ＶＭＩは仮想計算機ベース・レジスタ、
ＶＭＰは仮想計算機のプリフィクス・レジスタをそれぞ
れ示している・また、システム夷アドレス８Ｒムはシス
テム夷アドレス上位８ＲＡＨとシステム夷アドレス下位
の和であり、システム絶対アドレスＳＡＢはシステム絶
対アドレス上位８ムＩＩＨとシステム絶対アドレス下位
８ＡＩＬの和であり、シスデム馬アドレス８Ｒムは夷ア
ドレスＲＥＡＬとＶＭペース・レジス＃ＶＭＩＩの値の
和である・ ｊ１７図の７０−チャートは、先の説明から容易に理解
できるものと思われるので、これについての説明は詳略
する。空間内実アドレス・システム貢アドレスおよびシ
ステム絶対アドレスの関係を図・バイザによる自身の空
間をアクセスする際のプリフィクス羨換、ハイパ・バイ
ザによる各ＶＭ空空間アクセスする際のプリフィクス変
換、＃よびＶＭによる自身の空間をアクセスする際のプ
リフィクス変換を簡単かつ高速に行うことが出来る。
の変換のための処理を示すフローチャートである。第７
図において、８Ｒムはシステム夷アドレス、８ＡＩＩは
システム絶対アドレス、ＨＩＲはハイパ・パイ簀・ベー
ス・レジスタ、ＶＭＩは仮想計算機ベース・レジスタ、
ＶＭＰは仮想計算機のプリフィクス・レジスタをそれぞ
れ示している・また、システム夷アドレス８Ｒムはシス
テム夷アドレス上位８ＲＡＨとシステム夷アドレス下位
の和であり、システム絶対アドレスＳＡＢはシステム絶
対アドレス上位８ムＩＩＨとシステム絶対アドレス下位
８ＡＩＬの和であり、シスデム馬アドレス８Ｒムは夷ア
ドレスＲＥＡＬとＶＭペース・レジス＃ＶＭＩＩの値の
和である・ ｊ１７図の７０−チャートは、先の説明から容易に理解
できるものと思われるので、これについての説明は詳略
する。空間内実アドレス・システム貢アドレスおよびシ
ステム絶対アドレスの関係を図・バイザによる自身の空
間をアクセスする際のプリフィクス羨換、ハイパ・バイ
ザによる各ＶＭ空空間アクセスする際のプリフィクス変
換、＃よびＶＭによる自身の空間をアクセスする際のプ
リフィクス変換を簡単かつ高速に行うことが出来る。
１１１１ｍおよび＄６１８１はプリフィクス変換な説明
する図、ＢＳ図は仮想計算機における主記憶割付を示す
図、第４図は従来のアドレス変換機構を示す図、第ｓｗ
Ｊは本発明のｌ実施例の１日ツク図。 １１１６１１Ｉはプリフイタス蜜換器１５−ムと１５−
１の１例の評細を示す図 １１１７図はシステム夷アド
レスをシステム絶対アドレスに変換する処理を示す７闘
−チャー）、第８ＷＡは空間内実アドレスとシステム夷
アドレスとシステム絶対アドレスの関係を示す図である
。 １１・・・夷アドレス・レジスタ、１２・・・ハイパ・
バイずのプリフィクス畠レジスタ、１３・−ＶＭのため
のプリフィクス・レジスタ、１４・・・選択＠踏。 １ｇ−ムと１５−Ｂ・・・プリフィクス蜜換１）。 １６・・・ＶＭペース・レジスタ、１７と１８・・・加
算器、１９・・・セレクタ・ 特許出鳳大 富士通株式会社 代墳人弁場士 京 谷 四 部 第１図 ヤ２図
する図、ＢＳ図は仮想計算機における主記憶割付を示す
図、第４図は従来のアドレス変換機構を示す図、第ｓｗ
Ｊは本発明のｌ実施例の１日ツク図。 １１１６１１Ｉはプリフイタス蜜換器１５−ムと１５−
１の１例の評細を示す図 １１１７図はシステム夷アド
レスをシステム絶対アドレスに変換する処理を示す７闘
−チャー）、第８ＷＡは空間内実アドレスとシステム夷
アドレスとシステム絶対アドレスの関係を示す図である
。 １１・・・夷アドレス・レジスタ、１２・・・ハイパ・
バイずのプリフィクス畠レジスタ、１３・−ＶＭのため
のプリフィクス・レジスタ、１４・・・選択＠踏。 １ｇ−ムと１５−Ｂ・・・プリフィクス蜜換１）。 １６・・・ＶＭペース・レジスタ、１７と１８・・・加
算器、１９・・・セレクタ・ 特許出鳳大 富士通株式会社 代墳人弁場士 京 谷 四 部 第１図 ヤ２図
Claims (1)
- １台の鶏珊装置＆：おいて複数のオペレーティング・シ
ステムな亙に独立して動作さ、せることが出来ると共＆
：、上記ｌ＆３ＩＩｉＩ置が、各オペレーティング・ク
ステ＾に割当てられた仮想計算機空間を分割するための
仮想計算機ペース・レジスタ、各仮想計算機空間内にお
けるプリフィクス変換のためのプリフィクス・レジスタ
および各空間中のオペレーティング・システムを管理す
るためのハイパ・バイザのためのプリフィクス・レジス
タな備えている仮想計算機シスデムにおいて、処場装置
が上記ハイパ・バイずの管埋の下で動作する場合には実
アドレスをそのままシステム夷アドレスとすると共に、
熟瑠装置か上記オペレーティング・システムの下で動作
している場合には夷アドレスを対応する仮想計算機ベー
ス・レジスタで修飾したものをシステム夷アドレスとす
るシステム夷アドレス生成手段、並びにハイパ・バイザ
のプリフィクス・レジスタ、仮想計算機ベース・レジＸ
＃および上記仮想計算機空間のプリフィクス・レジスタ
を参照して上記システム夷アドレスをシステム絶対アド
レスに変換するシステム夾アドレス・シスデム絶対アド
レス変換機構を備えることを特徴とす、るプリフィクス
賓換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100132A JPS582950A (ja) | 1981-06-27 | 1981-06-27 | プリフイクス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100132A JPS582950A (ja) | 1981-06-27 | 1981-06-27 | プリフイクス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS582950A true JPS582950A (ja) | 1983-01-08 |
Family
ID=14265783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100132A Pending JPS582950A (ja) | 1981-06-27 | 1981-06-27 | プリフイクス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582950A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60215265A (ja) * | 1984-04-11 | 1985-10-28 | Hitachi Ltd | アドレス変換方式 |
| EP0194415A2 (en) * | 1985-02-28 | 1986-09-17 | International Business Machines Corporation | Bus to bus converter |
| JPH04247528A (ja) * | 1990-10-02 | 1992-09-03 | Internatl Business Mach Corp <Ibm> | データ空間への共通アクセス装置及び方法 |
-
1981
- 1981-06-27 JP JP56100132A patent/JPS582950A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60215265A (ja) * | 1984-04-11 | 1985-10-28 | Hitachi Ltd | アドレス変換方式 |
| JPH0253814B2 (ja) * | 1984-04-11 | 1990-11-19 | Hitachi Ltd | |
| EP0194415A2 (en) * | 1985-02-28 | 1986-09-17 | International Business Machines Corporation | Bus to bus converter |
| JPH04247528A (ja) * | 1990-10-02 | 1992-09-03 | Internatl Business Mach Corp <Ibm> | データ空間への共通アクセス装置及び方法 |
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