KR20080075729A - 표시장치 - Google Patents

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KR20080075729A
KR20080075729A KR1020070015025A KR20070015025A KR20080075729A KR 20080075729 A KR20080075729 A KR 20080075729A KR 1020070015025 A KR1020070015025 A KR 1020070015025A KR 20070015025 A KR20070015025 A KR 20070015025A KR 20080075729 A KR20080075729 A KR 20080075729A
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오재호
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삼성전자주식회사
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Abstract

표시장치는 표시부, 구동부 및 신호 제어부를 포함한다. 이 표시장치에 구비된 신호 제어부는 I2C 통신 방식에 근거하여 데이터 통신이 수행되도록 마스터 회로블록과 복수의 슬레이브 회로블록을 구비한다. 또한, 신호 제어부는 프로그램 가능한 커맨드 코드를 내장한 메모리를 포함한다. 이 표시장치에 의하면, 상기 커맨드 코드에 따라서 프로그램 조작을 통해 기존의 I2C 전송 프로토콜을 간단히 변경할수 있다.

Description

표시장치{DISPLAY APPARTUS}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블록도이다.
도 2은 도 1에 도시된 시리얼 데이터 라인과 시리얼 클락 라인의 파형도를 나타낸 도면이다.
도 3은 본 발명에 따른 커맨드 코드의 데이터 포맷을 설명하기 위한 도면이다.
도 4는 도 3에 도시된 인스트럭션 코드를 설명하기 위한 도면이다.
도 5는 도 3에 도시된 인스트럭션 코드와 어드레스 코드를 조합한 커맨드 코드의 4가지 예를 설명하기 위한 도면이다.
도 6은 본 발명에 따른 I2C 프로토콜 통식방식을 수행하기 위한 마스터 회로블록 구성을 나타낸 도면이다.
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 원가상승을 줄일수 있 는 있는 표시장치에 관한 것이다.
일반적으로 액정표시장치는 데이터 신호와 게이트 신호에 응답하여 영상을 표시하는 액정표시패널, 데이터 신호와 게이트 신호를 각각 출력하는 데이터 구동부와 게이트 구동부를 포함한다.
액정표시장치는 데이터 구동부와 게이트 구동부를 제어하는 타이밍 컨트롤러를 더 구비한다. 이 타이밍 컨트롤러는 외부장치로부터 영상 데이터와 각종 외부 제어신호를 입력받아 다양한 제어신호를 생성한다.
한편, 타이밍 컨트롤러 내부에는 다수의 칩들이 내장되어 있으며, 이 다수의 칩들은 각 마스
이러한 메인 칩과 서브 칩들은 상기한 다양한 제어 신호를 생성하기 위해 미리 약속된 통신방식에 의해 상호 데이터 통신을 수행한다.
이러한 칩들은 기능별로 또는 제조사별로 서로 다른 어드레스 및 데이터 맵핑으로 설계된다. 따라서, 신규로 개발된 칩이 추가될때, 상기한 미리 약속된 데이터 통신 방식의 변경이 불가피하다. 이것은 새로운 칩의 설계 변경 내지 추가에 따라서 타이밍 컨트롤러의 제조 비용을 상승시킴으로써, 표시장치의 원가 상승을 초래한다.
따라서, 본 발명의 목적은 프로그램 가능한 I2C 프로토콜을 지원하는 복수의 칩을 내장한 표시장치를 제공하는데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 에 관한 것이다. 본 발명의 일면에 따른 표시장치는 표시부, 구동부 및 신호 제어부를 포함한다. 표시부는 구동신호에 응답하여 영상을 표시한다. 구동부는 복수의 구동 제어신호에 응답하여 상기 표시부에 상기 구동신호를 출력한다. 신호 제어부는 상기 복수의 제어신호를 출력한다.
한편, 본 발명의 표시장치에 포함된 신호 제어부는 데이터 버스, 메모리, 슬레이브 회로블록 및 마스터 회로블록을 포함한다. 상기 메모리에는 복수의 커맨드 코드가 저장된다. 슬레이브 회로블록은 상기 데이터 버스를 통해 입력된 제어신호에 응답하여 상기 복수의 구동제어신호를 각각 출력한다. 마스터 회로블록은 상기 제어신호를 출력한다. 그리고, 상기 마스터 회로블록은 아이스퀘어씨(Inter Integrated Circuit; I2C) 통신방식에 따라서 상기 메모리 및 상기 복수의 슬레이브 회로블록과 각각 데이터 통신을하고, 상기 메모리에 저장이된 커맨드 코드(command code)를 인출하여 아이스퀘어씨 통신 프로토콜을 제어한다.
본 발명의 표시장치에 의하면, 데이터 버스를 통해 마스터 컨트롤러와 접속된 메모리에 커맨드 코드가 저장된다. 마스터 컨트롤러는 이 저장된 커맨드 코드에 포함된 인스트럭션 코드를 인출하고, 인출된 인스트럭션 코드에 근거하여 프로그램 가능하도록 I2C 프로토콜을 제어할 수 있다. 따라서, 본 발명의 표시장치는 I2C 통신방식을 따르는 신규 칩을 신호 제어부 내부에 설계하는 경우, 하드웨어적인 변경없이 간단한 프로그램 조작을 통해 기존의 I2C 프로토콜을 변경할수 있다. 결과적으로 신호 제어부의 하드웨어 변경을 통한 제조비용의 상승을 절감하고, 더 나아가 표시장치의 원가상승을 줄일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.
또한, 아래의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지된 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치(1000)의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(1000)는 액정표시패널(100), 게이트 구동회로(210), 데이터 구동회로(220) 및 제어부(300)를 포함한다.
상기 액정표시패널(100)에 서로 교차하는 다수의 게이트 라인(GL1 ~ GLn)과 다수의 데이터 라인(DL1 ~ DLm)이 구비되고, 상기 게이트 라인들(GL1 ~ GLn)과 데이터 라인들(DL1 ~ DLm)에 의해서 정의된 다수의 화소영역에는 영상을 표시하는 최소 단위인 다수의 화소가 각각 구비된다.
상기 화소들 각각은 박막 트랜지스터(Tr)와 액정 커패시터(Clc)로 이루어진다. 예를 들어, 제 1 화소영역에서 상기 박막 트랜지스터(Tr)의 게이트 전극은 제 1 게이트 라인(GL1)에 연결되고, 소오스 전극은 제 1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)의 일단에 결합된다.
게이트 구동회로(210)는 칩 형태로 이루어져 상기 다수의 게이트 라인(GL1 ~ GLn)에 전기적으로 연결된다. 게이트 구동회로(210)는 제 1 동기신호(SYNC1), 제1 및 제2 클락(CKV, CKVB), 제 1 및 제 2 게이트 전압(VON, VOFF)에 응답하여 게이트 신호를 상기 게이트 라인들(GL1 ~ GLn)로 순차적으로 출력한다.
데이터 구동회로(220)는 칩 형태로 이루어져 상기 다수의 데이터 라인(DL1 ~ DLm)에 전기적으로 연결된다. 데이터 구동회로(220)는 제 2 동기신호(SYNC2), 아날로그 감마전압(VGMMA) 및 제 3 구동전압(AVDD)에 응답하여 데이터 신호를 상기 다수의 데이터 라인(DL1 ~ DLm)으로 출력한다.
한편, 상기 제어부(300)는 데이터 버스(450), 메모리(310), 복수의 슬레이브 회로블록(320, 330, 340, 350) 및 마스터 회로블록(380)를 포함한다.
상기 데이터 버스(450)는 시리얼 데이터 라인(SDA)과 시리얼 클록 라인(SCL)을 포함하며, 상기 슬레이브 메모리 블록(310) 및 복수의 슬레이브 회로블록(320, 330, 340, 350)과 상기 마스터 회로블록(380)은 상기 데이터 버스(450)에 의해 전기적으로 연결된다. 따라서, 상기 데이터 버스(450)를 통해 메모리(310) 및 슬레이브 회로블록(320, 330, 340, 350)과 마스터 회로블록(380) 간의 데이터 통신이 이루어질수 있다.
메모리(310)는 비휘발성 메모리로서, 바람직하게는 EEPROM이다. EEPROM에는 I2C 버스 프로토콜를 제어할수 있는 커맨드 코드(command code)가 저장된다. 상기 커맨드(command code) 코드는 프로그램의 명령어의 집합체인 인스트럭션(instruction code) 코드와 상기 인스트럭션 코드가 저장된 상기 메모리블록의 주소를 나태는 어드레스 코드를 포함한다. 이에 대한 구체적인 기술은 후술하기로 한다.
복수의 슬레이브 회로블록(320, 330, 340)은 데이터 버스(450)를 통해 마스터 회로블록(380)으로부터 송신되는 복수의 데이터 제어신호에 응답하여 복수의 제어신호를 각각 출력한다. 본 실시예에서, 상기 복수의 슬레이브 회로블록(320, 330, 340)은 각각 감마전압 발생회로(320), 전원전압 발생회로(330), 공통전압 발생회로(340)로 한정하여 설명하기로한다.
상기 감마전압 발생회로(320)는 상기 동기신호에 응답하여 상기 감마 데이터를 아날로그 형태의 감마전압(VGMMA)으로 변환한다. 상기 감마전압 발생회로(320)로부터 출력된 상기 감마전압(VGMMA)은 상기 데이터 구동회로(220)로 전송된다.
상기 전원전압 발생회로(350)는 상기 동기신호와 상기 제1 디지털 데이터에 응답하여 외부전압(Vp)을 상기 액정표시패널(100)에 적절한 제1 내지 제3 구동전압(VON, VOFF, AVDD), 로직전압(미도시)으로 변환하여 출력한다. 여기서, 상기 로직전압은 상기 공통전압 발생회로(340), 타이밍 제어회로(310) 및 감마전압 발생회로(330)를 구동시키기 위한 전압이다.
상기 공통전압 발생회로(340)는 상기 제2 디지털 데이터와 동기신호에 응답 하여 제3 구동전압(AVDD)을 상기 액정표시패널(100)에 적절한 공통전압(VCOM)으로 변환하여 출력한다.
마스터 회로블록(380)은 칩 형태로 이루어져 외부로부터 입력되는 영상 데이터(I-DATA)를 내부에 구비된 프레임 메모리(미도시)에 저장한 후 라인 단위로 읽어들여 데이터 구동회로(220)로 제공한다. 또한, 마스터 회로블록(380)은 외부 동기신호(SYNC, MCLK, DE)를 상기 제1 및 제2 동기신호(SYNC1, SYNC2), 제1 및 제2 클락(CKV, CKVB)으로 변환하여 출력한다.
또한, 상기 마스터 회로블록(380)은 상기 외부 동기신호(SYNC, MCLK, DE)에 응답하여 데이터 제어신호를 출력하며, 아이스퀘어씨(Inter Integrated Circuit; I2C) 통신방식에 근거하여 상기 메모리 및 상기 복수의 슬레이브 회로블록과 각각 데이터 통신을 수행한다. 한편 본 발명에 따른 표시장치에 구비된 제어부는 상기 메모리(310)에 저장된 커맨드 코드에 근거하여 아이스퀘어씨 통신 프로토콜을 다양한 형태로 제어할수 있다는 점에 그 특징이 있다. 여기서, 상기 데이터 통신 방식은 디지털 직렬 통신방식 중 하나인 아이스퀘어씨(Inter Integrated Circuit; 이하,' I2C'라 함) 통신방식을 이용한다.
상기 I2C 통신방식은 양방향성 2-와이어 통신방식으로써, 상술한 바와 같이, 데이터 통신을 위한 시리얼 데이터 라인(SDA)과 상기 블록들(310, 320, 330, 340, 350, 380) 사이의 데이터 통신을 제어 및 동기화하기 위한 시리얼 클락 라인(SCL)으로 이루어진다. 데이터 버스(450)에 접속된 회로블록들(310, 320, 330, 340, 350, 380)은 고유의 어드레스에 의해서 식별되어 데이터를 송수신할 수 있다.
회로블록들(310, 320, 330, 340, 380) 사이에서의 데이터 전송은 마스터-슬레이브 프로토콜 방식으로 이루어진다. 마스터는 데이터 전송을 개시하고, 클락을 생성한다. 그리고, 상기 마스터를 제외한 나머지 슬레이브는 상기 마스터와 데이터를 주고 받는 슬레이브이다. 본 발명의 일 실시예에 따른 제어부(300)에서 마스터는 상기 마스터 회로블록(380)이고, 슬레이브는 슬레이브 메모리 블록(310)과 복수의 슬레이브 회로블록(320, 330, 340, 350)들에 해당한다.
도 2는 본 발명에 따른 I2C 전송 프로토콜을 설명하기 위한 도면이다.
도 2를 참조하면, 마스터 회로블록(380)로부터 시리얼 클론라인(SCL)으로 클럭 신호와 시리얼 데이터 라인(SDL)으로 시작 신호(S) 및 데이터(D)가 인가되고 슬레이브 블록들(320, 330, 340)은 시리얼 데이터 라인(SDL)으로 애크 신호와 유효 데이터를 전송한다. 이후 마스터 회로블록(380)은 시리얼 데이터 라인(SDL)을 통해 슬레이브 회로블록으로 애크 신호(ACK)와 정지 신호(P)를 보낸다.
시작신호(S)는 시리얼 클락 라인(SCL) 상의 신호가 하이 상태로 존재할 때, 시리얼 데이터 라인(SDA) 상의 신호가 하이 상태에서 로우 상태로 전이되는 것이다. 상기 시작신호에 의해 개시(S) 이후에, 상기 마스터는 7비트인 어드레스(ADR)를 전송하며, 상기 어드레스(ADR) 다음에 데이터 전달의 방향을 나타내는 판독/기록 표시자(R/W)가 따른다.
상기 어드레스(ADR)와 판독/기록 표시자(R/W)를 전달한 후, 상기 마스터는 상기 시리얼 데이터 라인(SDA)을 하이 상태로 전이시킨다. 슬레이브가 자신의 어드레스(ADR)를 인식하면, 상기 슬레이브는 상기 I2C 인터페이스 상의 신호를 풀다운 시킴으로써, 긍정응답신호(Acknowledge signal; ACK)를 상기 마스터로 전송한다. 한편, 상기 어드레스(ADR)를 인식하지 않는 슬레이브는 로우 상태로 존재하지 않음으로써 부정응답신호(NAK)를 상기 마스터로 전송한다.
상기 마스터에 긍정응답신호(ACK)가 전송되면, 상기 마스터 또는 해당 슬레이브는 데이터(D)를 전송한다. 상기 데이터 전달의 방향이 판독(R) 방향이면, 해당 슬레이브가 마스터로 데이터(D)를 전송하고, 기록(W) 방향이면 마스터가 해당 슬레이브로 데이터(D)를 전송한다. 데이터(D)를 전송하는 전송 디바이스(마스터 또는 슬레이브)에 긍정응답신호(ACK)가 수신되면, 상기 전송 디바이스는 데이터(D)를 수신하는 수신 디바이스(슬레이브 또는 마스터)에 추가 데이터를 전송한다.
이러한 과정은 상기 전송 디바이스에 부정응답신호(NAK)가 수신될 때까지 계속된다. 이어서, 상기 마스터는 데이터 통신을 다시 시작(S)하거나 종료(P)한다. 여기서, 상기 종료(P) 조건은 시리얼 클락 라인(SCL) 상의 신호가 하이 상태로 존재할 때, 시리얼 데이터 라인(SDA) 상의 신호가 로우 상태에서 하이 상태로 전이되는 것이다. 이하, 메모리(310)에 저장된 상기 커맨드 코드에 대해 상세히 설명하기로 한다.
도 3은 본 발명에 따른 커맨드 코드의 데이터 포맷을 설명하기 위한 도면이다.
도 3을 참조하면, 상기 커맨드 코드는 인스트럭션 코드와 어드레스 코드를 포함한다. 상기 인스트럭션 코드는 프로그램을 실행하기위한 명령어로서, 8비트의 데이터 포맷의 형태를 갖는다. 어드레스 코드(Address code)는 8비트의 제 1 어드 레스(Address1) 및 8비트의 제 2 어드레스(Address2)로 이루어진다. 따라서, 상기 어드레스 코드는 총 16비트의 어드레스를 갖는다.
도 4는 도 3에 도시된 인스트럭션 코드를 설명하기 위한 도면이다.
도 4를 참조하면, 상기 인스트럭션 코드는 8비트로 이루어지며, 각 비트들의 논리값에 따라서, 제 1 모드(MODE1), 제 2 모드(MODE2) 및 제 3 모드(MODE3)로 구성된다.
제 1 모드(MODE1)는 상기 8비트 중에서 최상위 비트(이하, 'MSB'라 칭한다)에 해당하며, 프로그램 명령어의 선택모드를 정의한다. 구체적으로 상기 제 1 모드는 상기 MSB의 논리 상태에 따라 노멀 인스트럭션(normal instruction) 모드와 인스트럭션 셋트 호출모드로 나뉜다. 예를 들어, 상기 MSB가 논리 '0'일 때, 상기 제 1 모드(MODE1)는 노멀 인스트럭션 모드로 선택된다. 노멀 인스트럭션 모드는 인스트럭션 셋트를 구성하기 위한 개별 명령이다. 상기 제 1 모드에서 노멀 인스트럭션 모드가 선택되면, 원하는 슬레이브 회로블록의 I2C 전송 프로토콜에 맞추어 인스트럭션 코드의 구성을 하게된다. 이렇게 구성된 인스트럭션 코드는 마스터 회로블록(380)에서 순차적으로 실행된다. 인스트럭션 셋트 호출모드에서는 자주 사용되거나 또는 기존의 형성된 I2C 전송 프로토콜에 대응하여 디폴트된 노멀 인스트럭션의 배열이 선택되어, 마스터 회로블록(380)에서 순차적으로 실행된다.
제 2 모드(MODE2)는 중간비트들 즉, 6비트에 해당하며, I2C 프로토콜의 시작명령, 종료명령 및 기록/판독 명령의 실행횟수를 정의된다. 예컨대, 도 4에 도시된 바와 같이, I2C 통신의 시작명령은 '000000'로 설정되며, 종료명령은 '111111'로 설정된다. 이때, 상기 '000000'과 상기 '111111'를 제외한 6비트로 구성된 다른 값들('******')은 상기 기록/판독 명령의 반복횟수로 정의된다.
제 3 모드(MODE3)는 상기 8비트 중 최하위 비트(이하, 'LSB'라 칭한다.)에 해당하며, 기록/판독의 실행 명령모드로 정의된다. 즉, 제 3 모드에서는, 도 1에 도시된 바와 같이, 시작신호(S)에 의해 I2C 통신이 시작될 때, 다음에 나오는 어드레스에 해당하는 슬레이브 회로블록(310, 320, 330, 340)에 대하여 마스터 회로블록(380)이 기록/판독 동작 중 어떠한 동작을 할지가 상기 'LSB'에 의해 결정된다. 예컨대, 상기 LSB가 논리 0으로 설정되면, 기록동작으로 정의된다. 그리고, 상기 LSB가 논리 1로 설정되면, 판독동작으로 정의된다. 한편, 종료신호(P)에 의해 I2C 통신이 종료될 때, 상기 LSB는 어떠한 논리 상태를 가져도 무방하다. 이 경우, 상기 LSB는 'don't care' 상태로 정의된다.
요약하면, 제 2 모드와 제 3 모드에 각각 해당하는 중간비트와 최하위비트의 논리값을 적절히 선택함으로써, 해당 슬레이브 회로블록의 어드레스(ADDR)에 뒤따르는 데이터(D)의 기록 및 판독 동작의 횟수를 다양하게 설정할수 있게된다. 따라서, I2C 통신이 가능한 새로운 슬레이브 회로블록을 추가할때 마다 마스터 회로블록의 추가변경이 요구되지 않는다. 또한, 본 발명에 따른 I2C 통신방식은 다양한 인스트럭션 코드를 설정하도록 프로그램이 가능하여 I2C 통신방식이 가능한 다양한 제품에 채용될수 있다.
도 5는 도 3에 도시된 인스트럭션 코드와 어드레스 코드를 조합한 커맨드 코드의 4가지 예를 설명하기 위한 도면이다. 도 5에서는 인스트럭션 세트의 호출 명령이 아니므로, 제 1 모드(MODE1)가 모두 논리 '0' 으로 설정된다. 도 5에서는 기록(W)동작의 예를 나타낸 커맨드 코드를 보여주고 있다. 따라서, 제 3 모드(MODE3)가 모두 논리 '0'으로 설정된다.
도 5를 참조하면, 먼저 첫번째 커맨드 코드(①)의 예는 프로토콜의 전송 시작(S)을 정의하는 커맨드 코드로서, 제 1 모드(MODE1)가 '0'으로 설정되고, 제 2 모드(MODE2)가 '000000'로 설정되고, 기록동작에 해당하므로, 제 3 모드(MODE3)가 '0'으로 설정된다.
두 번째 커맨드 코드(②)의 예는 1회 반복된 기록동작을 구성하는 커맨드 코드로서, 제 1 모드(MODE1)가 '0'으로 설정되고, 제 2 모드(MODE2)가 '000001'로 설정되고, 제 3 모드(MODE3)가 '0'으로 설정된다.
세 번째 커맨드 코드(③)의 예는 15회 반복된 기록동작을 구성하는 커맨드 코드로서, 제 1 모드(MODE1)가 '0'으로 설정되고, 제 2 모드(MODE2)가 '001111'로 설정되고, 제 3 모드(MODE3)는 '0'으로 설정되어 슬레이브 회로블록()이 수신된 데이터 단위마다 '기록 승인응답코드(Write Ack)'를 마스터 회로블록(380)측으로 송신하도록 설정된다. 이때, 제 1 어드레스 및 제 2 어드레스로 이루어진 어드레스 코드 '00000000 00100001'는 해당 슬레이브 회로블록으로 최초 기록(Write)되는 데이터가 저장된 메모리 블록의 어드레스를 나타낸다.
네 번째 커맨드 코드(④)의 예는 프로토콜의 전송 종료(P)를 정의하는 커맨 드 코드로서, 제 1 모드(MODE1)가 '0'으로 설정되고, 제 2 모드(MODE2)가 '111111'로 설정되고, 위와 마찬가지로 제 3 모드(MODE3)는 '0'으로 설정된다.
도 6은 본 발명에 따른 I2C 프로토콜 통식방식을 수행하기 위한 마스터 회로블록(380) 구성의 일부를 나타낸 도면이며, 도 6에 도시된 화살표들의 방향은 쓰기(WRITE)과정의 흐름을 나타낸 것이다.
도 6을 참조하면, 마스터 회로블록(380)은 I2O컨트롤러(381), 커맨드 입출력부(382), 인스트럭션 디코더(383), 기능 로직부(384), 프로그램 카운터(385), 기록 데이터 FIFO(388), 데이터 제어 합산부(389) 및 데이터 레지스터(387)를 포함한다.
I2C컨트롤러(381)는 데이터 버스(450)에 접속된 메모리(310)와 복수의 슬레이브 회로블록(320, 330, 340)과 데이터를 송수하기 위하여 상기 데이터 버스(450)를 제어한다.
커맨드 FIFO(382)는 상기 I2C컨트롤러(381)를 통해 입력되는 커맨드 코드를 일시적으로 저장한다.
인스트럭션 디코더(383)는 상기 커맨드 FIFO(382)로부터 출력된 상기 커맨드 코드에 포함된 인스트럭션 코드를 디코딩한 디코딩 신호를 생성하여 출력한다.
제어신호 발생부(384)는 상기 디코딩 신호를 입력받으며, 상기 디코딩 신호에 대응하는 실행 명령 정보를 포함하는 제어신호를 생성하여 출력한다. 여기서, 제어신호는 시작신호(S), 종료신호(P), 애크(ACK)등을 포함한다.
프로그램 카운터(385)는 상기 커맨드 코드에 포함된 인스트럭션 코드의 포인터를 지정하고, 지정된 순서에 따라 상기 인스트럭션 코드를 순차적으로 카운팅한 다.
데이터 레지스터(387)는 상기 커맨드 코드에 포함된 어드레스 코드에 대응하는 데이터를 메모리(310)로부터 독출하여 이를 저장한다. 기록 데이터 FIFO(388)는 상기 데이터 레지스터(387)로부터 출력되는 데이터를 일시적으로 저장한다. 데이터-제어 합성부(389)는 기록 데이터 FIFO(388)에 저장된 데이터와 상기 제어신호 발생부(384)로부터 출력된 제어신호를 컴바인하여 내부 파라미터(internal parameter)로 이용하거나 I2C 컨트롤러를 통해 특정 슬레이브 회로블록(320, 330, 340)중 어느 하나의 슬레이브 회로블록으로 전송한다. 이때, 컴바인된 상기 데이터와 상기 제어신호는 도 2에 도시된 프로토콜 형식으로 해당 슬레이브 회로블록으로 전송된다.
본 발명의 표시장치는 표시부, 구동부 및 신호 제어부를 포함한다. 이 신호 제어부는 다양한 칩들로 구성되어 있으며, 이 칩들은 I2C 통신 방식에 근거하여 서로 데이터 통신을 수행한다. 또한 이 신호 제어부는 I2C 통신 방식을 제어하는 커맨드 코드가 저장된 메모리를 포함한다. 본 발명의 표시장치에 의하면, 상기 커맨드 코드에 근거하여 프로그램 조작을 통해 기존의 I2C 전송 프로토콜을 간단히 변경할수 있다.
따라서, 본 발명의 표시장치는 I2C 통신방식을 따르는 신규 칩을 신호 제어부 내부에 설계하는 경우, 하드웨어적인 변경없이 간단한 프로그램 조작을 통해 기존의 I2C 프로토콜을 변경할수 있다. 결과적으로 신호 제어부의 하드웨어 변경을 통한 제조비용의 상승을 절감하고, 더 나아가 표시장치의 원가상승을 줄일 수 있다.
이상과 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (6)

  1. 구동신호에 응답하여 영상을 표시하는 표시부;
    복수의 제어신호에 응답하여 상기 표시부에 상기 구동신호를 출력하는 구동부; 및
    상기 복수의 제어신호를 출력하는 신호 제어부를 포함하며,
    상기 신호 제어부는,
    데이터 버스;
    복수의 커맨드 코드가 저장된 메모리;
    상기 데이터 버스를 통해 입력받은 제어신호에 응답하여 상기 복수의 구동제어신호를 각각 출력하는 복수의 슬레이브 회로블록; 및
    상기 제어신호를 생성하며, 아이스퀘어씨(Inter Integrated Circuit; I2C) 프로토콜에 따라서 상기 제어신호를 상기 메모리 및 상기 복수의 슬레이브 회로블록에 각각 제공하고, 상기 메모리에 저장된 커맨드 코드에 근거하여 상기 I2C 프로토콜을 프로그램하는 마스터 회로블록을 포함하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서, 상기 메모리는 프로그램할 수 있는 피롬(Programmable Read Only Memory; PROM)인 것을 특징으로 하는 표시장치.
  3. 제 1 항에 있어서, 상기 복수의 슬레이브 회로블록 중 어느 하나의 슬레이브 회로블록은 공통전압 발생기이며, 나머지 슬레이브 회로블록들 중 어느 하나는 감마전압 발생기이고 나머지는 공통전압 발생기인 것을 특징으로 하는 표시장치.
  4. 제 1 항에 있어서, 상기 데이터 버스는,
    상기 제어신호가 전송되는 시리얼 데이터 라인; 및
    상기 메모리 및 상기 슬레이브 회로블록과 상기 마스터 회로블록 간의 상기 I2C 프로토콜을 제어 및 동기화하기 위한 시리얼 클록 라인을 포함하는 것을 특징으로 하는 표시장치.
  5. 제 1 항에 있어서, 상기 커맨드 코드(command code)는 인스트럭션 코드(instruction code)와 상기 인스트럭션 코드가 저장된 상기 메모리의 어드래스로 이루어진 어드래스 코드를 포함하는 것을 특징으로 하는 표시장치.
  6. 제 5 항에 있어서, 상기 커맨드 코드는 총 24비트로 할당되며, 상기 24비트중 8비트는 상기 인스트럭션 코드로 할당되며, 상기 24비트 중 나머지 16비트는 상기 어드래스 코드로 할당되며,
    상기 인스트럭션 코드의 최상위 비트는 상기 인스트럭션 코드의 선택 모드로 정의되고, 상기 인스트럭션 코드의 최하위 비트는 기록/판독 명령으로 정의되며, 상기 인스트럭션 코드의 중간 비트는 상기 I2C 프로토콜의 시작, 종료 및 상기 기록/판독 명령의 반복횟수 중 어느 하나로 정의되는 것을 특징으로 하는 표시장치.
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