JPH01280563A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はテレビゲーム装置等に用いられるラスタースキ
ャン方式の画像処理装置に関する。

［従来の技術］ 第１０図は従来例のテレビゲーム装置のブロック図であ
る。第１０図において、画像処理装置Ｉ０１に随時読み
出し再書き込み可能なメモリ（以下、ＲＡＭという。）
であるビデオＲＡＭ（以下、ＶＲＡＭという。）１０２
が接続され、ＣＩ）　Ｕ　１０３の制御によって主メモ
リ１０４から静止画と動画についての画像データを画像
処理装置＋０１を介してＶＲＡＭｌ０．２に転送し、Ｃ
ＰＵ１０３からの制御信号に従って画像処理装置１０１
がＶＲＡＭ１０２から適宜データを読み出してビデオ信
号としてデイスプレィ装置１０５に出力して該データの
画像を表示させる。なお、ＶＲＡＭＩＯ２のアドレスは
デイスプレィ装置１０５に表示される画像の水平方向の
位置と垂直方向の位置に対応し、ＶＲＡＭ１０２の各ア
ドレスに上記動画又は静止画の画像データが格納される
。

以上のように構成されたテレビゲーム装置において、所
定の静止画を回転又は拡大縮小させてデイスプレィ装置
１０５に表示させる場合、ビデオ信号の垂直消去帰線期
間中において、上記ＶＲＡＭ１０２に格納された元の静
止画の画像データの表示画面の水平方向の位置と垂直方
向の位置から、該静止画を回転又は拡大縮小させた場合
の上記水平方向及び垂直方向の各位置をＣＰＵ１０３が
計算し、元の静止画の画像データを上記計算された水平
方向及び垂直方向の各位置に対応するＶＲＡＭ１０２の
アドレスに書き込んだ後、ビデオ信号の垂直消去帰線期
間後に上記ＶＲＡＭ１０２に書き込まれたデータを順次
ビデオ信号に変換して、デイスプレィ装置１０５に出力
するようになっている。

［発明が解決しようとする課題］ しかしながら、従来例の装置において、静止画を回転又
は拡大縮小させることができるが、例えば正面図で示さ
れた所定の画像において、１本又は複数本の走査線毎に
ウィンドウを設定し、上記所定の画像を上記ウィンドウ
内に表示するように拡大縮小させて、上記所定の画像を
例えば遠近画法で表示された画像に変換することができ
ないという問題点があった。

本発明の目的は以上の問題点を解決し、所定の画像に対
して１本又は複数の走査線毎にウィンドウを設定するこ
とができ、所定の画像を例えば遠近画法で表示された画
像に変換することができる画像処理装置を提供すること
にある。

［課題を解決するための手段］ 第１の発明は、水平方向に複数の走査線を繰り返し走査
させて画像を形成するラスタースキャン方式の画像処理
装置において、所定の画像に対して１本又は複数本の走
査線毎にウィンドウを設定し、上記所定の画像を上記ウ
ィンドウ内に表示するように拡大縮小させることを特徴
とする。

第２の発明は、水平方向に複数の走査線を繰り返し走査
させて画像を形成するラスタースキャン方式の画像処理
装置において、画像処理前の画像の表示位置に対応する
アドレスに上記画像の画像データを格納する記憶手段と
、画像処理の制御データに基づいて１本又は複数本の上
記走査線毎にウィンドウを設定し上記画像を上記ウィン
ドウ内に表示するように上記画像に対して拡大縮小処理
を行った時の上記画像の表示位置に対応する上記記憶手
段のアドレスを演算する演算手段と、上記演算手段によ
って演算された上記記憶手段のアドレスに格納されてい
る画像データを読み出す読み出し手段と、上記読み出し
手段によって読み出された画像データに基づいてテレビ
信号を生成する信号生成手段とを備えたことを特徴とす
る。

上記第２の発明の上記画像処理装置がさらに、上記信号
生成手段から出力されるテレビ信号の画像を表示する画
像表示手段を備えたことを特徴とする。

上記第２の発明において、上記信号生成手段から出力さ
れるテレビ信号の画像の水平方向の長さがＷＷＬであり
、上記走査線上のウィンドウの水平方向の長さをＷＷと
し、上記ウィンドウの水平方向の中心点の表示位置をＸ
。とじ、上記拡大縮小処理後の画像の水平方向の表示位
置をＸ、とじ、上記演算手段が次式に従って、上記拡大
縮小処理後の上記表示位置ｘ１に表示すべき画像の水平
方向の表示位置ｘ２を演算することを特徴とする。

また第２の発明において、上記演算手段が、上記データ
Ｘ、から上記デ７夕ｘ０を減算する減算器と、上記減算
器の出力データ（ｘｌ　　ｘｏ）を上記データＷＷ／Ｗ
ＷＬで乗算する乗算器と、上記乗算器の出力データ（Ｘ
　１　Ｘｏ）”ＷＷ／ＷＷＬに上記データＸ。を加算し
て上記データｘ２を演算する加算器とを含むことを特徴
とする。

［作用］ 第１の発明のように構成することにより、所定の画像に
対して１本又は複数本の走査線毎にウィンドウを設定し
、上記所定の画像を上記ウィンドウ内に表示するように
拡大縮小させることができる。これによって、所定の画
像を例えば遠近画法で表示された画像に変換して出力す
ることができる。

第２の発明のように構成することにより、上記記憶手段
が、画像処理前の画像の表示位置に対応するアドレスに
上記画像の画像データを格納する。

次いで、上記演算手段が画像処理の制御データに基づい
て１本又は複数本の上記走査線毎にウィンドウを設定し
上記画像を上記ウィンドウ内に表示するように上記画像
に対して拡大縮小処理を行った時の上記画像の表示位置
に対応する上記記憶手段のアドレスを演算した後、上記
読み出し手段が上記演算手段によって演算された上記記
憶手段のアドレスに格納されている画像データを読み出
す。

さらに、上記信号生成手段が上記読み出し手段によって
読み出された画像データに基づいてテレビ信号を生成す
る。これによって、上記記憶手段によって格納された画
像データの画像に対して上記ウィンドウ内に表示するよ
うに拡大縮小処理を行った時のテレビ信号が得られる。

さらに、上記信号生成手段から出力されるテレビ信号を
上記画像表示手段に表示した場合、上記拡大縮小処理後
のテレビ信号の画像を表示することができる。

上記第２の発明において、上記信号生成手段から出力さ
れるテレビ信号の画像の水平方向の長さがＷＷＬであり
、上記走査線上のウィンドウの水平方向の長さをＷＷと
し、上記ウィンドウの水平方向の中心点の表示位置をＸ
。とじ、上記拡大縮小処理後の画像の水平方向の表示位
置をＸ、とし、上記演算手段が次式に従って、上記拡大
縮小処理後の上記表示位置ｘ、に表示すべき画像の水平
方向の表示位置ｘ２を演算することができる。

また上記第２の発明において、上記演算手段が、上記減
算器、上記乗算器及び上記加算器から構成される場合、
上記減算器が上記データｘ１から上記データＸ。を減算
し、上記乗算器が上記減算器の出力データ（ｘ＋　　ｘ
ｏ）を上記データＷＷ／ＷＷＬで乗算した後、上記加算
器が上記乗算器の出力データ（ｘ、−ｘｏ）　　・ＷＷ
／ＷＷＬに上記データＸ。を加算して上記データｘ２を
演算する。

［実施例コ 第１図は本発明の一実施例であるラスタースキャン方式
のテレビゲーム装置のブロック図であり、第２図は第１
図の静止画アドレス制御装置２４のブロック図である。

このテレビゲーム装置において、背景となる静止画と、
操作者及びＣＰ　Ｕ　２の制御により移動する動画とが
独立して制御され、上記テレビゲーム装置が、上記静止
画と動画が合成されたビデオ信号をラスタースキャン方
式のデイスプレィ装置８に出力して表示する画像処理装
置ｌを備え、特に、上記画像処理装置」が、上記静止画
に対して１本又は複数本の走査線毎にウィンドウを設定
し、上記静止画を上記ウィンドウ内に表示するように拡
大縮小させる処理（以下、拡大縮小処理という。）時に
おける上記静止画の画像データが格納されているＶＲＡ
Ｍ７の格納アドレスを出力する静止画アドレス制御回路
２４を備えたことを特徴としている。

第１図において、テレビゲーム装置の各種制御ヲ行うＣ
ＰＵ２が、アドレスバス１１．データバス１２及びコン
トロールバス１３を介して、テレビゲーム装置の制御の
ためのプロ、ダラム及び該プログラムを実行するために
必要なデータを記憶するための読み出し専用メモ１バ以
下、ＲＯＭという。）３と、上３己ＣＰＵ２のワークエ
リアとして用いられるＲＡＭ４に接続される。ＣＰＵ２
はまタテータバス１２及びコントロールバス１３を介し
て、操作者が上記動画を制御するための情報等のテレビ
ゲーム装置の制御のための情報を入力するためのキーボ
ード５に接続される。さらに、ＣＰＵ２は、アドレスバ
ス１１、データバス１２及びコントロールバス１３を介
して、画像処理装置ｌ内のＣＰＵインタフェース回路２
１に接続される。

画像処理装置１は、ＣＰＵ２の制御に基づいて動画及び
静止画の画像データをＶＲＡＭ７に出力するとともに、
上記ＶＲＡＭ７に格納された動画及び静止画の画像デー
タ又は該画像データに詳細後述する所定の処理を行った
時に画像データをＲＧＢ信号に変換してデイスプレィ装
置８に出力する。

この画像処理装置１は、上記ＣＰＵインタフェース回路
２１と、それぞれ動画に関する画像処理を行う動画アド
レス制御回路２２及び動画データ処理回路２３と、それ
ぞれ静止画に関する画像処理を行う静止画アドレス制御
回路２４及び静止画データ処理回路２５と、上記動画デ
ータ処理回路２３及び静止画データ処理回路２５からそ
れぞれ出力される動画の画像データと静止画の画像デー
タのうちいずれか１つの画像データの色データを、該動
画の画像データに含まれる優先度係数データに基づいて
出力する優先度制御回路２６を備える。

また、画像処理装置１は、ＣＰＵ２からデータバス４０
を介して入力される各種データをアドレスバス４１及び
データバス４２を介してＶＲＡＭ７に出力するＶＲＡＭ
インタフェース回路２７と、ＣＰＵ２からデータバス４
０を介して入力される各種制御データをラッチして装置
１内の各回路に出力する制御レジスタ２８と、ＣＰＵ２
からＣＰＵインタフェース回路２１及びデータバス４０
を介して予め入力されて格納される色パレットテーブル
に基づいて優先度制御回路２６から出力されル色データ
をＲＧＢ信号に変換してＮＴＳＣエンコーダ３２及びデ
イスプレィ装置８に出力する色信号発生器２９と、上記
色信号発生器２９から出力されるＲＧＢ信号をＮＴＳＣ
カラーテレビ信号″に変換して出力するＮＴＳＣエンフ
ーダ３２とを備える。さらに画像処理装置ｌは、基準信
号発生器６から出力される２　１．　４７７ＭＨｚのク
ロックと垂直同期信号及び水平同期信号に基づいて各種
タイミング信号を発生するタイミング信号発生器３０と
、上記クロック、垂直同期信号及び水平同期信号に基づ
いて第４図の表示画像エリア５１内の水平方向及び垂直
方向の表示位置をそれぞれ示すカウンタデータＨｃ、Ｖ
ｃを計数するＨ　Ｖカウンタ３１とを備える。

第４図は、ＶＲＡＭ７内に格納される静止画の画像デー
タに対応する静止画の全体の領域を示すＶＲＡＭエリア
５０と、実際にデイスプレィ装置８に表示される静止画
の領域を示す表示画像エリア５１との関係を示す図であ
る。第４図において、ＶＲＡＭエリア５０は、水平方向
（以下、Ｘ方向という。）１２８キヤラクタ、及び垂直
方向（以下、Ｘ方向という。）１２８キヤラクタの正方
形状で構成され、ｌキャラクタの画像５２は８ド・ノド
×８ドツトで表される。上記ＶＲＡＭエリア５０内にお
いて、デイスプレィ装置８によって表示される表示画像
エリア５１は、Ｘ方向３２キヤラクタ及びＸ方向２８キ
ヤラクタの長方形状で構成される。

ここで、ＶＲＡＭエリア５０の原点を図上左上端部にと
り、Ｘ＝Ｏ及びｙ＝０で表し、該ＶＲＡＭエリア５０上
のドツトの表示位置をＰ　（ｘ、　ｙ）で表す。

また、表示画像エリア５１の左上端部の位置５３を示す
ための上記原点からのＸ方向及びＸ方向の距離（以下、
オフセットという。）をそれぞれＨｐ及びＶｐとする。

なお、上記Ｘ及びｙをそれぞれ、第５図に示すように、
ＶＲＡＭエリア５０内のキャラクタの位置を示すｘｃ、
ｙｃ（各７ビツト）と、１キヤラクタ５２内のドツトの
位置を示すｘｄ、、ｙｄ（各３ビツト）で表す。

ＶＲＡＭ７は、第６図に示すように、それぞれ同一の記
憶容量を有する２個のＶＲＡＭ７ａ及び７ｂにより構成
され、ＣＰＵ２からＣＰＵインタフェース２１、データ
バス４０．及びＶＲＡＭインタフェース回路２７を介し
て人力される静止画及び動画に関する画像データを格納
する。各ＶＲＡＭ７ａ、７ｂはそれぞれ、Ｏから３２ｋ
までのアドレスを有し、各アドレスに対して８ビツトの
データを格納する。アドレスバス４１は、それぞれ１６
ビツトのアドレスバスＡ４１ａとアドレスバスＢ４　ｌ
ｂから構成され、またデータバス４２はそれぞれ１６ビ
ツトのデータバスＡ４２ａ及びデータバスＢ４２ｂから
構成される。

ＶＲＡＭ７ａは、アドレスバスＡ４１ａを介して動画ア
ドレス制御回路２２、静止画アドレス制御回路２４及び
ＶＲＡＭインタフェース回路２７に接続されるとともに
、データバスＡ４２ａを介して静止画アドレス制御回路
２４、動画データ処理回路２３、及び静止画データ処理
回路２５に接続される。ＶＲＡＭ７ｂは、アドレスバス
Ｂ４１ｂを介して動画アドレス制御回路２２、静止画ア
ドレス制御回路２４及びＶＲＡＭインタフェース回路２
７に接続されるとともに、データバスＢ４２ｂを介して
静止画アドレス制御回路２４、動画データ処理回路２３
、及び静止画データ処理回路２５に接続される。

」二記ＶＲＡＭ７において、第８図に示すように、ＶＲ
ＡＭ７ａのアドレスＯから１６ｋまでのエリアは、最上
位２ビツトの“００”と上記ｙｅ（７ビツト）とｘｃ（
７ビツト）により構成されるアドレスに対して、静止画
のキャラクタネーム（８ビツト）を格納する静止画スク
リーンエリア６２として用いられる。なお、キャラクタ
ネームとは、第７図に示すように、１ドツトに対応する
１個のアドレスに対して８ビツトの色データを格納する
静止画キャラクタエリア６１及び後述する動画キャラク
タエリアの６３．６４における１個のキャラクタに対す
る先頭アドレスである。ここで、上述のように１個のキ
ャラクタは８ドツト×８ドツトから構成されているので
、静止画キャラクタエリア６１におけるキャラクタの先
頭アドレスは、０．６４，１２８、・・・のように６４
の倍数となり、スクリーンエリア６２内のキャラクタネ
ームが０である時は、Ｏアドレス、１のときは６４アド
レス、２のときは１２８アドレスというように、キャラ
クタネームの６４の倍数で示される。一方、動画キャラ
クタエリア６３．６４においては、２ドツトの色データ
が格納されているので、上記動画キャラクタエリア６３
．６４におけるキャラクタの先頭アドレスに設定される
数は、上述の静止画キャラクタエリア６１とは異なる。

また、ＶＲＡＭ７ａのアドレスＯから１６ｋまでのエリ
アは、最上位２ビツトの”００”と上記キャラクタネー
ム（８ビツト）と上記ｙｄ（３ビツト）とｘｄ（３ビツ
ト）により構成されるアドレスに対して、１ドツト当た
り８ビツトの静止画の色データを格納する静止画キャラ
クタエリア６１として用いられる。さらに、ＶＲＡＭ７
ａ及び７ｂにおけるアドレス１６ｋから３２ｋまでのう
ちの一部のアドレスのエリアが、後述の動画属性メモリ
内のキャラクタネームに対して、１ドツトに対する色デ
ータ（２ビツト）を格納する動画キャラクタエリア６３
，６４として用いられる。

動画アドレス制御回路２２は、ＣＰＵ２からＣＰＵゼイ
ンフェース回路２１及びデータバス４０を介して予め入
力される１２８個の動画の属性データを格納するための
動画属性メモリと、上記動画属性メモリからデイスプレ
ィ装置８に表示すべき動画を１走査線毎に検索するイン
レンジ検索回路を備える。ここで、属性データは、表示
画像エリア５１内の位置を示すアドレス（１６ビツト）
に対して、動画のキャラクタネーム（９ビツト）、色信
号発生器２９内の色パレットを指定するデータ、優先度
係数データ（２ビツト）、画面に対して上下の反転を行
う（以下、■反転という。）か否かを示すＶ反転データ
（１ビツト）、画面に対して左右の反転を行う（以下、
Ｈ反転という。）か否かを示すＨ反転データ（１ビツト
）の計１６ビツトから構成される。

また、動画アドレス制御回路２２は動画アドレス生成回
路を備え、上記動画アドレス生成回路は、上記検索され
表示すべきと判定された動画の上記属性データのうちＶ
反転データが”Ｈ″であるとき上記検索された動画に対
してＶ反転を行ったときの表示エリア５１内の位置を示
すＶＲＡＭ７の格納アドレスを生成してアドレスバス４
１を介してＶＲＡＭ７に出力し、一方、上記Ｖ反転デー
タがＬ″であるとき上記キャラクタデータの上記表示エ
リア５１内の位置を示すＶＲＡＭ７の格納アドレスをそ
のままアドレスバス４１を介してＶＲＡＭ７に出力する
。これに応答してＶＲＡＭ７は、上記動画アドレス制御
回路２２内の動画アドレス生成回路から出力された格納
アドレスに対応する、動画キャラクタエリア６３．６４
内に格納されている動画の色データ（１ドツト当たり２
ビツト）をデータバス４２を介して動画データ処理回路
２３に出力する。また動画アドレス生成回路は、上記検
索され表示すべきと判定された動画の上記属性データの
うちＨ反転データ（１ビツト）、色バレットデータ（３
ビツト）と優先度係数データ（２ビツト）を、直接に動
画データ処理回路２３に出力する。

従って、動画データ処理回路２３には、ＶＲＡＭ７から
データバス４２を介して入力される２ビツトの色データ
と、動画アドレス制御回路２２から直接に入力される１
ビツトのＨ反転データ、３ビ、。

トの色パレットデータ及び２ビツトの優先度係数データ
の１ドツト当たり計８ビットの動画データが、■走査線
の２５６ドツトについて順次入力される。

動画データ処理回路２３は、上記入力された１走査線分
の上記動画データを一時記憶した後、上記動画データに
含まれるＨ反転データが”Ｈ”であるとき上記動画デー
タのうちＨ反転データを除く１ドツト当たり７ビツトの
動画データを入力された順序とは逆の順序で、７Ｘ２５
６ビツトの１走査線分の動画データを格納する該回路２
３内のラインバッファに出力してＨ反転の処理を行い、
−方、上記１１反転データが”Ｌ”であるとき上記７ビ
ツトの動画データを上記Ｈ反転の処理を行わずに入力さ
れた順序で、上記ラインバッファに出力する。

ラインバッファは、人力されたｌ走査線分の動画データ
をラッチした後、ＨＶカウンタから出力されるＨｃ倍信
号基づいて優先度制御回路２６に出力する。

静止画アドレス制御回路２４は、静止画の通常処理時に
、ＣＰＵ２からＣＰＵインタフェース回路２１及びデー
タバス４０を介して入力される画面のオフセットデータ
ｒ−ｒｐ、ｖｐ並びにＨ反転データＨＦ及びＶ反転デー
、夕ＶＦを含む制御データと、ＨＶカウンタ３１から入
力されるカウンタデータＨｅ及びＶｃに基づいて、静止
画のドツトに対応してＶＲＡＭ７ｂの静止画スクリーン
エリア６２に予め格納されているキャラクタネームの格
納アドレス（１６ビツト）を算出し、該アドレスをアド
レスバス４１ｂを介してＶＲＡＭ７ｂに出力する。また
静止画アドレス制御回路２４は、ＣＰＵ２から指示され
る静止画の上記拡大縮小処理時に、ＣＰＵ２からＣＰＵ
インタフェース回路２１及びデータバス４０を介して入
力される画面のオフセットデータＨｐ、Ｖｐ、Ｈ反転デ
ータＨＦ及びＶ反転データＶＦ、上記拡大縮小処理時の
処理定数ＸＯ＋ＷＷ／２５６を含む制御データと、ＨＶ
カウンタ３１から入力されるカウンタデータＨｃ及びＶ
Ｃに基づいて、上記拡大縮小処理時の静止画のドア）に
対応する上記キャラクタネームの格納アドレスを算出し
、該アドレスをアドレスバス４１ｂを介してＶＲＡＭ７
ｂに出力する。

ここで、上記拡大縮小処理時の処理定数Ｘ。、ＷＷは、
以下のように定義される。すなわち、第１１図に示すよ
うに、表示画像エリア５１において左端線ＷＬと右端線
ＷＲを有するウィンドウＷを設定し、ある走査線ＳＬと
上記左端線ＷＬの交点のＸ方向の座標をＨ６とじ、上記
走査線ＳＬと上記右端線ＷＲとの交点のＸ方向の座標を
Ｈ，とする。上記座標Ｈ８とＨ，との間の中間点のＸ方
向の座標をＸ。とじ、上記走査線ＳＬにおけるウィンド
ウＷの幅をＷＷとする。すなわち、座５ｘ。

と幅ＷＷは次式で表すことができる。

Ｘｏ＝　（Ｈ，−Ｈｏ）／２　　　　　　−　（１）Ｗ
Ｗ＝Ｈ，−Ｈ，・・・（２） なお、データＷＷ／２５６は上記幅のデータＷＷを２５
６で除算したデータであり、定数２５６は詳細後述され
るように、表示画像エリア５１の水平方向の画素数（座
櫂の位置の数）である。従って、この定数は画面の水平
方向の画素数に依存して決定される。

上記拡大縮小処理後の表示点のＸ方向の座標をＸ、とし
、上記表示点の座標Ｘ１に表示すべき画像のＸ方向の座
標をＸ、とすると、上記座１ｘｔは座標Ｘ。＋　Ｘ　Ｉ
及び幅ＷＷを用いて次式で表される。

ｘ２＝Ｘｏ＋（Ｘ＋　　ｘｏ）ＷＷ／２５６・・・（３
） なお、上記静止画アドレス制御回路２４はまた、入力さ
れる画面のオフセットデータＨｐ、　Ｖ　ｐに基づいて
画面のスクロール処理を行った後の静止画の１ドツトに
対応するキャラクタネームの格納アドレスを算出すると
ともに、入力されるＨ反転データＨＦが′Ｈ″であると
きｌ（反転処理を行った後の静止画の１ドツトに対応す
るキャラクタネームの格納アドレスを算出し、また、入
力されるＶ反転データＶＦが”Ｈ”であるとき■反転処
理を行った後の静止画の１ドツトに対応するキャラクタ
ネームの格納アドレスを算出する。なお、以下において
、上記スクロール処理を考慮し、上記オフセットデータ
Ｈｐに基づいてスクロール処理を行ったときの上記拡大
縮小処理後の座標をＸ、とし、上記（３）式で表される
座標をＸ、。とする。すなわち、次式のように表される
。

Ｘ　　２＝Ｈｐ　　＋　　Ｘ　　ｔｏ　　　　　　　　
　　　　　　　　　　　　　　　　　・・・　　（４）
Ｘ　２０＝　Ｘ　６　＋（Ｘ　１　　Ｘ　Ｏ）・ＷＷ／
２５６・・・（５） ここで、上記動画アドレス制御回路２４で算出される１
６ビツトのアドレスは、第８図に示すように、上位２ビ
ツトが”００”であって、下位１４ビツトか静止画の表
示位置に対応する上記キャラクタの位置データｙｃ（７
ビツト）とｘｃ（７ビツト）である。

ＶＲＡＭ７ｂは、静止画アドレス制御回路２４から入力
されるアドレスに格納された８ビツトのキャラクタネー
ムをデータバス４２ｂを介して静止画アドレス制御回路
２４に出力する。これに応答して静止画アドレス制御回
路２４は、上位２ビツトの００″と、入力される８ビツ
トのキャラクタネームと、静止画の表示位置に対応する
上記ドツトの位置データｙｄ（３ビツト）及びｘｄ（３
ビツト）から構成されるアドレスをアドレスバス４１ａ
を介してＶ　ＲＡ　Ｍ　７　ａに出力する。

ＶＲＡＭ７ａは、静止画アドレス制御回路２４から入力
されるアドレスに格納された８ビツトの色データをデー
タバス４２ａを介して静止画データ処理回路２５に出力
する。これに応答して静止画データ処理回路２５は、入
力された１ドツト当たり８ビツトの色データをラッチし
た後、ＨＶカウンタ３１から出力されるＨｃ倍信号基づ
いて上記８ビｙトの色データを優先度制御回路２６に出
力する。

優先度制御回路２６は、動画データ処理回路２３から入
力される７ビツトの上記動画データと静止画データ処理
回路２５から入力される６ビツトの上記静止画データか
ら、動画データ内に含まれる２ビツトの優先度データに
基づいて優先判定を行い、優先度の高い動画データ又は
静止画データを色信号発生器２９に出力する。ここで、
優先度制御回路２６は、人力される動画データの優先度
データが”ＯＯ”であるとき８ビツトの色データからな
る静止画データを色信号発生器２９に出力し、一方、入
力される動画データの優先度データがパ０１”であると
き最上位３ビツト”０００”と３ビツトの色パレットデ
ータと２ビツトの色データからなる計８ビットの動画デ
ータを色信号発生器２９に出力する。

色信号発生器２９は、８ビツトのアドレスを有するＲＡ
Ｍにてなる色パレットテーブルを備え、ＣＰＵ２からＣ
ＰＵインタフェース回路２１及びデータバス４０を介し
て予め入力される色信号データが上記色パレットテーブ
ルに格納される。色信号発生器２９は、優先度制御回路
２６から入力される８ビツトの動画データ又は静止画デ
ータを上記色パレットテーブルのアドレスに出力して当
該アドレスに格納されている色信号データを読み出した
後、読み出された色信号データを各色５ビットのＲＧＢ
分離デジタル信号に変換して、ＨＶカウンタ３１から出
力されるＨｃ倍信号びｖｃ倍信号基づいて、デイスプレ
ィ装置８及びＮＴＳＣエンコーダ３２に出力する。ＮＴ
ＳＣエンコーダ３２は入力されたＲＧＢ信号を、公知の
Ｎ　Ｔ　Ｓ　Ｃカラーテレビ信号に符号化して出力端子
４３に出力する。

第２図は、上記（４）式及び（５）式を用いて静止画の
上記拡大縮小処理時の座標（ｘｔ＋　ｙｗ）を求めた後
、静止画スクリーンエリア６２の格納アドレス、並びに
静止画キャラクタエリア６１の格納アドレスを出力する
ための静止画アドレス制御回路２４の回路図である。

第２図において、静止画アドレス制御回路２４は１９個
の遅延型フリップフロップＦＦＩ、ＦＦ２、ＦＦ４．Ｆ
Ｆ５．ＦＦ８ないしＦＦ１１．ＦＦ２１ないしＦＦ２５
．ＦＦ３１ないしＦＦ３６を備え、上記各フリップフロ
ップはそれぞれクロックの立ち上がり時に入力端子に入
力される信号をラッチして出力端子に出力する。なお、
フリップフロップＦＦ８．ＦＦ３２にはそれぞれ、タイ
ミング信号発生器３０から出力される５、３７ＭＨ２の
クロック５ＭＧＫが入力され、フリップフロップＦＦ４
．ＦＦ５．ＦＦ９．ＦＦ３１．ＦＦ３３゜ＦＦ３４．Ｆ
Ｆ３５．ＦＦ３６には上記クロック５ＭＣＫが反転され
た反転クロック５ＭＣＫが入力される。

フリップフロップＦＦＩ、ＦＦ２はそれぞれ、ＣＰＵ２
において計算されＣＰＵ２からＣＰＵインタフェース回
路２工及びデータバス４０を介して入力される１６ビツ
トの定数データＸ。、ＷＷ／２５６を、ＣＰＵ２から送
信されるクロックの立ち上がり時にラッチして、定数デ
ータＸ。をそれぞれ減算器ＳＵＢのｂ入力端子と加算器
ＡＤＤ１のｂ入力端子に出力するとともに、上記定数デ
ータＷＷ／２５６をフリップフロップＦＦ５の入力端子
に出力する。

ＨＶカウンタ３１から出力される８ビツトのカウンタデ
ータＨｃが、排他的オアゲートＸ０ＲＩの第１の入力端
子に人力される。フリップフロップＦＦ２１はＨＶカウ
ンタ３１から出力される８ビツトのカウンタデータＶｃ
をラッチして排他的オアゲートＸ０Ｒ２の第１の入力端
子に出力する。

フリップフロップＦＦ２２及び２３はそれぞれ、ＣＰＵ
２からＣＰＵインタフェース回路２１及びデータバス４
０を介して人力される１ビツトのＨ反転データＨＦと１
ビツトの■反転データＶＦを、ＣＰＵ２から出力される
クロックの立ち上がり時にラッチして、各データをそれ
ぞれ、排他的オアゲー）ＸＯＲ１，Ｘ０Ｒ２の各第２の
入力端子に出力する。

排他的オアゲートＸ０ＲＩは、第１の入力端子に入力さ
れた８ビツトのデータと第２の入力端子に入力された１
ビツトのデータの排他的論理和の演算を行い、８ビツト
の演算結果のデータｘ１をフリップフロップＦＦ２４を
介して減算器ＳＵＢのａ入力端子に出力する。また排他
的オアゲートＸ０Ｒ２は上記排他的オアゲー）ＸＯＲＩ
と同様に動作し、８ビツトの演算結果のデータをフリッ
プフロップＦＦ２５を介して切り換え器ＳＷ２のｂ入力
端子に出力する。

減算器ｓＵＢは、ａ入力端子に入力されるデ−夕からｂ
入力端子に人力されるデータを減算し、演算結果のデー
タ（Ｘ、　　ＸＯ）をフリップフロップＦＦ４を介して
乗算器ＭＰＹのａ入力端子に出力する。フリップフロ、
ブＦＦ５は、フリップフロップＦＦ２から出力されるデ
ータＷＷ／２５６をラッチした後、乗算器ＭＰＹのｂ入
力端子に出力する。乗算１３ＭＰＹはａ入力端子に入力
されるデータ（Ｘ＋　　ＸＯ）とｂ入力端子に入力され
るデータＷＷ／２５６を乗算した後、演算結果のデータ
をフリップフロップＦＦ８を介して加算器ＡＤＤ１のａ
入力端子に出力する。加算器ＡＤＤｌは、ａ入力端子に
入力されるデータとｂ入力端子に入力されるデータを加
算して、演算結果のデータをフリップフロップＦＦ９を
介して切り換え器ＳＷ２のａ入力端子に出力する。切り
換え器ＳＷ２は、タイミング信号発生器２０から出力さ
れるＡＳ信号に基づいてａ、ｂ入力端子に入力される各
データのうち１個のデータを加算器ＡＤＤ２のｂ入力端
子に出力する。

フリップフロップＦＦｌ０は、ＣＰＵ２からＣＰＵイン
タフェース回路２１及びデータバス４０を介して入力さ
れるＸ方向のオフセットデータ１−ｉｐ（１０ビツト）
を、ＣＰＵ２から出力されるクロックの立ち上がり時に
ラッチして切り換え器ＳＷｌのａ入力端子に出力する。

また、フリップフロップＦＦＩＩは、ＣＰＵ２からＣＰ
Ｕインタフェース回路２１及びデータバス４０を介して
入力されるＸ方向のオフセットデータＶｐ（１０ビ、ト
）を、ＣＰＵ２から出力されるクロックの立ち上がり時
にラッチして切り換え器ＳＷ１のｂ入力端子に出力する
。ここで、切り換え器ＳＷ２のｂ入力端子の最上位２ビ
ツトはアースに接続される。

切り換え器ＳＷｌは、タイミング信号発生器２０から出
力されるＡＳ信号に基づいてａ、ｂ入力端子に入力され
る各データのうち１個の１０ビツトのデータを加算器Ａ
ＤＤのａ入力端子に出力する。

ここで、上記ＡＳ信号は第９図に示すように、上記クロ
ック５ＭＧＫの反転クロックである。

加算器ＡＤＤ２は、ａ入力端子に入力されるデータとｂ
入力端子に入力されるデータを加算し、該加算結果の１
０ビツトのデータをＦＦ３３に出力するとともに、フリ
ップフロップＦＦ３２を介してフリップフロップＦＦ３
１に出力する。

フリップフロップＦＦ３１は、入力された１０ビツトの
データをラッチした後、上位７ビツトのデータｙｃを３
ステートバツフアアンプＢＡ２を介してアドレスバスＢ
４１ｂの上位３ビツト目から上位８ビツト目までのビッ
トに出力するとともに、下位３ビツトのデータｙｄをフ
リップフロツプＦＦ３５に出力する。

フリップフロップＦＦ３３は、入力された１０ビツトの
データをラッチした後、上位７ビツトのデータＸＣを３
ステートバツフアアンプＢＡ３を介してアドレスバスＢ
４１ｂの最下位７ビツトに出力するとともに、下位３ビ
ツトのデータｘｄをフリップフロップＦＦ３５に出力す
る。

フリップフロップＦＦ３４は、ＶＲＡＭ７ｂからデータ
バスＢ４２ｂを介して入力された８ビツトのキャラクタ
ネームのデータをラッチした後、３ステートバツフアア
ンプＢＡ５を介して、アドレスバスＡ４１ａの上位３ビ
ツト目から上位７ビツト目までのビットに出力する。フ
リップフロップＦＦ３５は、入力された２個の３ビツト
のデータｙｄ、　ｘｄをラッチした後、フリップフロッ
プＦＦ３６及び３ステートバツフアアンプＢＡ６を介し
てアドレスバスＡ４１ａの最下位６ピ、トに出力する。

なお、３ステートバツフアアンプＢＡＩの２ビツトの入
力端子はアースに接続され、該３ステートバツフアアン
プＢＡＩの２ビツトの出力端子は、アドレスバスＢ４１
ｂの最上位２ビツトに接続される。３ステートバツフア
アンプＢＡ４の２ビツトの入力端子はアースに接続され
、該３ステートバツフアアンプＢΔ４の２ビツトの出力
端子は、アドレスバスＡ４１ａの最上位２ビツトに接続
される。

第９図は第２図の静止画アドレス制御回路２４の動作を
示すタイミングチャートであり、以下、第９図を参照し
て、静止画アドレス制御回路２４の動作について説明す
る。ここで、第１１図を参照して上述したように、第４
図のＶ　ＲＡ　Ｍエリア５ｏのうち表示画像エリア５１
内に位置する静止画において、走査線ＳＬ上の左端線の
座標Ｈ，と右端線の座標Ｈ，を有するウィンドウＷを設
定して、上記ウィンドウＷ内に上記静止画を表示するよ
うに拡大縮小させる上記拡大縮小処理について、１走査
線分の処理を行う静止画アドレス制御回路２４の処理動
作について述べる。

なお、上記定数Ｈ６，Ｈ，、ＷＷに基づいて上記（１）
式及び（２）式を用いて予め定数Ｘ。、ＷＷ／２５６が
ＣＰＵ２によって計算され、これらの定数Ｘ。、ＷＷ／
２５６のデータがＣＰＵ２において予め計算され、ｃｐ
ｕ２からＣＰＵインタフェース回路２１及びデータバス
４０を介してフリップフロップＦＦＩ、ＦＦ２に入力さ
れてラッチされる。また、画面の上記オフセットデータ
Ｈｐ、　Ｖｐ、　ｍびに静止画についてのＨ反転データ
ＨＦ及びＶ反転データＶＦがそれぞれ、ＣＰＵ２から出
力されてＣＰＵインタフェース回路２１及びデータバス
４０を介してフリップフロップＦＦＩＱ。

ＦＦＩＩ、ＦＦ２２．ＦＦ２３に入力されてラッチされ
る。

ここで、ト■反転データＨＦが”Ｉ−１”のときＨＶカ
ウンタ３１から入力されるデータＨｅか排他的オアゲー
トＸ０Ｒ１によって反転されてデータＸ。

とじてフリップフロップＦＦ２４を介して減算器ＳＵＢ
のａ入力端子に出力され、一方、Ｈ反転データＨＦが”
Ｌ”のときＨＶカウンタ３１から入力されるデータＨｃ
がそのままデータＸ、として排他的オアゲートＸ０ＲＩ
及びフリ、ブフロ、ブＦＦ２４を介して減算器ＳＵＢの
ａ入力端子に出力される。また、■反転データＶＦが”
Ｉ」”のときＨＶカウンタ３１から入力されフリップ７
０ツブＦＦ２３に１走査線の処理の間にランチされるデ
ータＶＣが、排他的オアゲー）ＸＯＲ２によって反転さ
れてフリップフロップＦＦ２５に入力されてう。

チされ、一方、■反転データＶＦが′Ｌ″のとき上記デ
ータＶｃがそのまま排他的オアゲートＸ０Ｒ２を介して
フリップフロップＦＦ２５に入力されてラッチされる。

上記排他的オアゲートＸ０Ｒ１及びＸ０Ｒ２の反転動作
によって、それぞれ静止画のＨ反転及び■反転の動作が
行なわれる。なお、上記排他的オアゲートＸ０Ｒ２から
出力されるデータは、反転されるか否かにかかわらず、
以下説明の便宜上、データＶｃと呼ぶ。

さらに、上記拡大縮小処理前の元の静止画のキャラクタ
ネーム及び色データがそれぞれ、ＶＲＡＭＢ７ｂの静止
画スクリーンエリア６２及びＶＲＡＭＡ７ａの静止画キ
ャラクタエリアに予め記憶されているものとする。

第９図において、タイミング信号発生器３０から出力さ
れる５、３７ＭＨｚのクロック５ＭＣＫの各立ち下がり
及び各立ち上がりの変化時点を、説明の便宜上、時刻ｔ
ｌ、ｔ２．ｔ３．・・・、ｔ２２．・・・とする。ここ
で、時刻ｔｌから時刻ｔ７までの処理は、画像処理回路
１から出力されるビデオ信号の画像信号期間の前の垂直
帰線消去期間において行なわれる処理であり、時刻ｔ７
以降の処理は上記ビデオ信号であるＲＧＢ分離デジタル
信号である画像信号の生成及び表示と同期して行なわれ
るリアルタイム処理であって、上記拡大縮小時の静止画
の座標＜Ｘｔ＋　Ｖｔ）を求めＶＲＡＭＢ７ｂの静止画
スクリーンエリア６２のアドレスを出力した後該エリア
６２から読み出されたキャラクタネームに基づいてＶＲ
ＡＭＡ７ａの静止画キャラクタエリア６１のアドレスを
出力する処理である。

時刻ｔ１以降において、上記クロック５　Ｍ　Ｇ　Ｋの
周期毎にフリップフロップＦＦ２４からａ入力端子に入
力されるデータＸ、とフリップフロ、プＦＦＩからｂ入
力端子に入力されるデータＸ。に基づいて、減算器ＳＵ
Ｂは、（ｘ＋　　ｘ、）の演算を行った後、フリップフ
ロップＦＦ４に出力する。

これに応答してフリップフロップＦＦ４は、クロック５
ＭＣＫの立ち下がり時に上記データ（Ｘｌ−ｘｏ）をラ
ッチして、乗算２ＨＭＰＹのａ入力端子に出力する。一
方、フリップフロップＦＦ２は、ｌ走査線において同一
のデータＷＷ／２５６をフリップフロップＦＦ５を介し
て乗算器ＭＰＹのｂ入力端子に出力する。乗算器ＭＰＹ
は、データ（Ｘ＋Ｘｏ）とデータＷＷ／２５６との乗算
を行い、演算結果のデータΔｘ−（ｘ、−ｘｏ）　　・
ＷＷ／２５６をフリップフロップＦＦ８に出力する。こ
れに応答して、フリップフロップＦＦ８は、クロック５
ＭＣＫの立ち上がり時に上記演算結果のデータΔＸをラ
ッチして加算’Ａａ　Ａ　Ｄ　Ｄ　ｌのａ入力端子に出
力する。さらに、加算器ＡＤＤｌは、データΔＸとデー
タＸ。を加算した後、演算結果のデータＸ、。−ΔＸ＋
ｘ２をフリップフロップＦＦ９に出力する。これに応答
してフリップフロップＦＦ９は、時刻ｔ３以降クロック
５ＭＣＫの反転クロックの立ち上がり時に上記データＸ
、。をラッチして切り換え”ＡＨＳ　Ｗ　２の８人ツノ
端子に出力する。上述の’４算器Ｓ　Ｕ　Ｂ　、フリッ
プフロップＦＦ４．ＦＦ５、乗算器ＭＰＹ、フリップフ
ロ、ブＦＦ８、加算器ＡＤＤ　１、及びフリップフロッ
プＦＦ９の動作は、上記クロック５ＭＣＫの周期毎に変
化しかつ１走査線上の各画素に対応するＸｌの個毎に行
われ、時刻ｔ３以降クロック５　Ｍ　ＣＫの周期毎に演
算結果のデータＸｔＯが、切り換え器ＳＷ２のａ入力端
子に入力される。

時刻ｔ３から時刻ｔ４において、切り換え器ＳＷ１及び
ＳＷ２がともにｂ入力端子に切り換えられ、データＶｐ
がフリップフロップＦＦＩＩから切り換え器ＳＷｌを介
して加算器ＡＤＤ２のａ入力端子に入力され、一方、デ
ータＶｃがフリップフロップＦＦ２５から切り換え器Ｓ
Ｗ２を介して加算器ＡＤＤ２のｂ入力端子に入力される
。これに応答して加算器ＡＤＤ２は、データＶｐとデー
タＶｃを加算して、該加算結果のデータｙ２−（Ｖｐ＋
Ｖｃ）をフリップフロップＦＦ３２に出力する。フリッ
プフロップＦＦ３２は、クロック５ＭＣＫの立ち上がり
時である時刻【４において、上記データｙ、をラッチし
て、フリップフロップＦＦ３１に出力する。フリップフ
ロップＦＦ３１は、クロック５ＭＧＫの反転クロックの
立ち上がり時である時刻ｔ５において上記データｙ！を
ラッチして、上記データｙ、の上位７ビツトのデータｙ
Ｃを３ステートバツフアアンプＢＡ２を介してアドレス
バスＢ４１ｂに出力するとともに、上記データｙ２の下
位３ビツトのデータｙｄをフリップフロップＦＦ３５に
出力する。

時刻ｔ４から時刻ｔ５において、切り換え器Ｓｗ１及び
ＳＷ２がともにａ入力端子に切り換えられ、データＨｐ
がフリップフロップＦＦＩＩがら切り換え器ｓｗｌを介
して加算器ＡＤＤ２のａ入力端子に入力され、一方、デ
ータＸ、。がフリップフロップＦＦ２５から切り換え器
Ｓｗ２を介して加算器ＡＤＤ２のｂ入力端子に入力され
る。これに応答して加算器ＡＤＤ２は、データＨｐとデ
ータＸ、ｏを加算して、該加算結果のデータＸ！＝（Ｈ
ｌ）　＋　Ｘ　！。）をフリップフロップＦＦ３３に出
力する。フリップフロップＦＦ３３は、クロック５ＭＣ
Ｋの反転クロ、りの立ち上がり時である時刻ｔ５におい
て上記データｘ２をラッチして、上記データＸ、の上位
７ビツトのデータＸＣを３ステートバツフアアンプＢＡ
３を介してアドレスバスＢ４１ｂに出力するとともに、
上記データＸ、の下位３ビツトのデータｘｄをフリップ
フロップＦＦ３５に出力する。

上述の時刻ｔ３から時刻Ｌ４においてＨｃ＝Ｑのときの
データｙ、が計算され、時刻ｔ４から時刻ｔ５において
Ｈｃ＝ＯのときのデータＸ、が計算される。以下、時刻
Ｌ５以降において、データＨｃが１から２５５までのデ
ータｙ、及びＸ、が順次同様に計算されて、■走査線分
のデータＸｔ＋ｙｔが計算される。

時刻ｔ５において、タイミング信号発生器３０から出力
されるＡＥ倍信号立ち下がり、このとき３ステートバツ
フアアンプＢＡＩないＬＢＡ６がイネーブルされる。従
って、時刻ｔ５から時刻Ｌ７において、３ステートバツ
フアアンプＢＡＩから出力される最上位２ビツトのデー
タ”００”と、フリップフロップＦＦ３１及びＦＦ３３
にそれぞれラッチされたＨｃ＝Ｑのときのデータｙｔ（
ＩＯピット）及びｘ＝（１０ビツト）のうちのそれぞれ
各上位７ビツトの上記ｙｃ及びＸＣから構成される計１
６ビノトのアドレスＣＡＡＯがアドレスバスＢ４１ｂを
介してＶＲＡＭＢ７ｂに出力され、ＶＲＡＭＢ７ｂは時
刻ｔ７において該アドレスＣＡＡＯを入カスる。なお、
フリップフロップＦＦ３１及びＦＦ３３にそれぞれラン
チされたＨｃ＝Ｏのときのデータｙ、及びＸ、のうちの
各下位３ビツトのデータＹｄ及びｘｄはそれぞれ、フリ
ップフロップＦＦ３５を介してフリップフロップＦＦ３
６に出力されてラッチされる。

以下、時刻Ｌ７以降において、クロック５ＭＣＫの周期
で１．データＨｃが１から２５５までの上記データｙｃ
及びＸＣを含むアドレスＣＡＡ　ｌないしＣＡＡ２５５
が周期的に繰り返してアドレスバスＢ４　ｌｂを介して
ＶＲＡＭＢ７ｂに出力され、また各データＨｃに対する
上記データｙｄ及びｘｄはそれぞれ上述と同様に、フリ
ップフロップＦＦ３５を介してフリップフロップＦＦ３
６に出力されてラッチされる。

ＶＲＡＭ７ｂは、静止画アドレス制御回路２４からアド
レスバスＢ４１ｂを介して入力されるアドレスＣＡＡＯ
ないしＣＡＡ２５５に応答して、各アドレスに格納され
た８ビツトのキャラクタネームＣＡＯないしＣＡ２５５
を上記クロック５ＭＣＫの周期で、データバスＢ４２ｂ
を介して静止画アドレス制御回路２４内のフリ、ブフロ
、ブＦＦ３４に出力し、該８ビツトのキャラクタネーム
ＣＡＯないしＣＡ２５５がそれぞれ時刻ｔ７以降上記ク
ロック５ＭＣＫの周期毎に、フリップフロップＦＦ３４
にラッチされる。

一方、上記キャラクタネームに対応するデータＹｄ及び
ｘｄ（計６ビツト）が上述のようにフリップフロップＦ
Ｆ３６にラッチされている。従って、時刻Ｌ９から時刻
口１において、最上位２ビツトの”ＯＯ”と、フリップ
フロップＦＦ３４にラッチされた８ビツトのキャラクタ
ネームのテ′−夕と、テ゛−夕Ｈｃ＝Ｑのときのデータ
ｙｄとｘｄ（計６ビツト）から構成される１６ビツトの
アドレスＣＣＡＯか、３ステートバツフアアンプＢＡ４
ないしＢＡ５及びアドレスバスＡ４１ａを介してＶＲＡ
Ｍ７ｂに出力され、ＶＲＡＭＡ７ａは時刻ｔｌｌにおい
て該アドレスＣＣＡＯを入力する。以下、時刻ｔｌｌ以
降において上記クロック５　Ｍ　ＣＫの周期毎に、同様
に、データＨｃが１から２５５までの時の上記アドレス
ＣＣＡ　１ないしＣＣＡ２５５が、静止画アドレス制御
回路２４からアドレスバスＡ４１ａを介してＶＲＡＭＡ
７ａに出力される。

Ｖ　ＲＡ　Ｍ　７　ａは、静止画アドレス制御回路２４
からアドレスバスＡ４１ａを介して入力されるアドレス
ＣＣＡＱないしＣＣＡ２５５に応答して、各アドレスに
格納された８ビツトの色データＣＤＯないしＣＤ２５５
を上記クロックＩＯＭＣＫの周期で、データバス４２ａ
を介して静止画データ処理回路２５に出力される。

以上に述べた１走査線についての静止画の上記拡大縮小
処理を、第４図に示すように、２８キャラクタ分の２２
４走査線分について行うことにより、１つの表示画像エ
リア５１分の静止画に対して上記ウィンドウＷ内への上
記拡大縮小処理を行うことができる。

以上説明したように、静止画アドレス制御回路２４は、
ＣＰＵ２から入力される上記拡大縮小処理の定数データ
Ｘ。、ＷＷ／２５６に基づいて、上記拡大縮小処理時の
座標（”　！、ｙ　ｚ）に対応する静止画のキャラクタ
ネームが格納されているアドレスＣＡＡＯないしＣＡＡ
２５５を算出して出力し、これに応答してＶＲＡＭＢ７
ｂから出力されるキャラクタネームのデータ（８ビツト
）とデータｙｄ及びｘｄから構成されるアドレスＣＣＡ
ＯないしＣＣＡ２５５を出力することによって、」―記
拡大縮小処理時の１ドツト当たり８ビツトの色データを
ＶＲＡＭＡ７ａから静止画データ処理回路２５に出力さ
せることができる。この後、上記静１に画の色データ（
８ビツト）は静止画データ処理回路２５にラッチされた
後、優先度制御回路２６に人力され、一方、７ビツトの
動画データが動画データ処理回路２３から優先度制御回
路２５に人力される。これに応答して優先度制御回路２
６は、−に記動画データと上記静止画データから、動画
データ内に含まれる２ビツトの優先度データに基ついて
優先判定を行い、優先度の高い動画データ又は静止画デ
ータを色信号発生器２９に出力する。これに応答して色
信号発生器２９は、入力される動画データ又は静止画デ
ータを色パレ／トを通しで各色５ピットのＲＧＢ分離デ
ジタル信号に変換した後ＲＧＢ信号を生成し、該ＲＧＢ
信号をＨＶカウンタ３１から出力されるカウンタデータ
Ｈｃ及びＶＣに基づいて、デイスプレィ装置８及びＮＴ
ＳＣエンコーダ３２に出力する。従って、以上の処理に
より、ＣＰＵ２から入力された上記拡大縮小処理のウィ
ンドウＷに関する定数データＸ。。

ＷＷ／２５６に基づイテ、ＶＲＡＭ７に格納すした静止
画データに対応する元の静止画に対して上記拡大縮小さ
れた静止画がデイスプレィ装置８に表示される。

従って、本実施例の画像処理装置１を用いることにより
、例えば、第３図の（Ａ）に示す静止画を第３図の（Ｂ
）及び（Ｃ）に示すように、左端線ＷＬと右端線ＷＲを
用いて表示エリア５１内に設定されるウィンドウＷ内に
表示するように拡大縮小させた画像信号を得ることがで
きる。これによって、例えば正面図で示された所定の静
止画を、遠近感のある斜視的な画像の画像信号に変換す
ることができる。また、１本又は複数本の走査線毎に上
記拡大縮小処理の定数ｘ　ｏ、　ＷＷ／　２５６を変化
し、異なるウィンドウＷを設定して静止画を上記ウィン
ドウＷ内に表示するように拡大縮小することができるの
で、例えば第３図の（Ｂ）に示すように、ジグザグ形状
の左端線ＷＬ及び右端線ＷＲを有するウィンドウＷを設
定することもできる。なお、設定されたウィンドウＷの
左端線ＷＬの左側の画像Ｗ１及び右端線ＷＲの右側の画
像Ｗ２を、第３図の（Ｂ）ないしくＤ）に示すように黒
色で表示するようにしてもよいし、また他の色で表示す
るようにしてもよい。

さらに、本実施例においては、１個の静止画のみを処理
するように構成しているが、これに限らず、静止画デー
タ処理回路２５とＶＲＡＭ７を複数個の静止画を処理す
るように構成してもよい。

この場合、複数の静止画を公知の方法により合成して合
成した静止画の画像信号を出力することができる。例え
ば、第３図の（Ｄ）に示すように第１の静止画を上記拡
大縮小処理して静止画ＢＧｌとし、一方、第２の静止画
をそのまま静止画ＢＧ２として、上下の位置で合成する
ようにしてもよい。

以上説明したように、ＶＲＡＭ７に格納された静止画デ
ータに対応する元の静止画を上記設定されたウィンドウ
Ｗ内へ表示するように元の静止画を拡大縮小した場合の
ＶＲＡＭ７におけるアドレスを上記静止画アドレス制御
回路２４によって算出して、ＶＲＡＭ７から上記拡大縮
小処理時の静止画の色データを読み出してビデオ信号を
生成してデイスプレィ装置８に表示するようにしたので
、ＣＰＵ２は上記拡大縮小した画像の各位置を計算する
必要がなく、これによって、池の画像の処理を行うこと
ができる。従って、従来例に比較してＣＰＵのスルーブ
ツトを向上させることができる。

上述のように切り換え器ＳＷＩ、ＳＷ２、乗算器ＭＰＹ
、加算器ＡＤＤ１．ＡＤ０２等のＩ＼−ドウエアから構
成される静止画アドレス制御回路２４によって上記拡大
縮小させた時の水平方向及び垂直方向の各位置に対応す
るＶＲＡＭ７における静止画の画像データの格納アドレ
スを計算しているので、従来例に比較して高速で上記拡
大縮小の処理を行うことができるという利点がある。

また、画像処理装置１においては、上記拡大縮小した静
止画データの格納アドレスを算出して静止画データを求
めるようにしたから、元の静止画データを保存できる。

従って、上記拡大縮小処理後に元の静止画の画像信号を
出力して表示させることができるという利点がある。

以上の実施例において、キャラクタ方式の画像処理装置
について述べているが、これに限らず、本発明は、ＶＲ
ＡＭエリア５０に対応して色データを存するＶＲＡＭを
用いてドツト単位でアドレス指定して色データを得るい
わゆるビ、トマップ方式の画像処置装置に適用すること
ができる。

［発明の効果］ 以上詳述したように本発明によれば、画像処理前の画像
の表示位置に対応するアドレスに上記画像の画像データ
を格納する記憶手段と、画像処理の制御データに基づい
て１本又は複数本の上記走査線毎にウィンドウを設定し
上記画像を上記ウィンドウ内に表示するように上記画像
に対して拡大縮小処理を行った時の上記画像の表示位置
に対応する上記記憶手段のアドレスを演算する演算手段
と、上記演算手段によって演算された上記記憶手段のア
ドレスに格納されている画像データを読み出す読み出し
手段と、上記読み出し手段によって読み出された画像デ
ータに基づいてテレビ信号を生成する信号生成手段とを
備えたので、上記記憶手段によって格納された画像デー
タの画像に対する上記拡大縮小処理を行った時のテレビ
信号が得られ、所定の画像を１本又は複数本の走査線毎
に設定されたウィンドウ内に表示するように拡大縮小処
理した画像を得ることができる。これによって、例えば
遠近画法で表示された画像を得ることができる。

従って、従来例のようにＣＰＵ２が上記拡大縮小処理時
の画像の水平方向及び垂直方向の各位置を計算する必要
がないので、他の画像の処理を行うことができ、従来例
に比較してＣＰＵ２のスルーブツトを大幅に向上させる
ことができる。また、上記演算手段によって上記拡大縮
小処理時の画像の表示位置に対応する上記記憶手段のア
ドレスを演算しているので、従来例に比較して高速で画
像に対する拡大縮小の処理を行うことができるという利
点がある。

さらに、上記画像処理装置においては、回転及び拡大縮
小した画像デ・−夕の格納アドレスを算出して画像デー
タを求めるようにしたから、元の画像データを保存でき
る。従って、上記拡大縮小処理後に元の画像のテレビ信
号を出力することができるという利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるテレビゲーム装置のブ
ロック図、 第２図は第１図の静止画アドレス制御回路のブロック図
、 第３図は画面に設定されたウィンドウ内に静止画を表示
するよう拡大縮小を行う処理を示す画面の正面図、 第４図は第１図のＶＲＡＭ内に格納される静止画データ
のＶＲＡＭエリアと表示画像エリアを示す平面図、 第５図は第４図のＶＲＡＭエリア内の位置を示す座標Ｌ
ｙのビット構成を示す図、 第６図は第１図のＶＲＡＭのメモリマツプを示す図、 第７図は第１図のＶＲＡＭにおいて格納される静止画の
色データの格納状況を示す図、第８図は第１図のＶＲＡ
Ｍ内の静止画キャラクタエリア及び静止画スクリーンエ
リアにおけるアドレス及びデータのビット構成を示す図
、第９図は第２図の静止画アドレス制御回路の動作を示
すタイミングチャート、 第１Ｏ図は従来例のテレビゲーム装置のブロック図、 第１１図は画面において設定されたウィンドウ内に静止
画を表示するように拡大縮小させる処理における処理定
数及び水平方向の座標を示す画面の正面図である。 ｌ・・・画像処理装置、 ２・・・中央演算処置装置（ＣＰＵ）、３・・・読み出
し専用メモリ（ＲＯＭ）、４・・・随時読み出し再書き
込み可能なメモリ（ＲＡＭ）、 ５・・・キーボード、 ６・・・基準信号発生器、 ７　・−ｅデｔＲＡＭ（ＶＲＡＭ）、 ８・・・デイスプレィ装置、 ２１・・・ＣＰＵインターフェース回路、２２・・・動
画アドレス制御回路、 ２３・・・動画データ処理回路、 ２４・・・静止画アドレス制御回路、 ２５・・・静止画データ処理回路、 ２６・・・優先度制御回路、 ２７・・・ＶＲＡＭインターフェース回路、２８・・・
制御レジスタ、 ２９・・・色信号発生器、 ３０・・・タイミング信号発生器、 ３１・・・ＨＶカウンタ、 ５１・・・表示画像エリア、 Ｗ・・・ウィンドウ、 Ｗ、　Ｌ・・・ウィンドウの左端線、 ＷＲ・・・ウィンドウの右端線、 ＳＵＢ・・・減算器、 Ｍ　Ｐ　Ｙ・・・乗算器、 ＡＤＤｌ・・・加算器。

Claims (4)

【特許請求の範囲】
1. （１）水平方向に複数の走査線を繰り返し走査させて画
   像を形成するラスタースキャン方式の画像処理装置にお
   いて、 所定の画像に対して１本又は複数本の走査線毎にウィン
   ドウを設定し、上記所定の画像を上記ウィンドウ内に表
   示するように拡大縮小させることを特徴とする画像処理
   装置。
2. （２）水平方向に複数の走査線を繰り返し走査させて画
   像を形成するラスタースキャン方式の画像処理装置にお
   いて、 画像処理前の画像の表示位置に対応するアドレスに上記
   画像の画像データを格納する記憶手段と、画像処理の制
   御データに基づいて１本又は複数本の上記走査線毎にウ
   ィンドウを設定し上記画像を上記ウィンドウ内に表示す
   るように上記画像に対して拡大縮小処理を行った時の上
   記画像の表示位置に対応する上記記憶手段のアドレスを
   演算する演算手段と、 上記演算手段によって演算された上記記憶手段のアドレ
   スに格納されている画像データを読み出す読み出し手段
   と、 上記読み出し手段によって読み出された画像データに基
   づいてテレビ信号を生成する信号生成手段とを備えたこ
   とを特徴とする画像処理装置。
3. （３）上記画像処理装置がさらに、 上記信号生成手段から出力されるテレビ信号の画像を表
   示する画像表示手段を備えたことを特徴とする請求項第
   ２項記載の画像処理装置。
4. （４）上記信号生成手段から出力されるテレビ信号の画
   像の水平方向の長さがＷＷＬであり、上記走査線上のウ
   ィンドウの水平方向の長さをＷＷとし、上記ウィンドウ
   の水平方向の中心点の表示位置をｘ＿０とし、上記拡大
   縮小処理後の画像の水平方向の表示位置をｘ＿１とし、
   上記演算手段が次式に従って、上記拡大縮小処理後の上
   記表示位置ｘ＿１に表示すべき画像の水平方向の表示位
   置ｘ＿２を演算することを特徴とする請求項第２項又は
   第３項記載の画像処理装置。 ｘ＿２＝｛ｘ＿０＋（ｘ＿１−ｘ＿０）｝・ＷＷ／ＷＷ
   Ｌ（５）上記演算手段が、 上記データｘ＿１から上記データｘ＿０を減算する減算
   器と、 上記減算器の出力データ（ｘ＿１−ｘ＿０）を上記デー
   タＷＷ／ＷＷＬで乗算する乗算器と、 上記乗算器の出力データ（ｘ＿１−ｘ＿０）・ＷＷ／Ｗ
   ＷＬに上記データｘ＿０を加算して上記データｘ＿２を
   演算する加算器とを含むことを特徴とする請求項第４項
   記載の画像処理装置。