JPH01280791A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH01280791A JPH01280791A JP63110975A JP11097588A JPH01280791A JP H01280791 A JPH01280791 A JP H01280791A JP 63110975 A JP63110975 A JP 63110975A JP 11097588 A JP11097588 A JP 11097588A JP H01280791 A JPH01280791 A JP H01280791A
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Landscapes
- Image Processing (AREA)
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野1
本発明はテレビゲーム装置等に用いられる画像処理装置
に関する。
に関する。
[従来の技術1
第10図は従来例のテレビゲーム装置のブロック図であ
る。第10図において、画像処理装置101に随時読み
出し再書き込み可能なメモリ(以下、RAMという。)
であるビデオRA、M(以下、VRAMという。)10
2か接続され、CPUIO3の制御によって主メモリ1
04から静止画と動画についての画像データを画像処理
装置101を介してVRAM102に転送し、CPU1
03からの制御信号に従って画像処理装置101かVR
AM102から適宜データを読み出してビデオ信号とし
てデイスプレィ装置105に出力して該データの画像を
表示させる。なお、VRAM1.02のアドレスはデイ
スプレィ装置105に表示される画像の水平方向の位置
と垂直方向の位置に対応し、’VRAM102の各アド
レスに上記動画又は静止画の画像データか格納される。
る。第10図において、画像処理装置101に随時読み
出し再書き込み可能なメモリ(以下、RAMという。)
であるビデオRA、M(以下、VRAMという。)10
2か接続され、CPUIO3の制御によって主メモリ1
04から静止画と動画についての画像データを画像処理
装置101を介してVRAM102に転送し、CPU1
03からの制御信号に従って画像処理装置101かVR
AM102から適宜データを読み出してビデオ信号とし
てデイスプレィ装置105に出力して該データの画像を
表示させる。なお、VRAM1.02のアドレスはデイ
スプレィ装置105に表示される画像の水平方向の位置
と垂直方向の位置に対応し、’VRAM102の各アド
レスに上記動画又は静止画の画像データか格納される。
以」−のように構成されたテレビゲーム装置において、
所定の静止画を回転又は拡大縮小させてデイスプレィ装
置105に表示させる場合、ビデオ信号の垂直消去帰線
期間中において、上記VRAM102に格納された元の
静止画の画像データの表示画面の水平方向の位置と垂直
方向の位置から、該静IL画を回転又は拡大縮小させた
場合の上記水平方向及び垂直方向の各位置をCl) U
1.03か計算し、元の静止画の画像データを上記計
算された水平方向及び垂直方向の各位置に対応するVR
AM+02のアI・レスに書き込んだ後、ビデオ信号の
垂直消去帰線期間後に上記VRAM]02に書き込まれ
たデータを順次ビデオ信号に変換して、ティスプレィ装
置105に出力するようになっている。
所定の静止画を回転又は拡大縮小させてデイスプレィ装
置105に表示させる場合、ビデオ信号の垂直消去帰線
期間中において、上記VRAM102に格納された元の
静止画の画像データの表示画面の水平方向の位置と垂直
方向の位置から、該静IL画を回転又は拡大縮小させた
場合の上記水平方向及び垂直方向の各位置をCl) U
1.03か計算し、元の静止画の画像データを上記計
算された水平方向及び垂直方向の各位置に対応するVR
AM+02のアI・レスに書き込んだ後、ビデオ信号の
垂直消去帰線期間後に上記VRAM]02に書き込まれ
たデータを順次ビデオ信号に変換して、ティスプレィ装
置105に出力するようになっている。
[発明か解決しようとする課題]
しかしながら、従来例の装置において、例えば画面の上
側から下側に位置し水平方向の所定の幅を有する直線帯
形状の静止画を、いわゆる筋流れ画像と呼ばれる曲線帯
形状の静止画に変換して(以下、この画像変換を筋流れ
画像変換処理という。)表示させる場合、CP Ul
03か上記筋流れ画像に変換させた時の水平方向及び垂
直方向の各位置を計算する必要があるために、CPU
103のスループットが低下してCPU103か他の画
像処理を行うことかできず、また上記静止画の上記筋流
れ画像への変換処理が比較的長い時間を要するという問
題点があった。
側から下側に位置し水平方向の所定の幅を有する直線帯
形状の静止画を、いわゆる筋流れ画像と呼ばれる曲線帯
形状の静止画に変換して(以下、この画像変換を筋流れ
画像変換処理という。)表示させる場合、CP Ul
03か上記筋流れ画像に変換させた時の水平方向及び垂
直方向の各位置を計算する必要があるために、CPU
103のスループットが低下してCPU103か他の画
像処理を行うことかできず、また上記静止画の上記筋流
れ画像への変換処理が比較的長い時間を要するという問
題点があった。
また、上述のように直線帯形状の静止画を上記筋流れ画
像変換処理を行う場合、VRAM102に格納された静
止画の画像データを書き替えているので、上記筋流れ画
像変換処理前の元の静止画の画像データを保存すること
ができず、上記筋流れ画像変換処理後に元の静止画を再
び表示させることができないという問題点かあった。
像変換処理を行う場合、VRAM102に格納された静
止画の画像データを書き替えているので、上記筋流れ画
像変換処理前の元の静止画の画像データを保存すること
ができず、上記筋流れ画像変換処理後に元の静止画を再
び表示させることができないという問題点かあった。
本発明の第1の目的は以上の問題点を解決し、水平方向
の所定の幅を有する直線帯形状の画像に対して上記筋流
れ画像変換処理を従来例に比較して高速で行うことがで
きる画像処理装置を提供することにある。
の所定の幅を有する直線帯形状の画像に対して上記筋流
れ画像変換処理を従来例に比較して高速で行うことがで
きる画像処理装置を提供することにある。
本発明の第2の目的は以」二の問題点を解決し、水平方
向の所定の幅を有する直線帯形状の画像に対して上記筋
流れ画像変換処理を従来例に比較して高速で行うことか
でき、しかも上記筋原れ変換処理前の元の画像を保存す
ることかできる画像処理装置を提供することにある。
向の所定の幅を有する直線帯形状の画像に対して上記筋
流れ画像変換処理を従来例に比較して高速で行うことか
でき、しかも上記筋原れ変換処理前の元の画像を保存す
ることかできる画像処理装置を提供することにある。
[課題を解決するための手段」
第1の発明は、水平方向に複数の走査線を走査させて画
像を形成するラスタースキャン方式の画像処理装置にお
いて、水平方向の所定の幅を有する直線帯形状の画像を
1本又は複数本の上記走査線毎に水平方向に移動させて
曲線帯形状の画像に変換することを特徴とする。
像を形成するラスタースキャン方式の画像処理装置にお
いて、水平方向の所定の幅を有する直線帯形状の画像を
1本又は複数本の上記走査線毎に水平方向に移動させて
曲線帯形状の画像に変換することを特徴とする。
第2の発明は、水平方向に複数の走査線を走査させて画
像を形成するラスタースキャン方式の画像処理装置にお
いて、水平方向の所定の幅を有する直線帯形状の元の画
像の表示位置に対応するアドレスに上記光の画像の画像
データを格納する記憶手段と、画像処理の制御データに
基ついて上記光の画像を1本又は複数本の上記走査線毎
に水平方向に移動させて曲線帯形状の画像に変換したと
きの」二紀元の画像の表示位置に対応する」1記記憶手
段のア1−レスを演算する演算手段と、1−記演算手段
によって演算された」1記記憶手段のアドレスに格納さ
れている画像データを読み出す読み出し手段と、上記読
み出し手段によって読み出された画像データに基づいて
テレビ信号を生成する信号生成手段とを備えたことを特
徴とする。
像を形成するラスタースキャン方式の画像処理装置にお
いて、水平方向の所定の幅を有する直線帯形状の元の画
像の表示位置に対応するアドレスに上記光の画像の画像
データを格納する記憶手段と、画像処理の制御データに
基ついて上記光の画像を1本又は複数本の上記走査線毎
に水平方向に移動させて曲線帯形状の画像に変換したと
きの」二紀元の画像の表示位置に対応する」1記記憶手
段のア1−レスを演算する演算手段と、1−記演算手段
によって演算された」1記記憶手段のアドレスに格納さ
れている画像データを読み出す読み出し手段と、上記読
み出し手段によって読み出された画像データに基づいて
テレビ信号を生成する信号生成手段とを備えたことを特
徴とする。
上記第2の発明において、上記画像処理装置かさらに、
上記信号生成手段から出力されるテレビ信号に基づいて
上記テレビ信号の画像を表示する表示手段を備えたこと
を特徴とする。
上記信号生成手段から出力されるテレビ信号に基づいて
上記テレビ信号の画像を表示する表示手段を備えたこと
を特徴とする。
上記第1と第2の発明において、第n−1番目の上記走
査線において上記元の画像を上記水平方向に移動させる
長さがOF(n−1)であり、1木の上記走査線毎に上
記移動させる変化の割合をSpとしたとき、第n番目の
上記走査線において−1−紀元の画像を上記水平方向に
移動させる長さOF (n)か次式で表されることを特
徴とする。
査線において上記元の画像を上記水平方向に移動させる
長さがOF(n−1)であり、1木の上記走査線毎に上
記移動させる変化の割合をSpとしたとき、第n番目の
上記走査線において−1−紀元の画像を上記水平方向に
移動させる長さOF (n)か次式で表されることを特
徴とする。
OF(n)=OF(n−1)+S p HOF(ni)
上記第1と第2の発明において、第n−1番目及び第n
−2番目の上記走査線において上記光の画像を上記水平
方向に移動させる長さがそれぞれOF(n−]、)、O
F (n−2)であり、上記移動させる長さOF(n−
1,)から上記移動させる長さOF(n−2)を減算し
た値がh(n−1)であり、上記減算した値を1本の上
記走査線毎に増加さ已゛る長さをΔhとしたとき、第n
番目の上記走査線において上記光の画像を上記水平方向
に移動させる長さOF(n)が、次式で表されることを
特徴とする。
上記第1と第2の発明において、第n−1番目及び第n
−2番目の上記走査線において上記光の画像を上記水平
方向に移動させる長さがそれぞれOF(n−]、)、O
F (n−2)であり、上記移動させる長さOF(n−
1,)から上記移動させる長さOF(n−2)を減算し
た値がh(n−1)であり、上記減算した値を1本の上
記走査線毎に増加さ已゛る長さをΔhとしたとき、第n
番目の上記走査線において上記光の画像を上記水平方向
に移動させる長さOF(n)が、次式で表されることを
特徴とする。
OF(n)=OF(n−1,)−1−h(n−1,)4
−△1]上記第2の発明において、上記演算手段が、請
求項第4項又は第5項記載の加算を行う加算器を含むこ
とを特徴とする。
−△1]上記第2の発明において、上記演算手段が、請
求項第4項又は第5項記載の加算を行う加算器を含むこ
とを特徴とする。
[作用]
上記第1の発明のように構成することにより、水平方向
に複数の走査線を走査させて画像を形成するラスタース
キャン方式の画像処理装置において、水平方向の所定の
幅を有する直線帯形状の画像を1本又は複数本の上記走
査線毎に水平方向に移動させて曲線帯形状の画像に変換
することができる。
に複数の走査線を走査させて画像を形成するラスタース
キャン方式の画像処理装置において、水平方向の所定の
幅を有する直線帯形状の画像を1本又は複数本の上記走
査線毎に水平方向に移動させて曲線帯形状の画像に変換
することができる。
また、上記第2の発明のように構成することにより、以
下のように動作する。すなわち、水平方向の所定の幅を
有する直線帯形状の元の画像を1本又は複数本の上記走
査線毎に、水平方向に移動させて曲線帯形状の画像に変
換する画像処理前において、上記記憶手段か」二紀元の
画像の表示位置に対応するアドレスに予め上記光の画像
の画像データを格納する。
下のように動作する。すなわち、水平方向の所定の幅を
有する直線帯形状の元の画像を1本又は複数本の上記走
査線毎に、水平方向に移動させて曲線帯形状の画像に変
換する画像処理前において、上記記憶手段か」二紀元の
画像の表示位置に対応するアドレスに予め上記光の画像
の画像データを格納する。
次いで、上記画像処理において、−に記演算手段か上記
画像処理の制御データに基ついて上記光の画像を1本又
は複数本の上記走査線毎に水平方向に移動させて曲線帯
形状の画像に変換したときの上記光の画像の表示位置に
対応する上記記憶手段のアドレスを演算した後、上記読
み出し手段か上記演算手段によって演算された上記記憶
手段のアドレスに格納されている画像データを読み出し
上記信号生成手段か上記読み出し手段によって読み出さ
れた画像データに基づいてテレビ信号を生成する。これ
によって、上記記憶手段によって格納された画像データ
の上記光の画像に対して、上配置像変換処理を行った時
のテレビ信号が得られる。
画像処理の制御データに基ついて上記光の画像を1本又
は複数本の上記走査線毎に水平方向に移動させて曲線帯
形状の画像に変換したときの上記光の画像の表示位置に
対応する上記記憶手段のアドレスを演算した後、上記読
み出し手段か上記演算手段によって演算された上記記憶
手段のアドレスに格納されている画像データを読み出し
上記信号生成手段か上記読み出し手段によって読み出さ
れた画像データに基づいてテレビ信号を生成する。これ
によって、上記記憶手段によって格納された画像データ
の上記光の画像に対して、上配置像変換処理を行った時
のテレビ信号が得られる。
る。
従って、例えば上記信号生成手段から出力されるテレビ
信号をティスプレィ装置等の表示手段に表示した場合、
上記記憶手段によって格納された画像データの元の画像
に対して上記画像処理を行った後の画像か1一記表示手
段に表示される。
信号をティスプレィ装置等の表示手段に表示した場合、
上記記憶手段によって格納された画像データの元の画像
に対して上記画像処理を行った後の画像か1一記表示手
段に表示される。
上記憶1と第2の発明において、例えば第n−1番目の
上記走査線において上記光の画像を上記水モ方向に移動
させる長さがOF(n−]、)であり、1木の上記走査
線毎に上記移動させる変化の割合をSpとしたとき、第
n番目の上記走査線において上記光の画像を上記水平方
向に移動させる長さOF (n)か次式て表ずようにす
ることかてきる。
上記走査線において上記光の画像を上記水モ方向に移動
させる長さがOF(n−]、)であり、1木の上記走査
線毎に上記移動させる変化の割合をSpとしたとき、第
n番目の上記走査線において上記光の画像を上記水平方
向に移動させる長さOF (n)か次式て表ずようにす
ることかてきる。
OF(n)=OF(n−1)斗5p=OF(n、−1,
)さらに、上記第1と第2の発明において、例えば第n
−1番目及び第n−2番目の上記走査線において」二紀
元の画像を」1記水平方向に移動させる長さがそれぞれ
OF (n−1) 、OF (n −2)であり、上記
移動させる長さOF(n−1)から上記移動さゼる長さ
OF(n−2)を減算した値がh(n =1)であり、
上記減算した値を1本の上記走査線毎に増加させる長さ
をΔhとしたとき、第n番目の上記走査線において上記
光の画像を上記水平方向に移動させる長さOF (n)
が、次式方式% またさらに、上記第2の発明において、例えば上記演算
手段が、請求項第4項又は第5項記載の加算を行う加算
器を含むように構成できる。
)さらに、上記第1と第2の発明において、例えば第n
−1番目及び第n−2番目の上記走査線において」二紀
元の画像を」1記水平方向に移動させる長さがそれぞれ
OF (n−1) 、OF (n −2)であり、上記
移動させる長さOF(n−1)から上記移動さゼる長さ
OF(n−2)を減算した値がh(n =1)であり、
上記減算した値を1本の上記走査線毎に増加させる長さ
をΔhとしたとき、第n番目の上記走査線において上記
光の画像を上記水平方向に移動させる長さOF (n)
が、次式方式% またさらに、上記第2の発明において、例えば上記演算
手段が、請求項第4項又は第5項記載の加算を行う加算
器を含むように構成できる。
し実施例]
第1の実施例
第1図は本発明の第1の実施例であるテレビゲーム装置
のブロック図であり、第2図は第1図の静止画アドレス
制御装置24のブロック図である。
のブロック図であり、第2図は第1図の静止画アドレス
制御装置24のブロック図である。
このテレビゲーム装置において、背景となる静止画と、
操作者及びCPU2の制御により移動する動画とが独立
して制御され、上記テレビゲーム装置が、上記静止画と
動画が合成されたビデオ信号をラスタースキャン方式の
ティスプレィ装置8に出力して表示する画像処理装置1
を備え、特に、上記画像処理装置1が、所定の画像に対
する上記筋原れ画像処理時における静止画の画像データ
が格納されているVRAM7の格納アドレスを出力する
静止画アドレス制御回路24を備えたことを特徴として
いる。
操作者及びCPU2の制御により移動する動画とが独立
して制御され、上記テレビゲーム装置が、上記静止画と
動画が合成されたビデオ信号をラスタースキャン方式の
ティスプレィ装置8に出力して表示する画像処理装置1
を備え、特に、上記画像処理装置1が、所定の画像に対
する上記筋原れ画像処理時における静止画の画像データ
が格納されているVRAM7の格納アドレスを出力する
静止画アドレス制御回路24を備えたことを特徴として
いる。
第1図において、テレビゲーム装置の各種制御を行うC
PU2が、アドレスバス11、データバス12及びコン
)・ロールバス13を介して、テレビゲーム装置の制御
のためのプロクラム及び該プログラムを実行するために
必要なデータを記憶するための読み出し専用メモリ(以
下、ROMという。)3と、上記CPU2のワークエリ
アどして用いられるRAM4に接続される。CPU2は
またデータバス12及びコントロールハス13を介して
、操作者が上記動画を制御するための情報等のテレビゲ
ーム装置の制御のための情報を入力するためのキーボー
ド5に接続される。さらに、CPU2は、アドレスバス
11、データハス12及びコントロールバス13を介し
て、画像処理装置l内のCPUインタフェース回路21
に接続される。
PU2が、アドレスバス11、データバス12及びコン
)・ロールバス13を介して、テレビゲーム装置の制御
のためのプロクラム及び該プログラムを実行するために
必要なデータを記憶するための読み出し専用メモリ(以
下、ROMという。)3と、上記CPU2のワークエリ
アどして用いられるRAM4に接続される。CPU2は
またデータバス12及びコントロールハス13を介して
、操作者が上記動画を制御するための情報等のテレビゲ
ーム装置の制御のための情報を入力するためのキーボー
ド5に接続される。さらに、CPU2は、アドレスバス
11、データハス12及びコントロールバス13を介し
て、画像処理装置l内のCPUインタフェース回路21
に接続される。
画像処理装置1は、CPU2の制御に基づいて動画及び
静止画の画像データをVRAM7に出力するとともに、
上記VRAM7に格納された動画及び静止画の画像デー
タ又は該画像データに詳細後述する所定の複数の処理を
行った時に画像データをRGB信号に変換してデイスプ
レィ装置8に出力する。
静止画の画像データをVRAM7に出力するとともに、
上記VRAM7に格納された動画及び静止画の画像デー
タ又は該画像データに詳細後述する所定の複数の処理を
行った時に画像データをRGB信号に変換してデイスプ
レィ装置8に出力する。
この画像処理装置1は、上記CPUインタフェース回路
21と、それぞれ動画に関する画像処理を行う動画アド
レス制御回路22及び動画データ処理回路23と、それ
ぞれ静止画に関する画像処理を行う静止画アドレス制御
回路24及び静止画データ処理回路25と、上記動画デ
ータ処理回路23及び静止画データ処理回路25からそ
れぞれ出力される動画の画像データと静止画の画像デー
タのうちいずれか1つの画像データの色データを、該動
画の画像データに含まれる優先度係数データに基ついて
出力する優先度制御回路26を備える。
21と、それぞれ動画に関する画像処理を行う動画アド
レス制御回路22及び動画データ処理回路23と、それ
ぞれ静止画に関する画像処理を行う静止画アドレス制御
回路24及び静止画データ処理回路25と、上記動画デ
ータ処理回路23及び静止画データ処理回路25からそ
れぞれ出力される動画の画像データと静止画の画像デー
タのうちいずれか1つの画像データの色データを、該動
画の画像データに含まれる優先度係数データに基ついて
出力する優先度制御回路26を備える。
また、画像処理装置1は、cpu2がらデータハス40
を介して入力される各種データをアドレスバス41及び
データハス42を介してVRAM7に出力するVRAM
インタフェース回路27と、CPU2からデータハス4
0を介して入力される各種制御データをラッチして装置
1内の各回路に出力する制御レジスタ28と、CPU2
からcPUインタフェース回路21及びデータバス40
を介して予め入力されて格納される色パレットチーフル
に基ついて優先度制御回路26から出力されル色データ
をRG B信号に変換してNTSCエンコータ32及び
ティスプレィ装置8に出力する色信号発生器29と、上
記色信号発生器2つから出力されるR G B分離テジ
タルビデオ信号をNTSCカラーテレビ信号に変換して
出力するNTSCエンコータ32とを備える。さらに画
像処理装置1は、基準信号発生器6から出力される21
477MI−(Zのクロックと垂直同期信号及び水平同
期信号に基ついて各種タイミング信号を発生するタイミ
ング信号発生器30と、上記クロック、垂直同期信号及
び水平同期信号に基づいて第4図の表示画像エリア51
内の水平方向及び垂直方向の表示位置をそれぞれ示ずカ
ウンタデータHc、Vcを計数するHVカウンタ31と
を備える。
を介して入力される各種データをアドレスバス41及び
データハス42を介してVRAM7に出力するVRAM
インタフェース回路27と、CPU2からデータハス4
0を介して入力される各種制御データをラッチして装置
1内の各回路に出力する制御レジスタ28と、CPU2
からcPUインタフェース回路21及びデータバス40
を介して予め入力されて格納される色パレットチーフル
に基ついて優先度制御回路26から出力されル色データ
をRG B信号に変換してNTSCエンコータ32及び
ティスプレィ装置8に出力する色信号発生器29と、上
記色信号発生器2つから出力されるR G B分離テジ
タルビデオ信号をNTSCカラーテレビ信号に変換して
出力するNTSCエンコータ32とを備える。さらに画
像処理装置1は、基準信号発生器6から出力される21
477MI−(Zのクロックと垂直同期信号及び水平同
期信号に基ついて各種タイミング信号を発生するタイミ
ング信号発生器30と、上記クロック、垂直同期信号及
び水平同期信号に基づいて第4図の表示画像エリア51
内の水平方向及び垂直方向の表示位置をそれぞれ示ずカ
ウンタデータHc、Vcを計数するHVカウンタ31と
を備える。
第4図は、VRAM7内に格納される静止画の画像デー
タに対応する静止画の全体の領域を示すVRAMエリア
50と、実際にティスプレィ装置8に表示される静止画
の領域を示す表示画像エリア51との関係を示す図であ
る。第4図において、VRAMエリア50は、水平方向
(以下、X方向という。)]28キャラクタ、及び垂直
方向(以下、X方向という。)128キヤラクタの正方
形状で構成され、1キヤラクタの画像52は8ドツト×
8Fノドで表される。上記VRAMエリア50内におい
て、デイスプレィ装置8によって表示される表示画像エ
リア51は、X方向32キヤラクタ及びX方向28キヤ
ラクタの長方形状で構成される。
タに対応する静止画の全体の領域を示すVRAMエリア
50と、実際にティスプレィ装置8に表示される静止画
の領域を示す表示画像エリア51との関係を示す図であ
る。第4図において、VRAMエリア50は、水平方向
(以下、X方向という。)]28キャラクタ、及び垂直
方向(以下、X方向という。)128キヤラクタの正方
形状で構成され、1キヤラクタの画像52は8ドツト×
8Fノドで表される。上記VRAMエリア50内におい
て、デイスプレィ装置8によって表示される表示画像エ
リア51は、X方向32キヤラクタ及びX方向28キヤ
ラクタの長方形状で構成される。
ここで、V RA Mエリア5oの原点を図上左上端部
にとり、X=O及びy=oで表し、該VRAMエリア5
0上のドツトの表示位置をP (x、のて表す。
にとり、X=O及びy=oで表し、該VRAMエリア5
0上のドツトの表示位置をP (x、のて表す。
また、表示画像エリア51の左上端部の位置53を示す
ための上記原点からのX方向及びX方向の距離(以下、
オフセットという。)をそれぞれHp及びVpとする。
ための上記原点からのX方向及びX方向の距離(以下、
オフセットという。)をそれぞれHp及びVpとする。
なお、上記X及びyをそれぞれ、第5図に示すように、
VRAMエリア50内のキャラクタの位置を示ずXC,
yc(各7ビ、1・)と、1キヤラクタ52内のドツト
の位置を示ずxd、 yd(各3ビツト)で表す。
VRAMエリア50内のキャラクタの位置を示ずXC,
yc(各7ビ、1・)と、1キヤラクタ52内のドツト
の位置を示ずxd、 yd(各3ビツト)で表す。
VRAM7は、第6図に示すように、それぞれ同一の記
憶容量を有する2個のVRAM7a及び7bにより構成
され、CPU2からCPUインタフェース21、データ
バス40.及びVRAMインタフェース回路27を介し
て入力される静止画及び動画に関する画像データを格納
する。各VRAM7a、7bはそれぞれ、Oから32k
までのアドレスを有し、各アドレスに対して8ビツトの
データを格納する。アドレスバス41は、それぞれ16
ビツトのアドレスバスA41aとアドレスバスB41b
から構成され、またデータバス42はそれぞれ16ビツ
トのデータバスA42a及びデータバスB42bから構
成される。
憶容量を有する2個のVRAM7a及び7bにより構成
され、CPU2からCPUインタフェース21、データ
バス40.及びVRAMインタフェース回路27を介し
て入力される静止画及び動画に関する画像データを格納
する。各VRAM7a、7bはそれぞれ、Oから32k
までのアドレスを有し、各アドレスに対して8ビツトの
データを格納する。アドレスバス41は、それぞれ16
ビツトのアドレスバスA41aとアドレスバスB41b
から構成され、またデータバス42はそれぞれ16ビツ
トのデータバスA42a及びデータバスB42bから構
成される。
VRAM7aは、アドレスバスA4−1aを介して動画
アドレス制御回路22、静止画アドレス制御回路24及
びVRAMインタフェース回路27に接続されるととも
に、データハスA42aを介して静止画アドレス制御回
路24、動画データ処理回路23、及び静止画データ処
理回路25に接続される。VRAM7bは、アドレスバ
スB4 lbを介して動画アドレス制御回路22、静止
画アドレス制御回路24及びVRAMインタフェース回
路27に接続されるとともに、データバスB42bを介
して静止画アドレス制御回路24、動画データ処理回路
23、及び静止画データ処理回路25に接続される。
アドレス制御回路22、静止画アドレス制御回路24及
びVRAMインタフェース回路27に接続されるととも
に、データハスA42aを介して静止画アドレス制御回
路24、動画データ処理回路23、及び静止画データ処
理回路25に接続される。VRAM7bは、アドレスバ
スB4 lbを介して動画アドレス制御回路22、静止
画アドレス制御回路24及びVRAMインタフェース回
路27に接続されるとともに、データバスB42bを介
して静止画アドレス制御回路24、動画データ処理回路
23、及び静止画データ処理回路25に接続される。
上記VRAM7において、第8図に示すように、VRA
M7aのアドレス0がら16kまでのエリアは、最上位
2ビツトの”oo″°と上記yc(7ビツト)とxc(
7ビツト)により構成されるアドレスに対して、静止画
のキャラクタネーム(8ビツト)を格納する静止画スク
リーンエリア62として用いられる。なお、キャラクタ
ネームとは、第7図に示すように、11・ノドに対応す
る1個のアドレスに対して8ビツトの色データを格納す
る静止画キャラクタエリア61及び後述する動画キャラ
クタエリアの63.64における1個のキャラクタに対
する先頭アドレスである。ここで、上述のように1個の
キャラクタは8ドツト×8ドツトから構成されているの
で、静11−画キャラクタエリア61におけるキャラク
タの先頭アドレスは、0,64,128、 のように
リギャラクタ不一ムの64の倍数となる。一方、動画キ
ャラクタエリア63,64においては、2ドツトの色デ
ータか格納されているので、上記動画キャラクタエリア
63.64におけるキャラクタの先頭アドレスに設定さ
れる数は、上述の静止画キャラクタエリア61とは異な
る。
M7aのアドレス0がら16kまでのエリアは、最上位
2ビツトの”oo″°と上記yc(7ビツト)とxc(
7ビツト)により構成されるアドレスに対して、静止画
のキャラクタネーム(8ビツト)を格納する静止画スク
リーンエリア62として用いられる。なお、キャラクタ
ネームとは、第7図に示すように、11・ノドに対応す
る1個のアドレスに対して8ビツトの色データを格納す
る静止画キャラクタエリア61及び後述する動画キャラ
クタエリアの63.64における1個のキャラクタに対
する先頭アドレスである。ここで、上述のように1個の
キャラクタは8ドツト×8ドツトから構成されているの
で、静11−画キャラクタエリア61におけるキャラク
タの先頭アドレスは、0,64,128、 のように
リギャラクタ不一ムの64の倍数となる。一方、動画キ
ャラクタエリア63,64においては、2ドツトの色デ
ータか格納されているので、上記動画キャラクタエリア
63.64におけるキャラクタの先頭アドレスに設定さ
れる数は、上述の静止画キャラクタエリア61とは異な
る。
また、VRAM7aのアドレス○から1.6kまでのエ
リアは、最上位2ビツトの00”″と上記キャラクタネ
ーム(8ビツト)と」1記yd(3ビツト)とxd(3
ビツト)により構成されるアドレスに対して、1ドツト
当たり8ビットの静止画の色データを格納する静止画キ
ャラクタエリア61として用いられる。さらに、V R
A M 7 a及び7bにおけるアドレス16kから3
2kまでのうちの一部のアドレスのエリアが、後述の動
画属性メモリ内のキャラクタネームに対してI F ソ
I・に対する色データ(2ビット)を格納する動画キャ
ラクタエリア63,64として用いられる。
リアは、最上位2ビツトの00”″と上記キャラクタネ
ーム(8ビツト)と」1記yd(3ビツト)とxd(3
ビツト)により構成されるアドレスに対して、1ドツト
当たり8ビットの静止画の色データを格納する静止画キ
ャラクタエリア61として用いられる。さらに、V R
A M 7 a及び7bにおけるアドレス16kから3
2kまでのうちの一部のアドレスのエリアが、後述の動
画属性メモリ内のキャラクタネームに対してI F ソ
I・に対する色データ(2ビット)を格納する動画キャ
ラクタエリア63,64として用いられる。
動画アドレス制御回路22は、CPU2からCPUイン
タフェース回路21及びデータバス40を介して予め入
力される128個の動画の属性データを格納するための
動画属性メモリと、上記動画属性メモリからティスプレ
ィ装置8に表示スへき動画を1走査線毎に検索するイン
レンジ検索回路を備える。ここで、属性データは、表示
画像エリア51内の位置を示すアドレス(16ビツト)
に対して、動画のキャラクタネーム(9ビット)、色パ
レットデータ、優先度係数データ(2ビツト)、画面に
対して上下の反転を行う(以下、■反転と一19= いう。)か否かを示すV反転データ(1ビット)、画面
に対して左右の反転を行う(以下、■4反転という。)
か否かを示すl(反転データ(1ビツト)の計16ビノ
トから構成される。
タフェース回路21及びデータバス40を介して予め入
力される128個の動画の属性データを格納するための
動画属性メモリと、上記動画属性メモリからティスプレ
ィ装置8に表示スへき動画を1走査線毎に検索するイン
レンジ検索回路を備える。ここで、属性データは、表示
画像エリア51内の位置を示すアドレス(16ビツト)
に対して、動画のキャラクタネーム(9ビット)、色パ
レットデータ、優先度係数データ(2ビツト)、画面に
対して上下の反転を行う(以下、■反転と一19= いう。)か否かを示すV反転データ(1ビット)、画面
に対して左右の反転を行う(以下、■4反転という。)
か否かを示すl(反転データ(1ビツト)の計16ビノ
トから構成される。
また、動画ア)・レス制御回路22は動画アドレス生成
回路を備え、上記動画アドレス生成回路は、上記検索さ
れ表示すべきと判定された動画の上記属性データのうI
E、V反転データか°’ H”であるとき上記検索され
た動画に対してV反転を行ったときの表示エリア51内
の位置を示すVRAM7の格納アドレスを生成してアド
レスバス41を介してVRAM7に出力し、一方、上i
dV反転テーデー′”17″°であるとき上記キャラク
タデータの上記表示エリア51内の位置を示すVRAM
7の格納ア1−レスをそのままアドレスバス41を介し
てVRAM7に出力する。これに応答してVRAM7は
、−ト記動画アドレス制御回路22内の動画アドレス生
成回路から出力された格納アドレスに対応する、動画キ
ャラクタエリア63.64内に格納されている動画の色
データ(II”yト当たり2ビ、l・)を=20− データバス42を介して動画データ処理回路23に出力
する。また動画ア1〜レス生成回路は、上記検索され表
示すべきと判定された動画の上記属性データのうぢH反
転データ(1ピント)、色パレットデータ(3ビツト)
と優先度係数データ(2ビツト)を、直接に動画データ
処理回路23に出力する。
回路を備え、上記動画アドレス生成回路は、上記検索さ
れ表示すべきと判定された動画の上記属性データのうI
E、V反転データか°’ H”であるとき上記検索され
た動画に対してV反転を行ったときの表示エリア51内
の位置を示すVRAM7の格納アドレスを生成してアド
レスバス41を介してVRAM7に出力し、一方、上i
dV反転テーデー′”17″°であるとき上記キャラク
タデータの上記表示エリア51内の位置を示すVRAM
7の格納ア1−レスをそのままアドレスバス41を介し
てVRAM7に出力する。これに応答してVRAM7は
、−ト記動画アドレス制御回路22内の動画アドレス生
成回路から出力された格納アドレスに対応する、動画キ
ャラクタエリア63.64内に格納されている動画の色
データ(II”yト当たり2ビ、l・)を=20− データバス42を介して動画データ処理回路23に出力
する。また動画ア1〜レス生成回路は、上記検索され表
示すべきと判定された動画の上記属性データのうぢH反
転データ(1ピント)、色パレットデータ(3ビツト)
と優先度係数データ(2ビツト)を、直接に動画データ
処理回路23に出力する。
従って、動画データ処理回路23には、VRAM7から
データバス42を介して入力される2ビットの色データ
と、動画アドレス制御回路22がら直接に入力される1
ビットのH反転データ、3ビツトの色パレットデータ及
び2ビツトの優先度係数データの1ドツト当たり計8ビ
ットの動画データが、1走査線の256ドツトについて
順次入力される。
データバス42を介して入力される2ビットの色データ
と、動画アドレス制御回路22がら直接に入力される1
ビットのH反転データ、3ビツトの色パレットデータ及
び2ビツトの優先度係数データの1ドツト当たり計8ビ
ットの動画データが、1走査線の256ドツトについて
順次入力される。
動画データ処理回路23は、上記入力された1走査線分
の上記動画データを一時記憶した後、上記動画データに
含まれるH反転データが°H′”であるとき上記動画デ
ータのうち11反転テデータ除く1ドツト当たり7ビツ
トの動画データを入力された順序とは逆の順序で、7X
256ビツトの1走査線分の動画データを格納する該回
路23内のラインバッファに出力して11反転の処理を
行い、−方、−に記■」反転データか” L、 ”であ
るとき上記7ビソi・の動画データを上記H反転の処理
を行わずに入力された順序で、上記ラインバッファに出
力する。
の上記動画データを一時記憶した後、上記動画データに
含まれるH反転データが°H′”であるとき上記動画デ
ータのうち11反転テデータ除く1ドツト当たり7ビツ
トの動画データを入力された順序とは逆の順序で、7X
256ビツトの1走査線分の動画データを格納する該回
路23内のラインバッファに出力して11反転の処理を
行い、−方、−に記■」反転データか” L、 ”であ
るとき上記7ビソi・の動画データを上記H反転の処理
を行わずに入力された順序で、上記ラインバッファに出
力する。
ラインバッファは、入力された1走査線分の動画データ
をラッチした後、HVカウンタから出力されるHc倍信
号基ついて優先度制御回路26に出力する。
をラッチした後、HVカウンタから出力されるHc倍信
号基ついて優先度制御回路26に出力する。
静止画アドレス制御回路24は、静止画の通常処理時に
、CPU2からCPUインタフェース回路21及びデー
タバス40を介して入力される画面のオフセ、トデータ
Hp、Vp並ひにH反転データHF及び■反転データV
Fを含む制御データと、HVカウンタ31から入力され
るカウンタデータ1−] c及びVcに基ついて、静止
画のドツトに対応してVRAM7bの静止画スクリーン
エリア62に予め格納されているキャラクタネームの格
納アドレス(16ヒノト)を算出し、該アトルスをアド
レスバス4.1bを介してVRAM7bに出力する。ま
た静止画アドレス制御回路24は、CPU2から指示さ
れる静止画の上記筋原れ画像変換処理時に、CPU2か
らCPUインタフェース回路21及びデータバス40を
介して入力される画面のオフセノトデータHp、 V
p、 I−1反転データトIF及びV反転データVF、
上記筋原れ画像変換処理時の処理定数Sp、Hpiを含
む制御データと、HVカウンタ31から入力されるカウ
ンタデータHc及びVcに基づいて、上記筋原れ画像変
換処理時の静止画のドツトに対応する上記キャラクタネ
ームの格納アドレスを算出し、該アドレスをアドレスバ
ス41bを介してVRAM7bに出力する。
、CPU2からCPUインタフェース回路21及びデー
タバス40を介して入力される画面のオフセ、トデータ
Hp、Vp並ひにH反転データHF及び■反転データV
Fを含む制御データと、HVカウンタ31から入力され
るカウンタデータ1−] c及びVcに基ついて、静止
画のドツトに対応してVRAM7bの静止画スクリーン
エリア62に予め格納されているキャラクタネームの格
納アドレス(16ヒノト)を算出し、該アトルスをアド
レスバス4.1bを介してVRAM7bに出力する。ま
た静止画アドレス制御回路24は、CPU2から指示さ
れる静止画の上記筋原れ画像変換処理時に、CPU2か
らCPUインタフェース回路21及びデータバス40を
介して入力される画面のオフセノトデータHp、 V
p、 I−1反転データトIF及びV反転データVF、
上記筋原れ画像変換処理時の処理定数Sp、Hpiを含
む制御データと、HVカウンタ31から入力されるカウ
ンタデータHc及びVcに基づいて、上記筋原れ画像変
換処理時の静止画のドツトに対応する上記キャラクタネ
ームの格納アドレスを算出し、該アドレスをアドレスバ
ス41bを介してVRAM7bに出力する。
なお、上記静止画ア1−レス制御回路24はまた、入力
される画面のオフセソトデータHp、Vpに基づいて画
面のスクロール処理を行った後の静止画の1ドツトに対
応するキャラクタネームの格納アドレスを算出するとと
もに、入力されるH反転データHFか” H”であると
き■(反転処理を行った後の静止画の1ドツトに対応す
るキャラクタネーム=23− の格納アドレスを算出し、また、入力されるV反転デー
タVFが°”11゛であるとき■反転処理を行った後の
静止画の1ドツトに対応するキャラクタネームの格納ア
ドレスを算出する。ここで、上記動画アドレス制御回路
24て算出される16ビツトのアドレスは、第8図に示
すように、上位2ビツトが°′OO“であって、下位1
4ビツトか静止画の表示位置に対応する上記キャラクタ
の位置データyc(7ビソト)とxc(7ヒソト)であ
る。
される画面のオフセソトデータHp、Vpに基づいて画
面のスクロール処理を行った後の静止画の1ドツトに対
応するキャラクタネームの格納アドレスを算出するとと
もに、入力されるH反転データHFか” H”であると
き■(反転処理を行った後の静止画の1ドツトに対応す
るキャラクタネーム=23− の格納アドレスを算出し、また、入力されるV反転デー
タVFが°”11゛であるとき■反転処理を行った後の
静止画の1ドツトに対応するキャラクタネームの格納ア
ドレスを算出する。ここで、上記動画アドレス制御回路
24て算出される16ビツトのアドレスは、第8図に示
すように、上位2ビツトが°′OO“であって、下位1
4ビツトか静止画の表示位置に対応する上記キャラクタ
の位置データyc(7ビソト)とxc(7ヒソト)であ
る。
VRAM7bは、静止画アドレス制御回路24から入力
されるアドレスに格納された8ビツトのキャラクタネー
ムをデータバス42bを介して静止画アドレス制御回路
24に出力する。これに応答して静止画アドレス制御回
路24は、上位2ビツトの00′”と、入力される8ビ
ットのキャラクタネームと、静止画の表示位置に対応す
る」1記ドツトの位置データyd(3ビツト)及びxd
(3ヒツト)から構成されるアドレスをアドレスバス4
1aを介してV RA M 7 aに出力する。
されるアドレスに格納された8ビツトのキャラクタネー
ムをデータバス42bを介して静止画アドレス制御回路
24に出力する。これに応答して静止画アドレス制御回
路24は、上位2ビツトの00′”と、入力される8ビ
ットのキャラクタネームと、静止画の表示位置に対応す
る」1記ドツトの位置データyd(3ビツト)及びxd
(3ヒツト)から構成されるアドレスをアドレスバス4
1aを介してV RA M 7 aに出力する。
VRAM7aは、静止画アドレス制御回路24から入力
されるアドレスに格納された8ビツトの色データをデー
タバス42aを介して静止画データ処理回路25に出力
する。これに応答して静止画データ処理回路25は、入
力された1ドツト当たり8ビツトの色データをラッチし
た後、HVカウンタ31から出力されるHc倍信号基づ
いて上記8ビツトの色データを優先度制御回路26に出
力する。
されるアドレスに格納された8ビツトの色データをデー
タバス42aを介して静止画データ処理回路25に出力
する。これに応答して静止画データ処理回路25は、入
力された1ドツト当たり8ビツトの色データをラッチし
た後、HVカウンタ31から出力されるHc倍信号基づ
いて上記8ビツトの色データを優先度制御回路26に出
力する。
優先度制御回路26は、動画データ処理回路23から入
力される7ビツトの上記動画データと静止画データ処理
回路25から入力される6ビyトの上記静止画データか
ら、動画データ内に含まれる2ビツトの優先度データに
基づいて優先判定を行い、優先度の高い動画データ又は
静止画データを色信号発生器29に出力する。ここで、
優先度制御回路26は、入力される動画データの優先度
データか“OO″′であるとき8ビツトの色データから
なる静止画データを色信号発生器29に出力し、一方、
入力される動画データの優先度データか′。
力される7ビツトの上記動画データと静止画データ処理
回路25から入力される6ビyトの上記静止画データか
ら、動画データ内に含まれる2ビツトの優先度データに
基づいて優先判定を行い、優先度の高い動画データ又は
静止画データを色信号発生器29に出力する。ここで、
優先度制御回路26は、入力される動画データの優先度
データか“OO″′であるとき8ビツトの色データから
なる静止画データを色信号発生器29に出力し、一方、
入力される動画データの優先度データか′。
01″であるとき最上位3ビツト°’o o o’”と
3ビソ1・の色バレントデータと2ビツトの色データか
らなる計8ビットの動画データを色信号発生器29に出
力する。
3ビソ1・の色バレントデータと2ビツトの色データか
らなる計8ビットの動画データを色信号発生器29に出
力する。
色信号発生器29は、8ビットのアドレスを有するRA
Mにてなる色パレットテーブルを備え、CPU2からC
PUインタフェース回路21及びデータハス40を介し
て予め入力される色信号データか上記色パレットテーブ
ルに格納される。色信号発生器29は、優先度制御回路
26から入力される8ビットの動画データ又は静止画デ
ータを上記色パレットテーブルのアドレスに出力して当
該アドレスに格納されている色信号データを読み出した
後、読み出された色信号データを各色5ビットのRGB
分離分離クジタル信号GB信号に変換して、I−(Vカ
ウンタ31から出力されるHc倍信号びVc倍信号基つ
いて、ティスプレィ装置8及びNTSCエンコーダ32
に出力する。NTSCエンコータ32は入力されたRG
B分離分離クシタル信号色毎にデジタル/アナログ変換
した後、公知のNTSCカラーテレビ信号に符号化して
出力端子43に出力する。
Mにてなる色パレットテーブルを備え、CPU2からC
PUインタフェース回路21及びデータハス40を介し
て予め入力される色信号データか上記色パレットテーブ
ルに格納される。色信号発生器29は、優先度制御回路
26から入力される8ビットの動画データ又は静止画デ
ータを上記色パレットテーブルのアドレスに出力して当
該アドレスに格納されている色信号データを読み出した
後、読み出された色信号データを各色5ビットのRGB
分離分離クジタル信号GB信号に変換して、I−(Vカ
ウンタ31から出力されるHc倍信号びVc倍信号基つ
いて、ティスプレィ装置8及びNTSCエンコーダ32
に出力する。NTSCエンコータ32は入力されたRG
B分離分離クシタル信号色毎にデジタル/アナログ変換
した後、公知のNTSCカラーテレビ信号に符号化して
出力端子43に出力する。
第3図(A)は、上記静止画アドレス制御回路24が行
う静止画に対する上記筋流れ画像変換処理を示す図であ
る。第3図(A)において、」二連と同様にデイスプレ
ィ装置8の表示画面上における水平方向のドツト単位の
座標をXとし、垂直方向のドツト単位の座標をyとする
。なお、第3図においては、y方向を第4図に示したy
方向とは便宜上述にとり、また、垂直方向のオフセット
データVpをOとしている。
う静止画に対する上記筋流れ画像変換処理を示す図であ
る。第3図(A)において、」二連と同様にデイスプレ
ィ装置8の表示画面上における水平方向のドツト単位の
座標をXとし、垂直方向のドツト単位の座標をyとする
。なお、第3図においては、y方向を第4図に示したy
方向とは便宜上述にとり、また、垂直方向のオフセット
データVpをOとしている。
第3図(A)において、上記筋流れ画像変換処理前の元
の静止画100を破線で示し、一方、上記筋流れ画像変
換処理後の静止画110を実線で示している。ここで、
Vc=y=Qのときの元の静止画100に対する上記筋
原れ画像変換処理後の静止画110の水平方向の移動長
さ(以下、オフセット長さという。)をHpiとする。
の静止画100を破線で示し、一方、上記筋流れ画像変
換処理後の静止画110を実線で示している。ここで、
Vc=y=Qのときの元の静止画100に対する上記筋
原れ画像変換処理後の静止画110の水平方向の移動長
さ(以下、オフセット長さという。)をHpiとする。
また、y=n−1のときの−1−記オフセント長さをO
F(n−1)とし、y=nのときの上記オフセット長さ
をOF (n)とする。ここて、上記オフセット長さO
F (n)とOF(n−1)の関係を次式で表す。
F(n−1)とし、y=nのときの上記オフセット長さ
をOF (n)とする。ここて、上記オフセット長さO
F (n)とOF(n−1)の関係を次式で表す。
OF(n)=OF(n−1)+Sp・OF(n−1)・
(1) OF (−1) =Hp i ・・(2
)ここで、上記Spは、1本の走査線毎に上記筋流れ画
像変換処理を行うオフセット長さの変化割合を示す。従
って、元の座標をP(x+、y+)とし、上記筋原れ画
像変換処理後の座標をQ (X2. y2)とすると、
上記座標PとQの関係は、次式で表される。
(1) OF (−1) =Hp i ・・(2
)ここで、上記Spは、1本の走査線毎に上記筋流れ画
像変換処理を行うオフセット長さの変化割合を示す。従
って、元の座標をP(x+、y+)とし、上記筋原れ画
像変換処理後の座標をQ (X2. y2)とすると、
上記座標PとQの関係は、次式で表される。
X2=OF (n) 十x、 −(3)
y2=y+ −(4)(
3)式及び(4)式において、元の静止画の座標p (
x+、 y+)は、第4図のVRAMエリア50におけ
る上述のオフセットデータHp、Vp並ひにVHカウン
タ31から出力される」1記カウンタデータl(c、V
cを用いて次式で表される。
y2=y+ −(4)(
3)式及び(4)式において、元の静止画の座標p (
x+、 y+)は、第4図のVRAMエリア50におけ
る上述のオフセットデータHp、Vp並ひにVHカウン
タ31から出力される」1記カウンタデータl(c、V
cを用いて次式で表される。
x、=Hp+Hc −(5)y
、=Vp+Vc −(6)
従って、(3)式及び(4)式にそれぞれL記(1)式
、(5)式及び(6)式を代入してX2及びy2を求め
ると、x2及びy2は次式で表される。
、=Vp+Vc −(6)
従って、(3)式及び(4)式にそれぞれL記(1)式
、(5)式及び(6)式を代入してX2及びy2を求め
ると、x2及びy2は次式で表される。
x、=Hp+Hc+OF(n−1)4−3p=OF(n
−1)y2=Vp+Vc ・・・(
8)ここで、便宜上、上記(7)式の右辺におけるH
c以外の項を次式のようにHppとおく。
−1)y2=Vp+Vc ・・・(
8)ここで、便宜上、上記(7)式の右辺におけるH
c以外の項を次式のようにHppとおく。
Hpp=Hp十OF(n−1,)+5p=OF(n −
1)・(9) 第2図は、上記(7)式及び(8)式を用いて上記筋流
れ画像変換処理時の座標(X2172)を求めた後、静
止画スクリーンエリア62の格納アドレス、並びに静止
画キャラクタエリア61の格納アトルスを出力するため
の静止画アドレス制御回路24の回路図である。
1)・(9) 第2図は、上記(7)式及び(8)式を用いて上記筋流
れ画像変換処理時の座標(X2172)を求めた後、静
止画スクリーンエリア62の格納アドレス、並びに静止
画キャラクタエリア61の格納アトルスを出力するため
の静止画アドレス制御回路24の回路図である。
第2図において、静止画アドレス制御回路24は15個
の遅延型フリップフロ、プFF1ないしFF9.FFI
IないしFF16を備え、各フリップフロップFFIな
いしFF9.FFIIないしFF16はそれぞれクロッ
クの立ぢ」二かり時に入力端子に入力される信号をラッ
チして出力端子に出力する。オフセット長さOF (n
)を計算するオフセット計算回路OFCIは、3個のフ
リップフロップFFI、FF2.FF5と、乗算器MP
Yと、加算器ADDIと、切り換え器sw1を備える。
の遅延型フリップフロ、プFF1ないしFF9.FFI
IないしFF16を備え、各フリップフロップFFIな
いしFF9.FFIIないしFF16はそれぞれクロッ
クの立ぢ」二かり時に入力端子に入力される信号をラッ
チして出力端子に出力する。オフセット長さOF (n
)を計算するオフセット計算回路OFCIは、3個のフ
リップフロップFFI、FF2.FF5と、乗算器MP
Yと、加算器ADDIと、切り換え器sw1を備える。
なお、フリップフロップFF12には、タイミング信号
発生器30から出力される10.274MHzのクロッ
ク]、OMCKか反転された反転クロックか人力され、
フリップフロップFF11ないしFF16にはそれぞれ
タイミング信号発生器30から出力される5、37MH
zのクロック5MCKか反転された反転クロックか入力
される。
発生器30から出力される10.274MHzのクロッ
ク]、OMCKか反転された反転クロックか人力され、
フリップフロップFF11ないしFF16にはそれぞれ
タイミング信号発生器30から出力される5、37MH
zのクロック5MCKか反転された反転クロックか入力
される。
また、フリップフロップFF5には、タイミング信号発
生器30から発生されるクロック信号FF5 CKか入
力される。
生器30から発生されるクロック信号FF5 CKか入
力される。
オフセット計算回路OFCIにおいて、フリップフロッ
プFFr、FF2はそれぞれ、CPU2において計算さ
れCPU2からCPUインタフェース回路21及びデー
タバス40を介して入力される上記筋原れ画像変換処理
時の制御データSp。
プFFr、FF2はそれぞれ、CPU2において計算さ
れCPU2からCPUインタフェース回路21及びデー
タバス40を介して入力される上記筋原れ画像変換処理
時の制御データSp。
Hplを、CPU2から送信されるクロックの立ち上が
り時にラッチして、乗算器MPYのa入力端子、及び切
り換え器sw1のb入力端子に出ツJする。乗算器MP
Yは、a入力端子に入力されるデータと、フリップフロ
ップFF5から出ツJされb入力端子に入力されるデー
タを乗算した後、乗算結果のデータを加算器ADD 1
の8人ツノ端子に出力する。加算器ADD lは、a入
力端子に入ツJされるデータとフリップフロップFF5
から出力されb入力端子に入力されるデータを加算して
切り換え器sw1のa入力端子に出力する。切り換え器
SW1は、タイミング信号発生器3oがら出力されるX
S信号に基づいて、上記a、b入力端子に入力される各
データのうち1個のデータをフリップフロップFF5を
介して、加算器ADD2のb入力端子に出力するととも
に、乗算器MPYのb入力端子及び加算器ADDlのb
入力端子に出力する。以」二のように構成されたオフセ
ット計算量路○FC]は、詳細後述するように、Vc=
nのときの上記オフセット長さOF (n)をフリップ
フロップF F 5の出ノJ端子から出力する。
り時にラッチして、乗算器MPYのa入力端子、及び切
り換え器sw1のb入力端子に出ツJする。乗算器MP
Yは、a入力端子に入力されるデータと、フリップフロ
ップFF5から出ツJされb入力端子に入力されるデー
タを乗算した後、乗算結果のデータを加算器ADD 1
の8人ツノ端子に出力する。加算器ADD lは、a入
力端子に入ツJされるデータとフリップフロップFF5
から出力されb入力端子に入力されるデータを加算して
切り換え器sw1のa入力端子に出力する。切り換え器
SW1は、タイミング信号発生器3oがら出力されるX
S信号に基づいて、上記a、b入力端子に入力される各
データのうち1個のデータをフリップフロップFF5を
介して、加算器ADD2のb入力端子に出力するととも
に、乗算器MPYのb入力端子及び加算器ADDlのb
入力端子に出力する。以」二のように構成されたオフセ
ット計算量路○FC]は、詳細後述するように、Vc=
nのときの上記オフセット長さOF (n)をフリップ
フロップF F 5の出ノJ端子から出力する。
HVカウンタ31から出力される8ビツトのカウンタデ
ータHcが、+Jl他的オアゲー1−X0RIの第1の
入力端子に入力される。フリップフロップFF6はHV
カウンタ31から出力される8ビツトのカウンタデータ
VCをラッチして排他的オアケー1− X OR2の第
1の入力端子に出力する。フリップフロップFF7及び
8はそれぞれ、CPtJ2からCPUインタフェース回
路21及びデータハス40を介して入力される1ビツト
のH反転データHFと1ヒツトの■反転データVFを、
CPU2から出力されるクロックの立し」−かり時にラ
ッチして、上記1ビツトのH反転データHFと各ビット
が同一のレベルを有する8ビツトのデータと、上記]ピ
ッ)・のV反転テークVFと各ヒツトが同一のレベルを
有する8ビツトのデータをそれぞれ、排他的オアケート
XOR1,X0R2の名筆2の入力端子に出力する。
ータHcが、+Jl他的オアゲー1−X0RIの第1の
入力端子に入力される。フリップフロップFF6はHV
カウンタ31から出力される8ビツトのカウンタデータ
VCをラッチして排他的オアケー1− X OR2の第
1の入力端子に出力する。フリップフロップFF7及び
8はそれぞれ、CPtJ2からCPUインタフェース回
路21及びデータハス40を介して入力される1ビツト
のH反転データHFと1ヒツトの■反転データVFを、
CPU2から出力されるクロックの立し」−かり時にラ
ッチして、上記1ビツトのH反転データHFと各ビット
が同一のレベルを有する8ビツトのデータと、上記]ピ
ッ)・のV反転テークVFと各ヒツトが同一のレベルを
有する8ビツトのデータをそれぞれ、排他的オアケート
XOR1,X0R2の名筆2の入力端子に出力する。
排他的オアゲ−1−XORIは、第1の入力端子に入力
された8ピントのデータと第2の入力端子に入力された
8ビツトのデータの排他的論理和の演算を行い、8ビッ
トの演算結果のデータを切り換え器sw2のa入力端子
に出力する。また排他的オアゲートX0R2は上記排他
的オアケートX0RIと同様に動作し、8ビツトの演算
結果のデータをフリップフロップFF9を介して切り換
え器SW2のb入力端子に出力する。切り換え器SW2
は、タイミング信号発生器30から出力されるYS信号
に基づいてa、b入力端子に入力される各データのうち
1個の8ピツ1へのデータを加算器ADD3のb入力端
子に出力する。
された8ピントのデータと第2の入力端子に入力された
8ビツトのデータの排他的論理和の演算を行い、8ビッ
トの演算結果のデータを切り換え器sw2のa入力端子
に出力する。また排他的オアゲートX0R2は上記排他
的オアケートX0RIと同様に動作し、8ビツトの演算
結果のデータをフリップフロップFF9を介して切り換
え器SW2のb入力端子に出力する。切り換え器SW2
は、タイミング信号発生器30から出力されるYS信号
に基づいてa、b入力端子に入力される各データのうち
1個の8ピツ1へのデータを加算器ADD3のb入力端
子に出力する。
フリップフロップFF3は、cpu2からCPUインタ
フェース回路21及びデータバス40を介して入力され
るy方向のオフセットデータVp(10ビ・yDを、C
PU2から出力されるクロックの立ぢ」二かり時にラッ
チして切り換え器SW3のa入力端子に出力する。また
、フリップフロップFF4は、CPU2からCPLJイ
ンタフェース回路21及びデータハス40を介して人力
されるX方向のオフセットデータHp(10ビツト)を
、CPU2から出力されるクロックの立ち上かり時にラ
ッチして加算器ADD2のa入力端子に出力する。
フェース回路21及びデータバス40を介して入力され
るy方向のオフセットデータVp(10ビ・yDを、C
PU2から出力されるクロックの立ぢ」二かり時にラッ
チして切り換え器SW3のa入力端子に出力する。また
、フリップフロップFF4は、CPU2からCPLJイ
ンタフェース回路21及びデータハス40を介して人力
されるX方向のオフセットデータHp(10ビツト)を
、CPU2から出力されるクロックの立ち上かり時にラ
ッチして加算器ADD2のa入力端子に出力する。
加算器ADD2は、a入力端子に入力されるデータと1
〕入力端子に入力されるデータを加算して、加算結果の
データを切り換え器sw3のa入力端子に出力する。切
り換え器SW3は、タイミング信号発生器30から出力
されるZS信号に基づいてa、b入力端子に入力される
各データのうぢ1個の10ヒ、トのデータを加算器AD
D3のa入力端子に出力する。
〕入力端子に入力されるデータを加算して、加算結果の
データを切り換え器sw3のa入力端子に出力する。切
り換え器SW3は、タイミング信号発生器30から出力
されるZS信号に基づいてa、b入力端子に入力される
各データのうぢ1個の10ヒ、トのデータを加算器AD
D3のa入力端子に出力する。
加算器ADD3は、a入力端子に入力されるlOヒツト
のデータとb入力端子に入力される10ビツトのデータ
を加算して、加Nu 果の10ヒツトのデータをフリッ
プフロップFFII、FFI2に出力する。
のデータとb入力端子に入力される10ビツトのデータ
を加算して、加Nu 果の10ヒツトのデータをフリッ
プフロップFFII、FFI2に出力する。
フリップフロップFFIIは、入力された10ビ、1・
のデータをラッチした後、上位7ビツトのデータycを
3ステートバツフアアンプBA2を介してアドレスバス
B41bの上位3ビツト目から」1位8ビット目のビッ
トに出力するとともに、下位3ビツトのデータydをフ
リップフロップFFl5に出力する。フリップフロップ
FF12は、入力された10ビツトのデータXCをラッ
チした後、フリップフロップFF13に出力する。フリ
ップフロップFF13は、入力された10ビツトのデー
タをラッチした後、」二値7ビントのデータXCを3ス
テートバッファアンプBA3を介してアドレスバス54
4bの最下位7ビツトに出力するとともに、下位3ビツ
トのデータxdをフリップフロップFF15に出力する
。
のデータをラッチした後、上位7ビツトのデータycを
3ステートバツフアアンプBA2を介してアドレスバス
B41bの上位3ビツト目から」1位8ビット目のビッ
トに出力するとともに、下位3ビツトのデータydをフ
リップフロップFFl5に出力する。フリップフロップ
FF12は、入力された10ビツトのデータXCをラッ
チした後、フリップフロップFF13に出力する。フリ
ップフロップFF13は、入力された10ビツトのデー
タをラッチした後、」二値7ビントのデータXCを3ス
テートバッファアンプBA3を介してアドレスバス54
4bの最下位7ビツトに出力するとともに、下位3ビツ
トのデータxdをフリップフロップFF15に出力する
。
フリップフロップF F ]、 4は、VRAM7bか
らデータバスB42bを介して入力された8ビットのキ
ャラクタネームのデータをラッチした後、3ステートバ
ツフアアンプBA5を介してアドレスバスA41aの」
二値3ビット目から上位7ビツト目のヒツトに出力する
。フリップフロップFF15は入力された2個の3ビツ
トのデータyd、 xdをラッチした後、フリップフロ
ップFF]6及び3ステートハソフアアンプBA6を介
してアドレスバスA41aの最下位6ヒ・ノドに出力す
る。
らデータバスB42bを介して入力された8ビットのキ
ャラクタネームのデータをラッチした後、3ステートバ
ツフアアンプBA5を介してアドレスバスA41aの」
二値3ビット目から上位7ビツト目のヒツトに出力する
。フリップフロップFF15は入力された2個の3ビツ
トのデータyd、 xdをラッチした後、フリップフロ
ップFF]6及び3ステートハソフアアンプBA6を介
してアドレスバスA41aの最下位6ヒ・ノドに出力す
る。
なお、3ステートバツフアアンプBAIの2ビットの入
力端子はアースに接続され、該3ステートバツフアアン
プBAIの2ヒツトの出力端子は、アドレスバス841
bの最上位2ビツトに接続される。3ステートバツフア
アンプBA4の2ビ。
力端子はアースに接続され、該3ステートバツフアアン
プBAIの2ヒツトの出力端子は、アドレスバス841
bの最上位2ビツトに接続される。3ステートバツフア
アンプBA4の2ビ。
1・の入力端子はアースに接続され、該3ステートバッ
ファアンプB A、 4の2ピントの出力端子は、アド
レスバスA41aの最上位2ヒツトに接続される。
ファアンプB A、 4の2ピントの出力端子は、アド
レスバスA41aの最上位2ヒツトに接続される。
第9図(A)及び(B)のP及びQは第2図の静止画ア
ドレス制御回路24の動作を示すタイミンクチャートで
あり、以下、第9図(A)及び(B)を参照して、静止
画アドレス制御回路24の動作について説明する。なお
、第9図(A)及び(B)のRは、後述する第2の実施
例のオフセット計算回路OFC2を備える静止画アドレ
ス制御回路24の動作のみに係るタイミングチャートで
ある。
ドレス制御回路24の動作を示すタイミンクチャートで
あり、以下、第9図(A)及び(B)を参照して、静止
画アドレス制御回路24の動作について説明する。なお
、第9図(A)及び(B)のRは、後述する第2の実施
例のオフセット計算回路OFC2を備える静止画アドレ
ス制御回路24の動作のみに係るタイミングチャートで
ある。
ここで、第3図を参照して上述したように、第4図のV
RAMエリア50のうち表示画像エリア51内に位置す
る静止画を」1記制御データSl)、Hpiに基づいて
上記筋原れ画像変換処理を行う静止画アドレス制御回路
24の処理動作について述べる。
RAMエリア50のうち表示画像エリア51内に位置す
る静止画を」1記制御データSl)、Hpiに基づいて
上記筋原れ画像変換処理を行う静止画アドレス制御回路
24の処理動作について述べる。
なお、上記制御データSp、HpiかCPU2において
予め計算され、CPU2からCPUインタフェース回路
21及びデータバス40を介してフリップフロップFF
I、FF2に入力されてラッチされる。また、画面の上
記オフセットデータVp、)Ip、並びに静止画につい
てのH反転データHF及びV反転データHFがそれぞれ
、CPU2から出力されてCPUインタフェース回路2
1及びデータバス40を介してフリップフロップFF3
゜FF4.FF7.FF8に入力されてラッチされる。
予め計算され、CPU2からCPUインタフェース回路
21及びデータバス40を介してフリップフロップFF
I、FF2に入力されてラッチされる。また、画面の上
記オフセットデータVp、)Ip、並びに静止画につい
てのH反転データHF及びV反転データHFがそれぞれ
、CPU2から出力されてCPUインタフェース回路2
1及びデータバス40を介してフリップフロップFF3
゜FF4.FF7.FF8に入力されてラッチされる。
ここで、H反転データHFか” H”のときHVカウン
タ31から入力されるデータHcか排他的オアケー)X
OR1によって反転されて切り換え器SW2のa入力端
子に出力され、一方、■」反転データHFか”′L゛の
ときHVカウンタ31から入力されるデータHcかその
まま排他的オアケートX○R1を介して切り換え器sw
2のa入力端子に出力される。また、■反転データVF
か“H゛のときHVカウンタ31から入力されフリップ
フロップF F 6に1走査線の処理の間にラッチされ
るデータVCが、排他的オアケー1− X OR2によ
って反転されてフリップフロップFF9に入力されてラ
ッチされ、一方、■反転データVFかL”のとき上記デ
ータVCかそのまま排他的オアケートX○R2を介して
フリップフロップFF9に入力されてラッチされる。上
記排他的オアケー1−X0R1及びX0R2の反転動作
によって、それぞれ静止画のH反転及びV反転の動作が
行なわれる。上記1ツト他的オアケー1−XORl及び
X0R2から出力されるデータは、反転されるか否かに
かかわらず、以下説明の便宜上、それぞれデータHc及
びVcと呼ふ。
タ31から入力されるデータHcか排他的オアケー)X
OR1によって反転されて切り換え器SW2のa入力端
子に出力され、一方、■」反転データHFか”′L゛の
ときHVカウンタ31から入力されるデータHcかその
まま排他的オアケートX○R1を介して切り換え器sw
2のa入力端子に出力される。また、■反転データVF
か“H゛のときHVカウンタ31から入力されフリップ
フロップF F 6に1走査線の処理の間にラッチされ
るデータVCが、排他的オアケー1− X OR2によ
って反転されてフリップフロップFF9に入力されてラ
ッチされ、一方、■反転データVFかL”のとき上記デ
ータVCかそのまま排他的オアケートX○R2を介して
フリップフロップFF9に入力されてラッチされる。上
記排他的オアケー1−X0R1及びX0R2の反転動作
によって、それぞれ静止画のH反転及びV反転の動作が
行なわれる。上記1ツト他的オアケー1−XORl及び
X0R2から出力されるデータは、反転されるか否かに
かかわらず、以下説明の便宜上、それぞれデータHc及
びVcと呼ふ。
さらに、」1記筋原れ画像変換処理前の元の静止画のキ
ャラクタネーム及び色データがそれぞれ、VRAMB7
bの静止画スクリーンエリア62及びVRAMA7aの
静止画キャラクタエリアに予め記憶されているものとす
る。
ャラクタネーム及び色データがそれぞれ、VRAMB7
bの静止画スクリーンエリア62及びVRAMA7aの
静止画キャラクタエリアに予め記憶されているものとす
る。
第9図(A)及び(B)において、タイミング信号発生
器30から出力される5、]、37MHzのクロック5
MCKの各立ち上がり及び各立ち下がり時を、説明の便
宜」二、時刻t1..t2.t3.−.t15、・・、
t2L ・・、t35とする。ここで、時刻t1から
時刻t22までの処理は、Vc=Qのときの上記筋原れ
画像変換処理後の座杆データX2、y、を求める処理で
あり、時刻t22以降の処理は、Vc=1のときの処理
である。
器30から出力される5、]、37MHzのクロック5
MCKの各立ち上がり及び各立ち下がり時を、説明の便
宜」二、時刻t1..t2.t3.−.t15、・・、
t2L ・・、t35とする。ここで、時刻t1から
時刻t22までの処理は、Vc=Qのときの上記筋原れ
画像変換処理後の座杆データX2、y、を求める処理で
あり、時刻t22以降の処理は、Vc=1のときの処理
である。
時刻t1から時刻t2において、切り換え器SW1がb
側に切り換えられ、フリップフロップFF2から出力さ
れるデータHpiか切り換え器SW1を介してフリップ
フロップf? F 5に入ノJされ、時刻t2において
クロックFF5CKの立ぢ」二かりに応答してフリップ
フロップFF5は、上記データHpiをラッチして、オ
フセット長さOF(0)として、加算器ADD2のb入
力端子に出力する。
側に切り換えられ、フリップフロップFF2から出力さ
れるデータHpiか切り換え器SW1を介してフリップ
フロップf? F 5に入ノJされ、時刻t2において
クロックFF5CKの立ぢ」二かりに応答してフリップ
フロップFF5は、上記データHpiをラッチして、オ
フセット長さOF(0)として、加算器ADD2のb入
力端子に出力する。
次いで、時刻t2から時刻t3において、切り換え器S
W2及びSW3かともにa側に切り換えられ、データI
4 pかフリップフロップFF4から加算器ADD2の
a入力端子に入力される。このとき、加算器A D I
) 2は、データ)(pとOF (0)を加算して、加
算結果のデータHpp=Hp十〇F(0)を切り換え器
sw3を介して加算器AI)D3のa入力端子に出力す
る。一方、データHcが排他的オアケー1−X0RIか
ら切り換え器SW2を介して加算器ADD3のb入力端
子に入力される。従って、加算器ADD3はデータHp
pとHcを加算して、加算結果のデータx、=)(pp
+I(cをフリップフロップFF12に出力する。
W2及びSW3かともにa側に切り換えられ、データI
4 pかフリップフロップFF4から加算器ADD2の
a入力端子に入力される。このとき、加算器A D I
) 2は、データ)(pとOF (0)を加算して、加
算結果のデータHpp=Hp十〇F(0)を切り換え器
sw3を介して加算器AI)D3のa入力端子に出力す
る。一方、データHcが排他的オアケー1−X0RIか
ら切り換え器SW2を介して加算器ADD3のb入力端
子に入力される。従って、加算器ADD3はデータHp
pとHcを加算して、加算結果のデータx、=)(pp
+I(cをフリップフロップFF12に出力する。
このデータX、は、時刻t3においてフリップフロップ
FF12によってラッチされた後、時刻t4において、
フリップフロップFF13にラッチされる。
FF12によってラッチされた後、時刻t4において、
フリップフロップFF13にラッチされる。
次いで、時刻t3から時刻t4において、切り換え器s
w2及びSW3がともにb側に切り換えられ、データV
pがフリップフロップFF3から切り換え器SW3を介
して加算器ADD3のa入力端子に人力される。一方、
データVcが〕Iル。
w2及びSW3がともにb側に切り換えられ、データV
pがフリップフロップFF3から切り換え器SW3を介
して加算器ADD3のa入力端子に人力される。一方、
データVcが〕Iル。
プフロツプ9から切り換え器SW2を介して加算器AD
D3のb入力端子に入力される。従って、加算器ADD
3はデータVpとVcを加算して、加算結果のデータy
2=Vp+VcをフリップフロップFFIIに出力する
。このデータy、は時刻t4においてフリップフロップ
FFIIによってラッチされる。
D3のb入力端子に入力される。従って、加算器ADD
3はデータVpとVcを加算して、加算結果のデータy
2=Vp+VcをフリップフロップFFIIに出力する
。このデータy、は時刻t4においてフリップフロップ
FFIIによってラッチされる。
上述の時刻t2から時刻t3においてVc=Qであって
Hc=0のときのデータX、が計算され、時刻t3から
時刻t4においてVc=QてあってHe=0のときのデ
ータy2が計算される。以下、時刻t4以降において、
データHcが1から255までのデータX2及びy2か
同様に計算されて、1走査線分のデータX21 Y2か
計算される。
Hc=0のときのデータX、が計算され、時刻t3から
時刻t4においてVc=QてあってHe=0のときのデ
ータy2が計算される。以下、時刻t4以降において、
データHcが1から255までのデータX2及びy2か
同様に計算されて、1走査線分のデータX21 Y2か
計算される。
時刻t4において、タイミング信号発生器30から出力
されるAE倍信号立ち下がり、このとき3ステートバツ
フアアンプBAIないしBA6がイネ−フルされる。従
って、時刻t4から時刻t6において、3ステートバツ
フアアンプBAIから出力される最上位2ビツトのデー
タ′”00”と、フリップフロップFFII及びFF1
3にそれぞれラッチされたHc=Qのときのデータy2
(10ビ、。
されるAE倍信号立ち下がり、このとき3ステートバツ
フアアンプBAIないしBA6がイネ−フルされる。従
って、時刻t4から時刻t6において、3ステートバツ
フアアンプBAIから出力される最上位2ビツトのデー
タ′”00”と、フリップフロップFFII及びFF1
3にそれぞれラッチされたHc=Qのときのデータy2
(10ビ、。
!・)及びx2(1,0ビット)のうちのそれぞれ各−
L位7ビツトの上記yc及びxcから構成される計16
ビツトのアドレスCAAOがアドレスバス1341bを
介してVRAMB7bに出力され、VRAMB7bは時
刻t5において該アドレスCAAOを入力する。なお、
フリップフロップFFII及びFFl3にそれぞれラッ
チされた■1C−Oのときのデータy、及びX2のうち
の各下位3ビツトのデータYd及びxdはそれぞれ、フ
リップフロップFF15を介してフリップフロップF
F 1.6に出力されてラッチされる。
L位7ビツトの上記yc及びxcから構成される計16
ビツトのアドレスCAAOがアドレスバス1341bを
介してVRAMB7bに出力され、VRAMB7bは時
刻t5において該アドレスCAAOを入力する。なお、
フリップフロップFFII及びFFl3にそれぞれラッ
チされた■1C−Oのときのデータy、及びX2のうち
の各下位3ビツトのデータYd及びxdはそれぞれ、フ
リップフロップFF15を介してフリップフロップF
F 1.6に出力されてラッチされる。
以下、時刻t6以降において、上記クロック5MCKの
周期で、Vc=OのときのデータHcが1から255ま
での上記データyc及びxcを含むアドレスCAA 1
ないしCA、 A 255が周期的に繰り返してアドレ
スバスB41bを介してVRAMB7bに出力され、ま
た各データHcに対する上記データyd及びxdはそれ
ぞれ上述と同様に、フリップフロップF F ]、 5
を介してフリップフロップFF16に出力されてラッチ
される。
周期で、Vc=OのときのデータHcが1から255ま
での上記データyc及びxcを含むアドレスCAA 1
ないしCA、 A 255が周期的に繰り返してアドレ
スバスB41bを介してVRAMB7bに出力され、ま
た各データHcに対する上記データyd及びxdはそれ
ぞれ上述と同様に、フリップフロップF F ]、 5
を介してフリップフロップFF16に出力されてラッチ
される。
VRAM7bは、静止画アドレス制御回路24からアド
レスバスB41bを介して入力されるアドレスCAAO
ないしCCA255に応答して、各アドレスに格納され
た8ビツトのキャラクタネームCAOないしCA255
を」1記クロック5MCKの周期で、データバスB42
bを介して静止画アドレス制御回路24内のフリップフ
ロップFF14に出力し、該8ビツトのキャラクタネー
ムCAQないしCA255がフリップフロップFF14
にラッチされる。
レスバスB41bを介して入力されるアドレスCAAO
ないしCCA255に応答して、各アドレスに格納され
た8ビツトのキャラクタネームCAOないしCA255
を」1記クロック5MCKの周期で、データバスB42
bを介して静止画アドレス制御回路24内のフリップフ
ロップFF14に出力し、該8ビツトのキャラクタネー
ムCAQないしCA255がフリップフロップFF14
にラッチされる。
一方、上記キャラクタネームに対応するデータyd及び
xd(計6ビツト)か上述のようにフリップフロップF
F16にラッチされている。従って、時刻t8から時刻
LIOにおいて、最上位2ビツトの一43= ” o o ”と、フリップフロップFF14にラッチ
された8ビツトのキャラクタネームのデータと、データ
Hc=Oのときのデータydとxd(計6ビソh)から
構成される16ビツトのアドレスCCAOが、3ステー
トハ、ファアンプBA4ないしBA6及びアドレスバス
A4.1aを介してVRAM7aに出力され、VRAM
A7aは時刻t9において該アドレスCCAOを入力す
る。以下、時刻tlo以降において、同様に、データH
cか1から255までの時の上記アドレスCCAlない
しCCA255が、静止画アドレス制御回路24からア
ドレスバスA41aを介してVRAMA7aに出力され
る。
xd(計6ビツト)か上述のようにフリップフロップF
F16にラッチされている。従って、時刻t8から時刻
LIOにおいて、最上位2ビツトの一43= ” o o ”と、フリップフロップFF14にラッチ
された8ビツトのキャラクタネームのデータと、データ
Hc=Oのときのデータydとxd(計6ビソh)から
構成される16ビツトのアドレスCCAOが、3ステー
トハ、ファアンプBA4ないしBA6及びアドレスバス
A4.1aを介してVRAM7aに出力され、VRAM
A7aは時刻t9において該アドレスCCAOを入力す
る。以下、時刻tlo以降において、同様に、データH
cか1から255までの時の上記アドレスCCAlない
しCCA255が、静止画アドレス制御回路24からア
ドレスバスA41aを介してVRAMA7aに出力され
る。
VRAM7aは、静止画アドレス制御回路24からアド
レスバスA4.Iaを介して入力されるアドレスCCA
OないしCCA255に応答して、各アドレスに格納さ
れた8ビツトの色データCDOないしCD255を上記
クロック5MCKの周期て、データバス42aを介して
静止画データ処理回路25に出力される。
レスバスA4.Iaを介して入力されるアドレスCCA
OないしCCA255に応答して、各アドレスに格納さ
れた8ビツトの色データCDOないしCD255を上記
クロック5MCKの周期て、データバス42aを介して
静止画データ処理回路25に出力される。
第9図(B)のP及びQはVc=]であるときの上記静
止画アドレス制御回路24の動作を示すタイミングチャ
ートである。
止画アドレス制御回路24の動作を示すタイミングチャ
ートである。
第9図(B)のP及びQの時刻t21からt22におい
て、切り換え器SWIはa側に切り換えられ、フリップ
フロップFF5は先の時刻t2においてラッチしたデー
タHpjを乗算器MPYのb入力端子に出力するととも
に、加算器ADD 1のb入力端子に出力する。このと
き、乗算器MPYは、データSpとデータHpiを乗算
して、その乗算結果のデータSp・Hpiを加算器AD
D1のa入力端子に出力する。これに応答して加算器A
DD 1は、上記データ5p−HpiとデータHpiを
加算して、その加算結果のデータOF (1) −Hp
i −3p+Hp iをフリップフロップFF5に出
力する。該データOF (1)は、時刻t22における
クロックFF5CKの立ち上がり時にラッチして加算器
ADD2のb入力端子に出力する。以下、」−述のVc
=Qの処理を同様にVc−1の処理が行われ、さらに、
同様にVcが2から223まての処理か行われる。
て、切り換え器SWIはa側に切り換えられ、フリップ
フロップFF5は先の時刻t2においてラッチしたデー
タHpjを乗算器MPYのb入力端子に出力するととも
に、加算器ADD 1のb入力端子に出力する。このと
き、乗算器MPYは、データSpとデータHpiを乗算
して、その乗算結果のデータSp・Hpiを加算器AD
D1のa入力端子に出力する。これに応答して加算器A
DD 1は、上記データ5p−HpiとデータHpiを
加算して、その加算結果のデータOF (1) −Hp
i −3p+Hp iをフリップフロップFF5に出
力する。該データOF (1)は、時刻t22における
クロックFF5CKの立ち上がり時にラッチして加算器
ADD2のb入力端子に出力する。以下、」−述のVc
=Qの処理を同様にVc−1の処理が行われ、さらに、
同様にVcが2から223まての処理か行われる。
従って、第4図に示すように、28キャラクタ分の22
4走査線分について行うことにより、1つの表示画像エ
リア51分についての静止画の筋流れ画像変換処理を行
うことかできる。
4走査線分について行うことにより、1つの表示画像エ
リア51分についての静止画の筋流れ画像変換処理を行
うことかできる。
以」二説明したように、静止画アドレス制御回路24は
、CPU2から入力される筋流れ画像変換処理の制御デ
ータSp、Hpiに基づいて、上記筋流れ画像変換処理
時の静止画のキャラクタネームが格納されているアドレ
スCAAOないしCCA255を算出して出力し、これ
に応答してVRAMB7bから出力されるキャラクタネ
ームのデータ(8ビット)とデータyd及びxdから構
成されるアドレスCCAOないしCCA255を出力す
ることによって、上記筋流れ画像変換処理時の1トソト
当たり8ビツトの色データをVRAMA7aから静止画
データ処理回路25に出力させることかできる。この後
、上記静止画の色データ(8ビツト)は静止画データ処
理回路25にランチされた後、優先度制御回路26に入
力され、一方、7ビツトの動画データが動画データ処理
回路23から優先度制御回路25に入力される。これに
応答して優先度制御回路26は、上記動画データと上記
静止画データから、動画データ内に含まれる2ビツトの
優先度データに基づいて優先判定を行い、優先度の高い
動画データ又は静止画データを色信号発生器29に出力
する。これに応答して色信号発生器29は、入力される
動画データ又は静止画データを各色5ビットのRGB分
離デジタル信号に変換し、該RGB分離デジタル信号を
HVカウンタ31から出力されるカウンタデータHc及
びVcに基づいて、デイスプレィ装置8及びNTSCエ
ンコータ32に出力する。従って、以上の処理により、
cpu2から入力された筋流れ画像変換処理の制御デー
タSp、Hpiに基づいて、VRAM7に格納された静
止画データに対応する元の静止画か上記筋流れ画像変換
処理された静止画がデイスプレィ装置8に表示される。
、CPU2から入力される筋流れ画像変換処理の制御デ
ータSp、Hpiに基づいて、上記筋流れ画像変換処理
時の静止画のキャラクタネームが格納されているアドレ
スCAAOないしCCA255を算出して出力し、これ
に応答してVRAMB7bから出力されるキャラクタネ
ームのデータ(8ビット)とデータyd及びxdから構
成されるアドレスCCAOないしCCA255を出力す
ることによって、上記筋流れ画像変換処理時の1トソト
当たり8ビツトの色データをVRAMA7aから静止画
データ処理回路25に出力させることかできる。この後
、上記静止画の色データ(8ビツト)は静止画データ処
理回路25にランチされた後、優先度制御回路26に入
力され、一方、7ビツトの動画データが動画データ処理
回路23から優先度制御回路25に入力される。これに
応答して優先度制御回路26は、上記動画データと上記
静止画データから、動画データ内に含まれる2ビツトの
優先度データに基づいて優先判定を行い、優先度の高い
動画データ又は静止画データを色信号発生器29に出力
する。これに応答して色信号発生器29は、入力される
動画データ又は静止画データを各色5ビットのRGB分
離デジタル信号に変換し、該RGB分離デジタル信号を
HVカウンタ31から出力されるカウンタデータHc及
びVcに基づいて、デイスプレィ装置8及びNTSCエ
ンコータ32に出力する。従って、以上の処理により、
cpu2から入力された筋流れ画像変換処理の制御デー
タSp、Hpiに基づいて、VRAM7に格納された静
止画データに対応する元の静止画か上記筋流れ画像変換
処理された静止画がデイスプレィ装置8に表示される。
以上のように構成されたテレビゲーム装置において、上
記筋流れ画像変換処理を行ったときの画像の表示例を第
12図に示す。
記筋流れ画像変換処理を行ったときの画像の表示例を第
12図に示す。
第12図の(A)は、上記筋流れ画像変換処理前の元の
画像200であり、画像200は画面上側から下側に向
かって所定の幅を有する直線帯形状の画像である。なお
、第12図の(B)ないしくE)において、上記光の画
像200を破線で示す。
画像200であり、画像200は画面上側から下側に向
かって所定の幅を有する直線帯形状の画像である。なお
、第12図の(B)ないしくE)において、上記光の画
像200を破線で示す。
この元の画像200を上記テレビゲーム装置を用いて上
記制御データHpiを0とし、上記制御データSpを1
よりも大きな値として上記筋流れ画像変換処理を行った
場合、第12図の(B)に示すように、画面上側におい
て上記光の画像2゜Oと同し位置に位置し、さらに画面
下側に向がって上記帯形状の画像か徐々に右側に曲げら
れた画像210が得られる。
記制御データHpiを0とし、上記制御データSpを1
よりも大きな値として上記筋流れ画像変換処理を行った
場合、第12図の(B)に示すように、画面上側におい
て上記光の画像2゜Oと同し位置に位置し、さらに画面
下側に向がって上記帯形状の画像か徐々に右側に曲げら
れた画像210が得られる。
次いて、この元の画像200を」1記テレビゲーム装置
を用いて上記制御データHpiを0とし、上記制御デー
タSpを−1よりも小さな値として上記筋流れ画像変換
処理を行った場合、第12図の(C)に示すように、画
面上側において上記光の画像200と同じ位置に位置し
、さらに画面下側に向かって上記帯形状の画像が徐々に
左側に曲げられた画像220が得られる。
を用いて上記制御データHpiを0とし、上記制御デー
タSpを−1よりも小さな値として上記筋流れ画像変換
処理を行った場合、第12図の(C)に示すように、画
面上側において上記光の画像200と同じ位置に位置し
、さらに画面下側に向かって上記帯形状の画像が徐々に
左側に曲げられた画像220が得られる。
さらに、この元の画像200を上記テレビゲーム装置を
用いて上記制御データHpiを正の値とし、上記制御デ
ータSpを−1よりも大きくがっ1よりも小さな値とし
て上記筋流れ画像変換処理を行った場合、第12図の(
D)に示すように、画面上側において上記光の画像20
0よりも右側に位置し、さらに画面下側に向がって」1
記帯形状の画像が徐々に上記光の画像200に近づくよ
うに曲げられた画像230が得られる。
用いて上記制御データHpiを正の値とし、上記制御デ
ータSpを−1よりも大きくがっ1よりも小さな値とし
て上記筋流れ画像変換処理を行った場合、第12図の(
D)に示すように、画面上側において上記光の画像20
0よりも右側に位置し、さらに画面下側に向がって」1
記帯形状の画像が徐々に上記光の画像200に近づくよ
うに曲げられた画像230が得られる。
またさらに、この元の画像200を上記テレビゲーム装
置を用いて上記制御データHpiを負の値とし、上記制
御データSpを−1よりも大きくかっ1よりも小さな値
として上記筋流れ画像変換処理を行った場合、第12図
の(E)に示すように、画面」二側において上記光の画
像200よりも左側に位置し、さらに画面下側に向がっ
て上記帯形状の画像が徐々に上記光の画像200に近づ
くように曲げられた画像240か得られる。
置を用いて上記制御データHpiを負の値とし、上記制
御データSpを−1よりも大きくかっ1よりも小さな値
として上記筋流れ画像変換処理を行った場合、第12図
の(E)に示すように、画面」二側において上記光の画
像200よりも左側に位置し、さらに画面下側に向がっ
て上記帯形状の画像が徐々に上記光の画像200に近づ
くように曲げられた画像240か得られる。
以上説明したように、VRAM7に格納された静止画デ
ータに対応する元の静止画を上記筋流れ画像変換処理を
行った場合のV RA M 7におけるアドレスを上記
静止画アトレス制御回路24によって算出して、VRA
M7から上記筋流れ画像変換処理時の静止画の色データ
を読み出してビデオ信号を生成してティスプレィ装置8
に表示するようにしたので、CPU2は上記筋流れ画像
変換処理を行ったときの画像の各位置を削算する必要か
なく、これによって、他の画像の処理を行うことかでき
る。従って、従来例に比較してCPUのスループソhを
向上さぜることがてきる。」二連のように切り換え器S
WIないしSW3、乗算Ri?MPY、加算器A D
D 1ないしADD3等のハードウェアから構成される
静止画アドレス制御回路24によって上記筋流れ画像変
換処理時の水平方向及び垂直方向の各位置に対応するV
RAM7における静止画の画像データの格納アドレスを
計算しているので、従来例に比較して高速で上記筋流れ
画像変換処理を行うことができるという利点がある。
ータに対応する元の静止画を上記筋流れ画像変換処理を
行った場合のV RA M 7におけるアドレスを上記
静止画アトレス制御回路24によって算出して、VRA
M7から上記筋流れ画像変換処理時の静止画の色データ
を読み出してビデオ信号を生成してティスプレィ装置8
に表示するようにしたので、CPU2は上記筋流れ画像
変換処理を行ったときの画像の各位置を削算する必要か
なく、これによって、他の画像の処理を行うことかでき
る。従って、従来例に比較してCPUのスループソhを
向上さぜることがてきる。」二連のように切り換え器S
WIないしSW3、乗算Ri?MPY、加算器A D
D 1ないしADD3等のハードウェアから構成される
静止画アドレス制御回路24によって上記筋流れ画像変
換処理時の水平方向及び垂直方向の各位置に対応するV
RAM7における静止画の画像データの格納アドレスを
計算しているので、従来例に比較して高速で上記筋流れ
画像変換処理を行うことができるという利点がある。
また、画像処理装置1においては、上記筋原れ画像変換
処理を行った時の静止画データの格納アドレスを算出し
て静止画データを求めるようにしたから、元の静止画デ
ータを保存できる。従って、上記筋流れ画像変換処理の
後に、元の静止画を再び表示することができるという利
点かある。
処理を行った時の静止画データの格納アドレスを算出し
て静止画データを求めるようにしたから、元の静止画デ
ータを保存できる。従って、上記筋流れ画像変換処理の
後に、元の静止画を再び表示することができるという利
点かある。
第2の実施吻
第11図(A)は、第2図の静止画アドレス制御回路2
4内のオフセット計算回路OFCIの第2の実施例であ
るオフセット計算回路OFC2のブロック図である。
4内のオフセット計算回路OFCIの第2の実施例であ
るオフセット計算回路OFC2のブロック図である。
この第2の実施例のオフセット計算回路○FC2を用い
る場合の上記筋流れ画像変換処理を第3図(B)に示す
。
る場合の上記筋流れ画像変換処理を第3図(B)に示す
。
第3図(B)において、上述と同様にナイスプレイ装置
8の表示画面上における水平方向のドツト単位の座標を
Xとし、垂直方向のドツト単位の座標をyとする。なお
、第3図(B)においては、y方向を第4図に示したy
方向とは便宜」二進にとり、また、垂直方向のオフセッ
トテータVpをOとしている。
8の表示画面上における水平方向のドツト単位の座標を
Xとし、垂直方向のドツト単位の座標をyとする。なお
、第3図(B)においては、y方向を第4図に示したy
方向とは便宜」二進にとり、また、垂直方向のオフセッ
トテータVpをOとしている。
第3図(B)において、上記筋流れ画像変換処理前の元
の静止画100を破線で示し、一方、上記筋dEれ画像
変換処理後の静止画110を実線で示している。ここで
、Vc=y=Oのときの元の静止画100に対する上記
筋流れ画像変換処理後の静止画110の上記オフセット
長さをOF (0)とする。また、y=n−1のときの
」−3己オフセット長さをOF(n−1)とし、y=n
のときの上8己オフセント長さをOF (n)とする。
の静止画100を破線で示し、一方、上記筋dEれ画像
変換処理後の静止画110を実線で示している。ここで
、Vc=y=Oのときの元の静止画100に対する上記
筋流れ画像変換処理後の静止画110の上記オフセット
長さをOF (0)とする。また、y=n−1のときの
」−3己オフセット長さをOF(n−1)とし、y=n
のときの上8己オフセント長さをOF (n)とする。
ここで、上記オフセット長さOF (n)とOF(n−
1)の関係を次式で表す。
1)の関係を次式で表す。
OF(n)=OF(n−1,)−1−h (n)h (
n) =h (n−i)十Δh −(11)上記
(11)式を(10)式に代入すると、上記オフセット
長さOF(n)は次式で表される。
n) =h (n−i)十Δh −(11)上記
(11)式を(10)式に代入すると、上記オフセット
長さOF(n)は次式で表される。
OF(n)=OF(n−1,)+h(n−1)+Δh・
(12) ここで、y=0のときのオフセット長さOF(0)は、 OF (0) =OF (1)+h (−1,) 」−
Δhとなる。従って、上記(12)式で求められるオフ
セット長さOF (n)を、オフセット計算回路OFC
2を用いて計算し、第2図の加算器ADD2のb入力端
子に入力することにより、第1の実施例と同様に、上記
筋流れ画像変換処理後の座標をQ (X2. y2)を
求めることができる。
(12) ここで、y=0のときのオフセット長さOF(0)は、 OF (0) =OF (1)+h (−1,) 」−
Δhとなる。従って、上記(12)式で求められるオフ
セット長さOF (n)を、オフセット計算回路OFC
2を用いて計算し、第2図の加算器ADD2のb入力端
子に入力することにより、第1の実施例と同様に、上記
筋流れ画像変換処理後の座標をQ (X2. y2)を
求めることができる。
上記オフセット長さOF (n)を計算する第11図(
A)のオフセラ!・計算回路OFC2は、5個のフリッ
プフロップFF21ないしFF25と、切り換え器sw
4及びsw5と、加算器ADD 11、ADDl、2と
、アンドケートANDI、AND2と、上記加算器AD
D 1 ]、、ADD 1.2のオーバーフロー状態時
に加算結果のデータを該データの最高値にセットするオ
ーバーフロー処理を行うオーバーフロー処理回路○PI
、 ○P2とを備える。ここで、各フリップフロップF
F21ないしFF25はそれぞれクロックの立ち上かり
時に入力端子に入力される信号をラッチして出力端子に
出力する。
A)のオフセラ!・計算回路OFC2は、5個のフリッ
プフロップFF21ないしFF25と、切り換え器sw
4及びsw5と、加算器ADD 11、ADDl、2と
、アンドケートANDI、AND2と、上記加算器AD
D 1 ]、、ADD 1.2のオーバーフロー状態時
に加算結果のデータを該データの最高値にセットするオ
ーバーフロー処理を行うオーバーフロー処理回路○PI
、 ○P2とを備える。ここで、各フリップフロップF
F21ないしFF25はそれぞれクロックの立ち上かり
時に入力端子に入力される信号をラッチして出力端子に
出力する。
なお、フリップフロップFF24.FF25にはそれぞ
れ、タイミング信号発生器30から出力されるクロック
FF24CK、FF25CKか入力される。
れ、タイミング信号発生器30から出力されるクロック
FF24CK、FF25CKか入力される。
フリップフロップFF21ないしFF23はそれぞれ、
CPU2において計算されCPU2からCP Uインタ
フェース回路21及びデータパス40を介して入力され
るそれぞれ10ビツトの上記筋原れ画像変換処理時の制
御データΔh、 h (−1)、OF (−1)を、
CPU2から送信されるクロックの立し上かり時にラッ
チして、加算器ADDIIのa入力端子及びオーバーフ
ロー処理回路○P1、切り換え器sw4のa入力端子、
及び切り換え器SW5のb入力端子に出力する。フリッ
プフロップFF24は、アンドケートANDlから出力
されるデータh (n)を、クロックF F 24、
CKの立ち上がり時にラッチして切り換え器SW4のb
入力端子に出ツJする。
CPU2において計算されCPU2からCP Uインタ
フェース回路21及びデータパス40を介して入力され
るそれぞれ10ビツトの上記筋原れ画像変換処理時の制
御データΔh、 h (−1)、OF (−1)を、
CPU2から送信されるクロックの立し上かり時にラッ
チして、加算器ADDIIのa入力端子及びオーバーフ
ロー処理回路○P1、切り換え器sw4のa入力端子、
及び切り換え器SW5のb入力端子に出力する。フリッ
プフロップFF24は、アンドケートANDlから出力
されるデータh (n)を、クロックF F 24、
CKの立ち上がり時にラッチして切り換え器SW4のb
入力端子に出ツJする。
切り換え器SW4は、タイミング信号発生器30から出
力されるR3信号に基づいて、上記a、b入力端子に入
力される各データのうち1個のデータを、加算器ADD
11のb入力端子に出力するとともに、オーバーフロ
ー処理回路OP]に出力する。加算器ADD 11は、
a入力端子に入力されるデータとb入力端子に入力され
るデータを加算シて、10ビットの加算結果のデータを
アントゲ−)ANDIの第1の入力端子に出力するとと
もに、最上位ビット(以下、MSBという。)において
桁上げが生じる場合にHレベルとなるキャリー出力をオ
ーバーフロー処理回路oP1に出力する。
力されるR3信号に基づいて、上記a、b入力端子に入
力される各データのうち1個のデータを、加算器ADD
11のb入力端子に出力するとともに、オーバーフロ
ー処理回路OP]に出力する。加算器ADD 11は、
a入力端子に入力されるデータとb入力端子に入力され
るデータを加算シて、10ビットの加算結果のデータを
アントゲ−)ANDIの第1の入力端子に出力するとと
もに、最上位ビット(以下、MSBという。)において
桁上げが生じる場合にHレベルとなるキャリー出力をオ
ーバーフロー処理回路oP1に出力する。
第11図(B)はオーバーフロー処理回路○P1の回路
図である。第11図(B)において、加算器AD、D]
1のキャリー出力かアンドゲートAND’3の第1の入
力端子に入力され、また、アンドケートAND ]から
出力されるデータのMSBが排他的オアケートX0R1
0の第1の入力端子に入力される。切り換え器SW4か
ら出力される10ビットのデータか反転入力端子付きア
ントケ−hAND4の反転入力端子に入力されるととも
に、切り換え器SW4から出力される10ビツトのデー
タのMSBが排他的オアケートX0R10の第2の入力
端子に入力される。アントケートAND4から出力され
る1ビツトのポール0のデータは、ノアケー1− N
ORの第2の入力端子に入力される。一方、排他的オア
ゲートX0RIOから出力される1ビツトのデータはア
ントケートAND3の第2の入力端子に入力される。さ
らに、アンドケートAND3から出力される1ヒツトの
データはノアゲートNORの第1の入力端子に入力され
る。ノアケートNORは、オーバーフロー処理回路OP
Iの1ビツトの出力データをアントゲ−トAND Iの
第2の入力端子に出力する。
図である。第11図(B)において、加算器AD、D]
1のキャリー出力かアンドゲートAND’3の第1の入
力端子に入力され、また、アンドケートAND ]から
出力されるデータのMSBが排他的オアケートX0R1
0の第1の入力端子に入力される。切り換え器SW4か
ら出力される10ビットのデータか反転入力端子付きア
ントケ−hAND4の反転入力端子に入力されるととも
に、切り換え器SW4から出力される10ビツトのデー
タのMSBが排他的オアケートX0R10の第2の入力
端子に入力される。アントケートAND4から出力され
る1ビツトのポール0のデータは、ノアケー1− N
ORの第2の入力端子に入力される。一方、排他的オア
ゲートX0RIOから出力される1ビツトのデータはア
ントケートAND3の第2の入力端子に入力される。さ
らに、アンドケートAND3から出力される1ヒツトの
データはノアゲートNORの第1の入力端子に入力され
る。ノアケートNORは、オーバーフロー処理回路OP
Iの1ビツトの出力データをアントゲ−トAND Iの
第2の入力端子に出力する。
以上のように構成されたオーバーフロー処理回路OPI
は、第1表の真理値表に示すように動作し、第1表にお
いて、X”は不定を示す。すなわち、加算器ADDII
のb入力端子に入力されるデータの各ビットがすべて0
であるとき、加算器ADD]、lのb入力端子に入力さ
れるデータが正であって加算器ADD 11のa入力端
子に入力されるデータが負でありかつキャリー出力がH
レベルであるとき、もしくは、加算器ADD 1 ]の
b入力端子に入力されるデータか負であって加算器AD
DIIのa入力端子に入力されるデータが正でありかつ
キャリー出力がHレベルであるとき、Lレベルの出力デ
ータをアントゲ−LAND 1の第2の入力端子に出ツ
Jし、一方、その他の状態のときHレベルの出力データ
をアントゲ−)ANDlの第2の入力端子に出力する。
は、第1表の真理値表に示すように動作し、第1表にお
いて、X”は不定を示す。すなわち、加算器ADDII
のb入力端子に入力されるデータの各ビットがすべて0
であるとき、加算器ADD]、lのb入力端子に入力さ
れるデータが正であって加算器ADD 11のa入力端
子に入力されるデータが負でありかつキャリー出力がH
レベルであるとき、もしくは、加算器ADD 1 ]の
b入力端子に入力されるデータか負であって加算器AD
DIIのa入力端子に入力されるデータが正でありかつ
キャリー出力がHレベルであるとき、Lレベルの出力デ
ータをアントゲ−LAND 1の第2の入力端子に出ツ
Jし、一方、その他の状態のときHレベルの出力データ
をアントゲ−)ANDlの第2の入力端子に出力する。
従って、オーバーフロー処理回路OPIは、加算器AD
D 1 +がオーバーフロー状態となったとき、Lレベ
ルのデータをアンドケートAND 1の第2の入力端子
に出力して、アンドゲートAND1の10ビツトの出力
データの各ビットをすべて″ ビとして、上記アントケ
ートADD 1の出力データを最高値にセットする。
D 1 +がオーバーフロー状態となったとき、Lレベ
ルのデータをアンドケートAND 1の第2の入力端子
に出力して、アンドゲートAND1の10ビツトの出力
データの各ビットをすべて″ ビとして、上記アントケ
ートADD 1の出力データを最高値にセットする。
アンドゲートAND1から出力される10ビソトのデー
タh (n)は、加算器ADD 12のa入力端子に入
力されるとともに、オーバーフロー処理回路○P2及び
フリップフロップFF24に入力される。また、後述す
るフリップフロップFF25から出力される10ビツト
のデータが、加算器ADD 12のb入力端子に入力さ
れるとともに、オーバーフロー処理回路OP2に人力さ
れる。
タh (n)は、加算器ADD 12のa入力端子に入
力されるとともに、オーバーフロー処理回路○P2及び
フリップフロップFF24に入力される。また、後述す
るフリップフロップFF25から出力される10ビツト
のデータが、加算器ADD 12のb入力端子に入力さ
れるとともに、オーバーフロー処理回路OP2に人力さ
れる。
加算器ADD12は、a入力端子に入力されるデータと
b入力端子に入力されるデータを加算して、加算結果の
10ビツトのデータをアントゲ−1−A N D 2の
第1の入力端子に出力する。オーバーフロー処理回路O
P2は、オーバーフロー処理回路OP1と同様に動作し
て、1ビツトの出力データをアントケートAND2の第
2の入力端子に出ノJする。アントゲ−1−A N D
2から出力される10ピツ)・のデータが、切り換え
器SW5のa入力端子に人力される。
b入力端子に入力されるデータを加算して、加算結果の
10ビツトのデータをアントゲ−1−A N D 2の
第1の入力端子に出力する。オーバーフロー処理回路O
P2は、オーバーフロー処理回路OP1と同様に動作し
て、1ビツトの出力データをアントケートAND2の第
2の入力端子に出ノJする。アントゲ−1−A N D
2から出力される10ピツ)・のデータが、切り換え
器SW5のa入力端子に人力される。
切り換え器SW5は、タイミング信号発生器30から出
力されるSS信号に基づいてa、b入力端子に入力され
る各データのうぢ1個の10ビツトのデータをフリップ
フロップFF25に出力する。
力されるSS信号に基づいてa、b入力端子に入力され
る各データのうぢ1個の10ビツトのデータをフリップ
フロップFF25に出力する。
フリップフロップFF25は、切り換え器sw5から出
力される10ビツトのデータを上記クロックFF25C
Kの立ち上がり時にラッチして、このオフセット計算回
路OFC2の出力データOF(n)として、第2図の加
算器ADD2のb入力端子に出力するとともに、加算器
ADD 12のb入力端子及びオーバーフロー処理回路
oP2に出力する。
力される10ビツトのデータを上記クロックFF25C
Kの立ち上がり時にラッチして、このオフセット計算回
路OFC2の出力データOF(n)として、第2図の加
算器ADD2のb入力端子に出力するとともに、加算器
ADD 12のb入力端子及びオーバーフロー処理回路
oP2に出力する。
第9図(A)及び(B)のRは、第11図(A)のオフ
セット計算回路OFC2の動作を示すタイミングチャー
トであり、以下、第9図(A)及び(B)のRを参照し
てオフセット計算回路OFC2の動作について説明する
。
セット計算回路OFC2の動作を示すタイミングチャー
トであり、以下、第9図(A)及び(B)のRを参照し
てオフセット計算回路OFC2の動作について説明する
。
ここで、上記制御データΔh、 h (−1) 、OF
(−1)がCPU2において予め計算され、CPU2か
らCPUインタフェース回路21及びデータバス40を
介してフリップフロップFF2 ]ないしFF23に入
力されてラッチされる。時刻t1以前において、切り換
え器SW5がb側に切り換えられ、フリップフO,)プ
FF25は、クロックFF25CKの立ぢ上が゛り時に
、フリップフロップFF23から出力されるデータOF
(−1)を切り換え器SW5を介してラッチし、加算器
ADD]2のb入力端子及びオーバーフロー処理回路o
p2に出力する。
(−1)がCPU2において予め計算され、CPU2か
らCPUインタフェース回路21及びデータバス40を
介してフリップフロップFF2 ]ないしFF23に入
力されてラッチされる。時刻t1以前において、切り換
え器SW5がb側に切り換えられ、フリップフO,)プ
FF25は、クロックFF25CKの立ぢ上が゛り時に
、フリップフロップFF23から出力されるデータOF
(−1)を切り換え器SW5を介してラッチし、加算器
ADD]2のb入力端子及びオーバーフロー処理回路o
p2に出力する。
時刻t1から時刻L2において、切り換え器sw4かa
側に切り換えられ、フリップフロップFF22から出力
されるデータh(−]、)か切り換え器sw4から加算
器ADD 11のb入力端子及びオーバーフロー処理回
路OP]に入力され、一方、フリップフロップFF21
から出力されるデータΔhが加算器ADD1.]のa入
力端子及びオーバーフロー処理回路OP1に入力される
。加算器ADDllは、データΔhとデータh(−1)
を加算して、加算結果のデータh(0)−Δh+h(−
1)をアントケートAND1を介して加算器ADD12
のa入力端子に出力するとともに、キャリー出力をオー
バーフロー処理回路○P1に出力する。オーバーフロー
処理回路OP1は、上述のよ一60= うに、加算器ADDIIがオーバーフロー状態のとき、
LレベルのデータをアンドゲートA、NDlの第2の入
力端子に出力してアンドゲートAND1の出力データを
最高値のデータとさせる。
側に切り換えられ、フリップフロップFF22から出力
されるデータh(−]、)か切り換え器sw4から加算
器ADD 11のb入力端子及びオーバーフロー処理回
路OP]に入力され、一方、フリップフロップFF21
から出力されるデータΔhが加算器ADD1.]のa入
力端子及びオーバーフロー処理回路OP1に入力される
。加算器ADDllは、データΔhとデータh(−1)
を加算して、加算結果のデータh(0)−Δh+h(−
1)をアントケートAND1を介して加算器ADD12
のa入力端子に出力するとともに、キャリー出力をオー
バーフロー処理回路○P1に出力する。オーバーフロー
処理回路OP1は、上述のよ一60= うに、加算器ADDIIがオーバーフロー状態のとき、
LレベルのデータをアンドゲートA、NDlの第2の入
力端子に出力してアンドゲートAND1の出力データを
最高値のデータとさせる。
さらに、加算器ADD 12は、a入力端子に入力され
るデータh (0)とb入力端子に入力されるデータO
F(−1)を加算して、加算結果のデータOF (0)
=OF (−1)+h (0)をアントゲートAND
2を介して切り換え器SW5のa入力端子に出力すると
ともに、キャリー出力をオーバーフロー処理回路OP2
に出力する。オーバーフロー処理回路OP2は、」二連
のように、加算器ADD12がオーバーフロー状態のと
き、Lレベルのデータをアントゲ−14ND2の第2の
入力端子に出力してアントゲ−)AND2の出力データ
を最高値のデータとさせる。以下において、加算器AD
DI 1.ADD12がオーバーフロー状態の時の処理
については、同様に行われるので、その説明を省略する
。
るデータh (0)とb入力端子に入力されるデータO
F(−1)を加算して、加算結果のデータOF (0)
=OF (−1)+h (0)をアントゲートAND
2を介して切り換え器SW5のa入力端子に出力すると
ともに、キャリー出力をオーバーフロー処理回路OP2
に出力する。オーバーフロー処理回路OP2は、」二連
のように、加算器ADD12がオーバーフロー状態のと
き、Lレベルのデータをアントゲ−14ND2の第2の
入力端子に出力してアントゲ−)AND2の出力データ
を最高値のデータとさせる。以下において、加算器AD
DI 1.ADD12がオーバーフロー状態の時の処理
については、同様に行われるので、その説明を省略する
。
次いで、時刻t2において、切り換え器SW5かa側に
切り換えられ、クロックFF 25 CKか立ち」二か
るので、フリップフロップ 記データOF(0)をラッチした後、第2図の加算器A
DD2のb入力端子に出力するとともに、加算器ADD
12のb入力端子及びオーバーフロー処理回路op2に
出力する。
切り換えられ、クロックFF 25 CKか立ち」二か
るので、フリップフロップ 記データOF(0)をラッチした後、第2図の加算器A
DD2のb入力端子に出力するとともに、加算器ADD
12のb入力端子及びオーバーフロー処理回路op2に
出力する。
さらに、時刻t4から時刻t21までにおいて、切り換
え器sw4かb側に切り換えられ、加算器ADD 1
1は、フリップフロップFF2 1から入力されるデー
タΔhとフリップフロップFF24から切り換え器SW
4を介して入力されるデータh(0)を加算して、加算
結果のデータh(1)−h (0) 」−Δhをアント
ゲートAND 1を介して加算器ADD I 2のa入
力端子に出力する。加算器ADD1.2は、上記データ
h(1)とフリップフロップFF25から入力されるデ
ータ○F(0)を加算して、加算結果のデータOF (
1)をアントゲ−1− A N D 2及び切り換え器
sw5を介してフリップフロップFF25に出力する。
え器sw4かb側に切り換えられ、加算器ADD 1
1は、フリップフロップFF2 1から入力されるデー
タΔhとフリップフロップFF24から切り換え器SW
4を介して入力されるデータh(0)を加算して、加算
結果のデータh(1)−h (0) 」−Δhをアント
ゲートAND 1を介して加算器ADD I 2のa入
力端子に出力する。加算器ADD1.2は、上記データ
h(1)とフリップフロップFF25から入力されるデ
ータ○F(0)を加算して、加算結果のデータOF (
1)をアントゲ−1− A N D 2及び切り換え器
sw5を介してフリップフロップFF25に出力する。
時刻t22において、フリップフロップFF25は上記
データOF(1)をラッチして、第2図の加算器ADD
2のb入力端子に出力するとともに、加算器ADD1
2のb入力端子及びオーバーフロー処理回路OP2に出
力する。
データOF(1)をラッチして、第2図の加算器ADD
2のb入力端子に出力するとともに、加算器ADD1
2のb入力端子及びオーバーフロー処理回路OP2に出
力する。
以上の処理によって、Vc=Q及び1のときのオフセッ
ト長さOF (0)及びOF (1)が計算されて、第
2図の静止画アドレス制御回路24の加算器ADD2の
a入力端子に出力される。以下、同様にして、Vcが2
ないし224における上記オフセット長さOF (2)
ないしOF (224)か計算されて第2図の静止画ア
ドレス制御回路24の加算器ADD2のa入力端子に出
力される。
ト長さOF (0)及びOF (1)が計算されて、第
2図の静止画アドレス制御回路24の加算器ADD2の
a入力端子に出力される。以下、同様にして、Vcが2
ないし224における上記オフセット長さOF (2)
ないしOF (224)か計算されて第2図の静止画ア
ドレス制御回路24の加算器ADD2のa入力端子に出
力される。
以上説明したように、第11図(A)のオフセット計算
回路OFC2は、第2図のオフセット計算回路OFC
lと同様にオフセット長さOF (0)ないしOF (
223)を計算して出力する。従って、第11図(A)
のオフセット計算回路OFC2を備えた静止画アドレス
制御回路24は、第1の実施例と同様に動作し、同様の
作用と効果を有する。
回路OFC2は、第2図のオフセット計算回路OFC
lと同様にオフセット長さOF (0)ないしOF (
223)を計算して出力する。従って、第11図(A)
のオフセット計算回路OFC2を備えた静止画アドレス
制御回路24は、第1の実施例と同様に動作し、同様の
作用と効果を有する。
上記オフセット計算回路OFC2を有する静止画アドレ
ス制御回路24を備えた第2の実施例のテレビゲーム装
置において、上記筋流れ画像変換処理を行ったときの画
像の表示例を第12図に示す。
ス制御回路24を備えた第2の実施例のテレビゲーム装
置において、上記筋流れ画像変換処理を行ったときの画
像の表示例を第12図に示す。
この第2の実施例においても、第12図に示すように、
第1の実施例と同様の上記筋流れ画像変換処理を行うこ
とができる。すなわち、」1記制御データ○F (0)
を0とし、上記制御データΔhを正の値とし、上記制御
データh(−1)をOとして一ト記筋原れ画像変換処理
を行った場合、第12図の(B)に示すように、画面上
側において上記光の画像200と同じ位置に位置し、さ
らに画面下側に向かって上記帯形状の画像か徐々に右側
に曲げられた画像210か得られる。また、上記制御デ
ータOF (0)をOとし、上記制御データΔhを負の
値とし、上記制御データh(−1)をOとして上記筋流
れ画像変換処理を行った場合、第12図の(C)に示す
ように、画面上側において」二紀元の画像200と同し
位置に位置し、さらに画面下側に向かって上記帯形状の
画像′か徐々に左側に曲げられた画像220か得られる
。さらに、上記制御データOF (0)を正の値とし、
上記制御データΔhを負の値とし、h(−1)をOとし
て」1記筋原れ画像変換処理を行った場合、第12図の
(D)に示すように、画面上側において上記光の画像2
00よりも右側に位置し、さらに画面下側に向かって上
記帯形状の画像が徐々に上記光の画像200に近づくよ
うに曲げられた画像230が得られる。またさらに、上
記制御データ○F(0)を負の値とし、上記制御データ
Δhを正の値とし、上記制御データh(−1)をOとし
て上記筋流れ画像変換処理を行った場合、第12図の(
E)に示すように、画面上側において上記光の画像20
0よりも左側に位置し、さらに、画面下側に向かって上
記帯形状の画像が、徐々に上記光の画像200に近づく
ように曲げられた画像240が得られる。
第1の実施例と同様の上記筋流れ画像変換処理を行うこ
とができる。すなわち、」1記制御データ○F (0)
を0とし、上記制御データΔhを正の値とし、上記制御
データh(−1)をOとして一ト記筋原れ画像変換処理
を行った場合、第12図の(B)に示すように、画面上
側において上記光の画像200と同じ位置に位置し、さ
らに画面下側に向かって上記帯形状の画像か徐々に右側
に曲げられた画像210か得られる。また、上記制御デ
ータOF (0)をOとし、上記制御データΔhを負の
値とし、上記制御データh(−1)をOとして上記筋流
れ画像変換処理を行った場合、第12図の(C)に示す
ように、画面上側において」二紀元の画像200と同し
位置に位置し、さらに画面下側に向かって上記帯形状の
画像′か徐々に左側に曲げられた画像220か得られる
。さらに、上記制御データOF (0)を正の値とし、
上記制御データΔhを負の値とし、h(−1)をOとし
て」1記筋原れ画像変換処理を行った場合、第12図の
(D)に示すように、画面上側において上記光の画像2
00よりも右側に位置し、さらに画面下側に向かって上
記帯形状の画像が徐々に上記光の画像200に近づくよ
うに曲げられた画像230が得られる。またさらに、上
記制御データ○F(0)を負の値とし、上記制御データ
Δhを正の値とし、上記制御データh(−1)をOとし
て上記筋流れ画像変換処理を行った場合、第12図の(
E)に示すように、画面上側において上記光の画像20
0よりも左側に位置し、さらに、画面下側に向かって上
記帯形状の画像が、徐々に上記光の画像200に近づく
ように曲げられた画像240が得られる。
以上の第1と第2の実施例において、1本の走査線毎に
元の画像をオフセット長さOF (n)だけ水平方向に
移動させているが、これに限らず、複数本の走査線毎に
上記のように水平方向に移動さl゛るようにしてもよい
。
元の画像をオフセット長さOF (n)だけ水平方向に
移動させているが、これに限らず、複数本の走査線毎に
上記のように水平方向に移動さl゛るようにしてもよい
。
以上の第1及び第2の実施例において、キャラクタ方式
の画像処理装置について述へているが、これに限らす、
本発明は、VRAMエリア50に対応して色データを有
するVRAMを用いてヒツト単位てアドレス指定して色
データを得るいわゆるF 7トマ、プ方式の画像処置装
置に適用することかできる。
の画像処理装置について述へているが、これに限らす、
本発明は、VRAMエリア50に対応して色データを有
するVRAMを用いてヒツト単位てアドレス指定して色
データを得るいわゆるF 7トマ、プ方式の画像処置装
置に適用することかできる。
第1表
[発明の効果]
以」−詳述したように本発明によれば、水平方向に複数
の走査線を走査させて画像を形成するラスタースキャン
方式の画像処理装置において、水平方向の所定の幅を有
する直線帯形状の元の画像の表示位置に対応するアドレ
スに上記元の画像の画像データを格納する記憶手段と、
画像処理の制御データに基づいて」二紀元の画像を1本
又は複数本の上記走査線毎に水平方向に移動させて曲線
帯形状の画像に変換したときの上記光の画像の表示位置
に対応する上記記憶手段のアドレスを演算する演算手段
と、上記演算手段によって演算された上記記憶手段のア
ドレスに格納されている画像データを読み出す読み出し
手段と、上記読み出し手段によって読み出された画像デ
ータに基づいてテレビ信号を生成する信号生成手段とを
備えたので、上記記記憶手段によって格納された画像デ
ータの元の画像に対して上記画像処理を行った時のテレ
ビ信号か得られる。
の走査線を走査させて画像を形成するラスタースキャン
方式の画像処理装置において、水平方向の所定の幅を有
する直線帯形状の元の画像の表示位置に対応するアドレ
スに上記元の画像の画像データを格納する記憶手段と、
画像処理の制御データに基づいて」二紀元の画像を1本
又は複数本の上記走査線毎に水平方向に移動させて曲線
帯形状の画像に変換したときの上記光の画像の表示位置
に対応する上記記憶手段のアドレスを演算する演算手段
と、上記演算手段によって演算された上記記憶手段のア
ドレスに格納されている画像データを読み出す読み出し
手段と、上記読み出し手段によって読み出された画像デ
ータに基づいてテレビ信号を生成する信号生成手段とを
備えたので、上記記記憶手段によって格納された画像デ
ータの元の画像に対して上記画像処理を行った時のテレ
ビ信号か得られる。
従って、従来例のようにCPU2が」−配置像処=67
= 即時の画像の水平方向及び垂直方向の各位置を計算する
必要かないので、他の画像の処理を行うことかでき、従
来例に比較してcpu2のスルーブツトを大幅に向上さ
ぜることかてきる。また、上記演算手段によって上記画
像処理時の画像の表示位置に対応する上記記憶手段のア
ドレスを演算しているので、従来例に比較して高速で元
の画像に対して」1記画像処理を行うことができるとい
う利点がある。
= 即時の画像の水平方向及び垂直方向の各位置を計算する
必要かないので、他の画像の処理を行うことかでき、従
来例に比較してcpu2のスルーブツトを大幅に向上さ
ぜることかてきる。また、上記演算手段によって上記画
像処理時の画像の表示位置に対応する上記記憶手段のア
ドレスを演算しているので、従来例に比較して高速で元
の画像に対して」1記画像処理を行うことができるとい
う利点がある。
さらに、上記画像処理装置においては、」1記画像処理
を行った画像データの格納アドレスを算出して画像デー
タを求めるようにしたから、元の画像データを保存でき
る。従って、元の画像を上記画像処理後に、再び画像を
表示させることができる。
を行った画像データの格納アドレスを算出して画像デー
タを求めるようにしたから、元の画像データを保存でき
る。従って、元の画像を上記画像処理後に、再び画像を
表示させることができる。
第1図は本発明の第1の実施例であるテレビゲーム装置
のフロック図、 第2図は第1図の静止画アドレス制御回路のブロック図
、 第3図(A)は第1の実施例において用いられる静止画
の筋流れ画像変換処理を示す図、第3図(B)は第2の
実施例において用いられる静止画の筋流れ画像変換処理
を示す図、第4図は第1図のVRAM内に格納される静
止画データのVRAMエリアと表示画像エリアを示す平
面図、 第5図は第4図のVRAMエリア内の位置を示す座標X
、yのビット構成を示す図、 第6図は第1図のVRAMのメモリマツプを示ず図、 第7図は第1図のVRAMにおいて格納される静止画の
色データの格納状況を示す図、第8図は第1図のVRA
M内の静止画キャラクタエリア及び静止画スクリーンエ
リアにおけるアドレス及びデータのビット構成を示す図
、第9図(A)及び(B)は第2図の静止画アドレス制
御回路の動作を示すタイミングチャート、第10図は従
来例のテレビゲーム装置のブロック図、 第11IK(A)及び(丁3)は第2図のオフセット5
1算回路の第2の実施例のブロック図、第12図は本発
明の第1と第2の実施例の筋流れ画像変換処理をViっ
た画像を示す平面図である。 1 画像処理装置、 2 中央演算処置装置(CPU)、 3 読み出し専用メモリ(ROM)、 4 随時読み出し再書き込み可能なメモリ(RAM)、 5 キーボード、 6 基準信号発生器、 7 ビデオRAM(VRAM)、 8 ティスプレィ装置、 2+−C1)Uインターフェース回路、22 動画アド
レス制御回路、 23 動画データ処理回路、 2/I 静止画アドレス制御回路、 25 静止画データ処理回路、 26・優先度制御回路、 27、、、VRAMインターフェース回路、28・制御
レジスタ、 29 色信号発生器、 30・タイミンク信号発生器、 311(Vカウンタ、 ○FC1,○FC2オフセット計算回路、SWIないし
sw5 切り換え器、 MPY・乗算器、 A、DD]ないしADD3.ADD+ 1.ADD12
−加算器。
のフロック図、 第2図は第1図の静止画アドレス制御回路のブロック図
、 第3図(A)は第1の実施例において用いられる静止画
の筋流れ画像変換処理を示す図、第3図(B)は第2の
実施例において用いられる静止画の筋流れ画像変換処理
を示す図、第4図は第1図のVRAM内に格納される静
止画データのVRAMエリアと表示画像エリアを示す平
面図、 第5図は第4図のVRAMエリア内の位置を示す座標X
、yのビット構成を示す図、 第6図は第1図のVRAMのメモリマツプを示ず図、 第7図は第1図のVRAMにおいて格納される静止画の
色データの格納状況を示す図、第8図は第1図のVRA
M内の静止画キャラクタエリア及び静止画スクリーンエ
リアにおけるアドレス及びデータのビット構成を示す図
、第9図(A)及び(B)は第2図の静止画アドレス制
御回路の動作を示すタイミングチャート、第10図は従
来例のテレビゲーム装置のブロック図、 第11IK(A)及び(丁3)は第2図のオフセット5
1算回路の第2の実施例のブロック図、第12図は本発
明の第1と第2の実施例の筋流れ画像変換処理をViっ
た画像を示す平面図である。 1 画像処理装置、 2 中央演算処置装置(CPU)、 3 読み出し専用メモリ(ROM)、 4 随時読み出し再書き込み可能なメモリ(RAM)、 5 キーボード、 6 基準信号発生器、 7 ビデオRAM(VRAM)、 8 ティスプレィ装置、 2+−C1)Uインターフェース回路、22 動画アド
レス制御回路、 23 動画データ処理回路、 2/I 静止画アドレス制御回路、 25 静止画データ処理回路、 26・優先度制御回路、 27、、、VRAMインターフェース回路、28・制御
レジスタ、 29 色信号発生器、 30・タイミンク信号発生器、 311(Vカウンタ、 ○FC1,○FC2オフセット計算回路、SWIないし
sw5 切り換え器、 MPY・乗算器、 A、DD]ないしADD3.ADD+ 1.ADD12
−加算器。
Claims (4)
- (1)水平方向に複数の走査線を走査させて画像を形成
するラスタースキャン方式の画像処理装置において、 水平方向の所定の幅を有する直線帯形状の画像を1本又
は複数本の上記走査線毎に水平方向に移動させて曲線帯
形状の画像に変換することを特徴とする画像処理装置。 - (2)水平方向に複数の走査線を走査させて画像を形成
するラスタースキャン方式の画像処理装置において、 水平方向の所定の幅を有する直線帯形状の元の画像の表
示位置に対応するアドレスに上記元の画像の画像データ
を格納する記憶手段と、 画像処理の制御データに基づいて上記元の画像を1本又
は複数本の上記走査線毎に水平方向に移動させて曲線帯
形状の画像に変換したときの上記元の画像の表示位置に
対応する上記記憶手段のアドレスを演算する演算手段と
、 上記演算手段によって演算された上記記憶手段のアドレ
スに格納されている画像データを読み出す読み出し手段
と、 上記読み出し手段によって読み出された画像データに基
づいてテレビ信号を生成する信号生成手段とを備えたこ
とを特徴とする画像処理装置。 - (3)上記画像処理装置がさらに、上記信号生成手段か
ら出力されるテレビ信号に基づいて上記テレビ信号の画
像を表示する表示手段を備えたことを特徴とする請求項
第2項記載の画像処理装置。 - (4)第n−1番目の上記走査線において上記元の画像
を上記水平方向に移動させる長さがOF(n−1)であ
り、1本の上記走査線毎に上記移動させる変化の割合を
Spとしたとき、第n番目の上記走査線において上記元
の画像を上記水平方向に移動させる長さOF(n)が、
次式で表されることを特徴とする請求項第1項ないし第
3項記載の画像処理装置。 OF(n)=OF(n−1)+Sp・OF(n−1)(
5)第n−1番目及び第n−2番目の上記走査線におい
て上記元の画像を上記水平方向に移動させる長さがそれ
ぞれOF(n−1)、OF(n−2)であり、上記移動
させる長さOF(n−1)から上記移動させる長さOF
(n−2)を減算した値がh(n−1)であり、上記減
算した値を1本の上記走査線毎に増加させる長さをΔh
としたとき、第n番目の上記走査線において上記元の画
像を上記水平方向に移動させる長さOF(n)が、次式
で表されることを特徴とする請求項第1項ないし第3項
記載の画像処理装置。 OF(n)=OF(n−1)+h(n−1)+Δh(6
)上記演算手段が、請求項第4項又は第5項記載の加算
を行う加算器を含むことを特徴とする請求項第4項又は
第5項記載の画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63110975A JPH01280791A (ja) | 1988-05-06 | 1988-05-06 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63110975A JPH01280791A (ja) | 1988-05-06 | 1988-05-06 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01280791A true JPH01280791A (ja) | 1989-11-10 |
Family
ID=14549234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63110975A Pending JPH01280791A (ja) | 1988-05-06 | 1988-05-06 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01280791A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59158468A (ja) * | 1983-02-28 | 1984-09-07 | Photo Composing Mach Mfg Co Ltd | 文字・画像デ−タ斜体化制御回路 |
JPS61237129A (ja) * | 1985-04-15 | 1986-10-22 | Yokogawa Electric Corp | プリンタ |
-
1988
- 1988-05-06 JP JP63110975A patent/JPH01280791A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59158468A (ja) * | 1983-02-28 | 1984-09-07 | Photo Composing Mach Mfg Co Ltd | 文字・画像デ−タ斜体化制御回路 |
JPS61237129A (ja) * | 1985-04-15 | 1986-10-22 | Yokogawa Electric Corp | プリンタ |
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