JPH01280791A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野１ 本発明はテレビゲーム装置等に用いられる画像処理装置
に関する。

［従来の技術１ 第１０図は従来例のテレビゲーム装置のブロック図であ
る。第１０図において、画像処理装置１０１に随時読み
出し再書き込み可能なメモリ（以下、ＲＡＭという。）
であるビデオＲＡ、Ｍ（以下、ＶＲＡＭという。）１０
２か接続され、ＣＰＵＩＯ３の制御によって主メモリ１
０４から静止画と動画についての画像データを画像処理
装置１０１を介してＶＲＡＭ１０２に転送し、ＣＰＵ１
０３からの制御信号に従って画像処理装置１０１かＶＲ
ＡＭ１０２から適宜データを読み出してビデオ信号とし
てデイスプレィ装置１０５に出力して該データの画像を
表示させる。なお、ＶＲＡＭ１．０２のアドレスはデイ
スプレィ装置１０５に表示される画像の水平方向の位置
と垂直方向の位置に対応し、’ＶＲＡＭ１０２の各アド
レスに上記動画又は静止画の画像データか格納される。

以」−のように構成されたテレビゲーム装置において、
所定の静止画を回転又は拡大縮小させてデイスプレィ装
置１０５に表示させる場合、ビデオ信号の垂直消去帰線
期間中において、上記ＶＲＡＭ１０２に格納された元の
静止画の画像データの表示画面の水平方向の位置と垂直
方向の位置から、該静ＩＬ画を回転又は拡大縮小させた
場合の上記水平方向及び垂直方向の各位置をＣｌ）　Ｕ
　１．０３か計算し、元の静止画の画像データを上記計
算された水平方向及び垂直方向の各位置に対応するＶＲ
ＡＭ＋０２のアＩ・レスに書き込んだ後、ビデオ信号の
垂直消去帰線期間後に上記ＶＲＡＭ］０２に書き込まれ
たデータを順次ビデオ信号に変換して、ティスプレィ装
置１０５に出力するようになっている。

［発明か解決しようとする課題］ しかしながら、従来例の装置において、例えば画面の上
側から下側に位置し水平方向の所定の幅を有する直線帯
形状の静止画を、いわゆる筋流れ画像と呼ばれる曲線帯
形状の静止画に変換して（以下、この画像変換を筋流れ
画像変換処理という。）表示させる場合、ＣＰ　Ｕｌ　
０３か上記筋流れ画像に変換させた時の水平方向及び垂
直方向の各位置を計算する必要があるために、ＣＰＵ　
１０３のスループットが低下してＣＰＵ１０３か他の画
像処理を行うことかできず、また上記静止画の上記筋流
れ画像への変換処理が比較的長い時間を要するという問
題点があった。

また、上述のように直線帯形状の静止画を上記筋流れ画
像変換処理を行う場合、ＶＲＡＭ１０２に格納された静
止画の画像データを書き替えているので、上記筋流れ画
像変換処理前の元の静止画の画像データを保存すること
ができず、上記筋流れ画像変換処理後に元の静止画を再
び表示させることができないという問題点かあった。

本発明の第１の目的は以上の問題点を解決し、水平方向
の所定の幅を有する直線帯形状の画像に対して上記筋流
れ画像変換処理を従来例に比較して高速で行うことがで
きる画像処理装置を提供することにある。

本発明の第２の目的は以」二の問題点を解決し、水平方
向の所定の幅を有する直線帯形状の画像に対して上記筋
流れ画像変換処理を従来例に比較して高速で行うことか
でき、しかも上記筋原れ変換処理前の元の画像を保存す
ることかできる画像処理装置を提供することにある。

［課題を解決するための手段」 第１の発明は、水平方向に複数の走査線を走査させて画
像を形成するラスタースキャン方式の画像処理装置にお
いて、水平方向の所定の幅を有する直線帯形状の画像を
１本又は複数本の上記走査線毎に水平方向に移動させて
曲線帯形状の画像に変換することを特徴とする。

第２の発明は、水平方向に複数の走査線を走査させて画
像を形成するラスタースキャン方式の画像処理装置にお
いて、水平方向の所定の幅を有する直線帯形状の元の画
像の表示位置に対応するアドレスに上記光の画像の画像
データを格納する記憶手段と、画像処理の制御データに
基ついて上記光の画像を１本又は複数本の上記走査線毎
に水平方向に移動させて曲線帯形状の画像に変換したと
きの」二紀元の画像の表示位置に対応する」１記記憶手
段のア１−レスを演算する演算手段と、１−記演算手段
によって演算された」１記記憶手段のアドレスに格納さ
れている画像データを読み出す読み出し手段と、上記読
み出し手段によって読み出された画像データに基づいて
テレビ信号を生成する信号生成手段とを備えたことを特
徴とする。

上記第２の発明において、上記画像処理装置かさらに、
上記信号生成手段から出力されるテレビ信号に基づいて
上記テレビ信号の画像を表示する表示手段を備えたこと
を特徴とする。

上記第１と第２の発明において、第ｎ−１番目の上記走
査線において上記元の画像を上記水平方向に移動させる
長さがＯＦ（ｎ−１）であり、１木の上記走査線毎に上
記移動させる変化の割合をＳｐとしたとき、第ｎ番目の
上記走査線において−１−紀元の画像を上記水平方向に
移動させる長さＯＦ　（ｎ）か次式で表されることを特
徴とする。

ＯＦ（ｎ）＝ＯＦ（ｎ−１）＋Ｓ　ｐ　ＨＯＦ（ｎｉ）
上記第１と第２の発明において、第ｎ−１番目及び第ｎ
−２番目の上記走査線において上記光の画像を上記水平
方向に移動させる長さがそれぞれＯＦ（ｎ−］、）、Ｏ
Ｆ　（ｎ−２）であり、上記移動させる長さＯＦ（ｎ−
１，）から上記移動させる長さＯＦ（ｎ−２）を減算し
た値がｈ（ｎ−１）であり、上記減算した値を１本の上
記走査線毎に増加さ已゛る長さをΔｈとしたとき、第ｎ
番目の上記走査線において上記光の画像を上記水平方向
に移動させる長さＯＦ（ｎ）が、次式で表されることを
特徴とする。

ＯＦ（ｎ）＝ＯＦ（ｎ−１，）−１−ｈ（ｎ−１，）４
−△１］上記第２の発明において、上記演算手段が、請
求項第４項又は第５項記載の加算を行う加算器を含むこ
とを特徴とする。

［作用］ 上記第１の発明のように構成することにより、水平方向
に複数の走査線を走査させて画像を形成するラスタース
キャン方式の画像処理装置において、水平方向の所定の
幅を有する直線帯形状の画像を１本又は複数本の上記走
査線毎に水平方向に移動させて曲線帯形状の画像に変換
することができる。

また、上記第２の発明のように構成することにより、以
下のように動作する。すなわち、水平方向の所定の幅を
有する直線帯形状の元の画像を１本又は複数本の上記走
査線毎に、水平方向に移動させて曲線帯形状の画像に変
換する画像処理前において、上記記憶手段か」二紀元の
画像の表示位置に対応するアドレスに予め上記光の画像
の画像データを格納する。

次いで、上記画像処理において、−に記演算手段か上記
画像処理の制御データに基ついて上記光の画像を１本又
は複数本の上記走査線毎に水平方向に移動させて曲線帯
形状の画像に変換したときの上記光の画像の表示位置に
対応する上記記憶手段のアドレスを演算した後、上記読
み出し手段か上記演算手段によって演算された上記記憶
手段のアドレスに格納されている画像データを読み出し
上記信号生成手段か上記読み出し手段によって読み出さ
れた画像データに基づいてテレビ信号を生成する。これ
によって、上記記憶手段によって格納された画像データ
の上記光の画像に対して、上配置像変換処理を行った時
のテレビ信号が得られる。

る。

従って、例えば上記信号生成手段から出力されるテレビ
信号をティスプレィ装置等の表示手段に表示した場合、
上記記憶手段によって格納された画像データの元の画像
に対して上記画像処理を行った後の画像か１一記表示手
段に表示される。

上記憶１と第２の発明において、例えば第ｎ−１番目の
上記走査線において上記光の画像を上記水モ方向に移動
させる長さがＯＦ（ｎ−］、）であり、１木の上記走査
線毎に上記移動させる変化の割合をＳｐとしたとき、第
ｎ番目の上記走査線において上記光の画像を上記水平方
向に移動させる長さＯＦ　（ｎ）か次式て表ずようにす
ることかてきる。

ＯＦ（ｎ）＝ＯＦ（ｎ−１）斗５ｐ＝ＯＦ（ｎ、−１，
）さらに、上記第１と第２の発明において、例えば第ｎ
−１番目及び第ｎ−２番目の上記走査線において」二紀
元の画像を」１記水平方向に移動させる長さがそれぞれ
ＯＦ　（ｎ−１）　、ＯＦ　（ｎ　−２）であり、上記
移動させる長さＯＦ（ｎ−１）から上記移動さゼる長さ
ＯＦ（ｎ−２）を減算した値がｈ（ｎ　＝１）であり、
上記減算した値を１本の上記走査線毎に増加させる長さ
をΔｈとしたとき、第ｎ番目の上記走査線において上記
光の画像を上記水平方向に移動させる長さＯＦ　（ｎ）
が、次式方式％ またさらに、上記第２の発明において、例えば上記演算
手段が、請求項第４項又は第５項記載の加算を行う加算
器を含むように構成できる。

し実施例］ 第１の実施例 第１図は本発明の第１の実施例であるテレビゲーム装置
のブロック図であり、第２図は第１図の静止画アドレス
制御装置２４のブロック図である。

このテレビゲーム装置において、背景となる静止画と、
操作者及びＣＰＵ２の制御により移動する動画とが独立
して制御され、上記テレビゲーム装置が、上記静止画と
動画が合成されたビデオ信号をラスタースキャン方式の
ティスプレィ装置８に出力して表示する画像処理装置１
を備え、特に、上記画像処理装置１が、所定の画像に対
する上記筋原れ画像処理時における静止画の画像データ
が格納されているＶＲＡＭ７の格納アドレスを出力する
静止画アドレス制御回路２４を備えたことを特徴として
いる。

第１図において、テレビゲーム装置の各種制御を行うＣ
ＰＵ２が、アドレスバス１１、データバス１２及びコン
）・ロールバス１３を介して、テレビゲーム装置の制御
のためのプロクラム及び該プログラムを実行するために
必要なデータを記憶するための読み出し専用メモリ（以
下、ＲＯＭという。）３と、上記ＣＰＵ２のワークエリ
アどして用いられるＲＡＭ４に接続される。ＣＰＵ２は
またデータバス１２及びコントロールハス１３を介して
、操作者が上記動画を制御するための情報等のテレビゲ
ーム装置の制御のための情報を入力するためのキーボー
ド５に接続される。さらに、ＣＰＵ２は、アドレスバス
１１、データハス１２及びコントロールバス１３を介し
て、画像処理装置ｌ内のＣＰＵインタフェース回路２１
に接続される。

画像処理装置１は、ＣＰＵ２の制御に基づいて動画及び
静止画の画像データをＶＲＡＭ７に出力するとともに、
上記ＶＲＡＭ７に格納された動画及び静止画の画像デー
タ又は該画像データに詳細後述する所定の複数の処理を
行った時に画像データをＲＧＢ信号に変換してデイスプ
レィ装置８に出力する。

この画像処理装置１は、上記ＣＰＵインタフェース回路
２１と、それぞれ動画に関する画像処理を行う動画アド
レス制御回路２２及び動画データ処理回路２３と、それ
ぞれ静止画に関する画像処理を行う静止画アドレス制御
回路２４及び静止画データ処理回路２５と、上記動画デ
ータ処理回路２３及び静止画データ処理回路２５からそ
れぞれ出力される動画の画像データと静止画の画像デー
タのうちいずれか１つの画像データの色データを、該動
画の画像データに含まれる優先度係数データに基ついて
出力する優先度制御回路２６を備える。

また、画像処理装置１は、ｃｐｕ２がらデータハス４０
を介して入力される各種データをアドレスバス４１及び
データハス４２を介してＶＲＡＭ７に出力するＶＲＡＭ
インタフェース回路２７と、ＣＰＵ２からデータハス４
０を介して入力される各種制御データをラッチして装置
１内の各回路に出力する制御レジスタ２８と、ＣＰＵ２
からｃＰＵインタフェース回路２１及びデータバス４０
を介して予め入力されて格納される色パレットチーフル
に基ついて優先度制御回路２６から出力されル色データ
をＲＧ　Ｂ信号に変換してＮＴＳＣエンコータ３２及び
ティスプレィ装置８に出力する色信号発生器２９と、上
記色信号発生器２つから出力されるＲ　Ｇ　Ｂ分離テジ
タルビデオ信号をＮＴＳＣカラーテレビ信号に変換して
出力するＮＴＳＣエンコータ３２とを備える。さらに画
像処理装置１は、基準信号発生器６から出力される２１
４７７ＭＩ−（Ｚのクロックと垂直同期信号及び水平同
期信号に基ついて各種タイミング信号を発生するタイミ
ング信号発生器３０と、上記クロック、垂直同期信号及
び水平同期信号に基づいて第４図の表示画像エリア５１
内の水平方向及び垂直方向の表示位置をそれぞれ示ずカ
ウンタデータＨｃ、Ｖｃを計数するＨＶカウンタ３１と
を備える。

第４図は、ＶＲＡＭ７内に格納される静止画の画像デー
タに対応する静止画の全体の領域を示すＶＲＡＭエリア
５０と、実際にティスプレィ装置８に表示される静止画
の領域を示す表示画像エリア５１との関係を示す図であ
る。第４図において、ＶＲＡＭエリア５０は、水平方向
（以下、Ｘ方向という。）］２８キャラクタ、及び垂直
方向（以下、Ｘ方向という。）１２８キヤラクタの正方
形状で構成され、１キヤラクタの画像５２は８ドツト×
８Ｆノドで表される。上記ＶＲＡＭエリア５０内におい
て、デイスプレィ装置８によって表示される表示画像エ
リア５１は、Ｘ方向３２キヤラクタ及びＸ方向２８キヤ
ラクタの長方形状で構成される。

ここで、Ｖ　ＲＡ　Ｍエリア５ｏの原点を図上左上端部
にとり、Ｘ＝Ｏ及びｙ＝ｏで表し、該ＶＲＡＭエリア５
０上のドツトの表示位置をＰ　（ｘ、のて表す。

また、表示画像エリア５１の左上端部の位置５３を示す
ための上記原点からのＸ方向及びＸ方向の距離（以下、
オフセットという。）をそれぞれＨｐ及びＶｐとする。

なお、上記Ｘ及びｙをそれぞれ、第５図に示すように、
ＶＲＡＭエリア５０内のキャラクタの位置を示ずＸＣ，
ｙｃ（各７ビ、１・）と、１キヤラクタ５２内のドツト
の位置を示ずｘｄ、　ｙｄ（各３ビツト）で表す。

ＶＲＡＭ７は、第６図に示すように、それぞれ同一の記
憶容量を有する２個のＶＲＡＭ７ａ及び７ｂにより構成
され、ＣＰＵ２からＣＰＵインタフェース２１、データ
バス４０．及びＶＲＡＭインタフェース回路２７を介し
て入力される静止画及び動画に関する画像データを格納
する。各ＶＲＡＭ７ａ、７ｂはそれぞれ、Ｏから３２ｋ
までのアドレスを有し、各アドレスに対して８ビツトの
データを格納する。アドレスバス４１は、それぞれ１６
ビツトのアドレスバスＡ４１ａとアドレスバスＢ４１ｂ
から構成され、またデータバス４２はそれぞれ１６ビツ
トのデータバスＡ４２ａ及びデータバスＢ４２ｂから構
成される。

ＶＲＡＭ７ａは、アドレスバスＡ４−１ａを介して動画
アドレス制御回路２２、静止画アドレス制御回路２４及
びＶＲＡＭインタフェース回路２７に接続されるととも
に、データハスＡ４２ａを介して静止画アドレス制御回
路２４、動画データ処理回路２３、及び静止画データ処
理回路２５に接続される。ＶＲＡＭ７ｂは、アドレスバ
スＢ４　ｌｂを介して動画アドレス制御回路２２、静止
画アドレス制御回路２４及びＶＲＡＭインタフェース回
路２７に接続されるとともに、データバスＢ４２ｂを介
して静止画アドレス制御回路２４、動画データ処理回路
２３、及び静止画データ処理回路２５に接続される。

上記ＶＲＡＭ７において、第８図に示すように、ＶＲＡ
Ｍ７ａのアドレス０がら１６ｋまでのエリアは、最上位
２ビツトの”ｏｏ″°と上記ｙｃ（７ビツト）とｘｃ（
７ビツト）により構成されるアドレスに対して、静止画
のキャラクタネーム（８ビツト）を格納する静止画スク
リーンエリア６２として用いられる。なお、キャラクタ
ネームとは、第７図に示すように、１１・ノドに対応す
る１個のアドレスに対して８ビツトの色データを格納す
る静止画キャラクタエリア６１及び後述する動画キャラ
クタエリアの６３．６４における１個のキャラクタに対
する先頭アドレスである。ここで、上述のように１個の
キャラクタは８ドツト×８ドツトから構成されているの
で、静１１−画キャラクタエリア６１におけるキャラク
タの先頭アドレスは、０，６４，１２８、　　のように
リギャラクタ不一ムの６４の倍数となる。一方、動画キ
ャラクタエリア６３，６４においては、２ドツトの色デ
ータか格納されているので、上記動画キャラクタエリア
６３．６４におけるキャラクタの先頭アドレスに設定さ
れる数は、上述の静止画キャラクタエリア６１とは異な
る。

また、ＶＲＡＭ７ａのアドレス○から１．６ｋまでのエ
リアは、最上位２ビツトの００”″と上記キャラクタネ
ーム（８ビツト）と」１記ｙｄ（３ビツト）とｘｄ（３
ビツト）により構成されるアドレスに対して、１ドツト
当たり８ビットの静止画の色データを格納する静止画キ
ャラクタエリア６１として用いられる。さらに、Ｖ　Ｒ
Ａ　Ｍ　７　ａ及び７ｂにおけるアドレス１６ｋから３
２ｋまでのうちの一部のアドレスのエリアが、後述の動
画属性メモリ内のキャラクタネームに対してＩ　Ｆ　ソ
Ｉ・に対する色データ（２ビット）を格納する動画キャ
ラクタエリア６３，６４として用いられる。

動画アドレス制御回路２２は、ＣＰＵ２からＣＰＵイン
タフェース回路２１及びデータバス４０を介して予め入
力される１２８個の動画の属性データを格納するための
動画属性メモリと、上記動画属性メモリからティスプレ
ィ装置８に表示スへき動画を１走査線毎に検索するイン
レンジ検索回路を備える。ここで、属性データは、表示
画像エリア５１内の位置を示すアドレス（１６ビツト）
に対して、動画のキャラクタネーム（９ビット）、色パ
レットデータ、優先度係数データ（２ビツト）、画面に
対して上下の反転を行う（以下、■反転と一１９＝ いう。）か否かを示すＶ反転データ（１ビット）、画面
に対して左右の反転を行う（以下、■４反転という。）
か否かを示すｌ（反転データ（１ビツト）の計１６ビノ
トから構成される。

また、動画ア）・レス制御回路２２は動画アドレス生成
回路を備え、上記動画アドレス生成回路は、上記検索さ
れ表示すべきと判定された動画の上記属性データのうＩ
Ｅ、Ｖ反転データか°’　Ｈ”であるとき上記検索され
た動画に対してＶ反転を行ったときの表示エリア５１内
の位置を示すＶＲＡＭ７の格納アドレスを生成してアド
レスバス４１を介してＶＲＡＭ７に出力し、一方、上ｉ
ｄＶ反転テーデー′”１７″°であるとき上記キャラク
タデータの上記表示エリア５１内の位置を示すＶＲＡＭ
７の格納ア１−レスをそのままアドレスバス４１を介し
てＶＲＡＭ７に出力する。これに応答してＶＲＡＭ７は
、−ト記動画アドレス制御回路２２内の動画アドレス生
成回路から出力された格納アドレスに対応する、動画キ
ャラクタエリア６３．６４内に格納されている動画の色
データ（ＩＩ”ｙト当たり２ビ、ｌ・）を＝２０− データバス４２を介して動画データ処理回路２３に出力
する。また動画ア１〜レス生成回路は、上記検索され表
示すべきと判定された動画の上記属性データのうぢＨ反
転データ（１ピント）、色パレットデータ（３ビツト）
と優先度係数データ（２ビツト）を、直接に動画データ
処理回路２３に出力する。

従って、動画データ処理回路２３には、ＶＲＡＭ７から
データバス４２を介して入力される２ビットの色データ
と、動画アドレス制御回路２２がら直接に入力される１
ビットのＨ反転データ、３ビツトの色パレットデータ及
び２ビツトの優先度係数データの１ドツト当たり計８ビ
ットの動画データが、１走査線の２５６ドツトについて
順次入力される。

動画データ処理回路２３は、上記入力された１走査線分
の上記動画データを一時記憶した後、上記動画データに
含まれるＨ反転データが°Ｈ′”であるとき上記動画デ
ータのうち１１反転テデータ除く１ドツト当たり７ビツ
トの動画データを入力された順序とは逆の順序で、７Ｘ
２５６ビツトの１走査線分の動画データを格納する該回
路２３内のラインバッファに出力して１１反転の処理を
行い、−方、−に記■」反転データか”　Ｌ、　”であ
るとき上記７ビソｉ・の動画データを上記Ｈ反転の処理
を行わずに入力された順序で、上記ラインバッファに出
力する。

ラインバッファは、入力された１走査線分の動画データ
をラッチした後、ＨＶカウンタから出力されるＨｃ倍信
号基ついて優先度制御回路２６に出力する。

静止画アドレス制御回路２４は、静止画の通常処理時に
、ＣＰＵ２からＣＰＵインタフェース回路２１及びデー
タバス４０を介して入力される画面のオフセ、トデータ
Ｈｐ、Ｖｐ並ひにＨ反転データＨＦ及び■反転データＶ
Ｆを含む制御データと、ＨＶカウンタ３１から入力され
るカウンタデータ１−］　ｃ及びＶｃに基ついて、静止
画のドツトに対応してＶＲＡＭ７ｂの静止画スクリーン
エリア６２に予め格納されているキャラクタネームの格
納アドレス（１６ヒノト）を算出し、該アトルスをアド
レスバス４．１ｂを介してＶＲＡＭ７ｂに出力する。ま
た静止画アドレス制御回路２４は、ＣＰＵ２から指示さ
れる静止画の上記筋原れ画像変換処理時に、ＣＰＵ２か
らＣＰＵインタフェース回路２１及びデータバス４０を
介して入力される画面のオフセノトデータＨｐ、　Ｖ　
ｐ、　Ｉ−１反転データトＩＦ及びＶ反転データＶＦ、
上記筋原れ画像変換処理時の処理定数Ｓｐ、Ｈｐｉを含
む制御データと、ＨＶカウンタ３１から入力されるカウ
ンタデータＨｃ及びＶｃに基づいて、上記筋原れ画像変
換処理時の静止画のドツトに対応する上記キャラクタネ
ームの格納アドレスを算出し、該アドレスをアドレスバ
ス４１ｂを介してＶＲＡＭ７ｂに出力する。

なお、上記静止画ア１−レス制御回路２４はまた、入力
される画面のオフセソトデータＨｐ、Ｖｐに基づいて画
面のスクロール処理を行った後の静止画の１ドツトに対
応するキャラクタネームの格納アドレスを算出するとと
もに、入力されるＨ反転データＨＦか”　Ｈ”であると
き■（反転処理を行った後の静止画の１ドツトに対応す
るキャラクタネーム＝２３− の格納アドレスを算出し、また、入力されるＶ反転デー
タＶＦが°”１１゛であるとき■反転処理を行った後の
静止画の１ドツトに対応するキャラクタネームの格納ア
ドレスを算出する。ここで、上記動画アドレス制御回路
２４て算出される１６ビツトのアドレスは、第８図に示
すように、上位２ビツトが°′ＯＯ“であって、下位１
４ビツトか静止画の表示位置に対応する上記キャラクタ
の位置データｙｃ（７ビソト）とｘｃ（７ヒソト）であ
る。

ＶＲＡＭ７ｂは、静止画アドレス制御回路２４から入力
されるアドレスに格納された８ビツトのキャラクタネー
ムをデータバス４２ｂを介して静止画アドレス制御回路
２４に出力する。これに応答して静止画アドレス制御回
路２４は、上位２ビツトの００′”と、入力される８ビ
ットのキャラクタネームと、静止画の表示位置に対応す
る」１記ドツトの位置データｙｄ（３ビツト）及びｘｄ
（３ヒツト）から構成されるアドレスをアドレスバス４
１ａを介してＶ　ＲＡ　Ｍ　７　ａに出力する。

ＶＲＡＭ７ａは、静止画アドレス制御回路２４から入力
されるアドレスに格納された８ビツトの色データをデー
タバス４２ａを介して静止画データ処理回路２５に出力
する。これに応答して静止画データ処理回路２５は、入
力された１ドツト当たり８ビツトの色データをラッチし
た後、ＨＶカウンタ３１から出力されるＨｃ倍信号基づ
いて上記８ビツトの色データを優先度制御回路２６に出
力する。

優先度制御回路２６は、動画データ処理回路２３から入
力される７ビツトの上記動画データと静止画データ処理
回路２５から入力される６ビｙトの上記静止画データか
ら、動画データ内に含まれる２ビツトの優先度データに
基づいて優先判定を行い、優先度の高い動画データ又は
静止画データを色信号発生器２９に出力する。ここで、
優先度制御回路２６は、入力される動画データの優先度
データか“ＯＯ″′であるとき８ビツトの色データから
なる静止画データを色信号発生器２９に出力し、一方、
入力される動画データの優先度データか′。

０１″であるとき最上位３ビツト°’ｏ　ｏ　ｏ’”と
３ビソ１・の色バレントデータと２ビツトの色データか
らなる計８ビットの動画データを色信号発生器２９に出
力する。

色信号発生器２９は、８ビットのアドレスを有するＲＡ
Ｍにてなる色パレットテーブルを備え、ＣＰＵ２からＣ
ＰＵインタフェース回路２１及びデータハス４０を介し
て予め入力される色信号データか上記色パレットテーブ
ルに格納される。色信号発生器２９は、優先度制御回路
２６から入力される８ビットの動画データ又は静止画デ
ータを上記色パレットテーブルのアドレスに出力して当
該アドレスに格納されている色信号データを読み出した
後、読み出された色信号データを各色５ビットのＲＧＢ
分離分離クジタル信号ＧＢ信号に変換して、Ｉ−（Ｖカ
ウンタ３１から出力されるＨｃ倍信号びＶｃ倍信号基つ
いて、ティスプレィ装置８及びＮＴＳＣエンコーダ３２
に出力する。ＮＴＳＣエンコータ３２は入力されたＲＧ
Ｂ分離分離クシタル信号色毎にデジタル／アナログ変換
した後、公知のＮＴＳＣカラーテレビ信号に符号化して
出力端子４３に出力する。

第３図（Ａ）は、上記静止画アドレス制御回路２４が行
う静止画に対する上記筋流れ画像変換処理を示す図であ
る。第３図（Ａ）において、」二連と同様にデイスプレ
ィ装置８の表示画面上における水平方向のドツト単位の
座標をＸとし、垂直方向のドツト単位の座標をｙとする
。なお、第３図においては、ｙ方向を第４図に示したｙ
方向とは便宜上述にとり、また、垂直方向のオフセット
データＶｐをＯとしている。

第３図（Ａ）において、上記筋流れ画像変換処理前の元
の静止画１００を破線で示し、一方、上記筋流れ画像変
換処理後の静止画１１０を実線で示している。ここで、
Ｖｃ＝ｙ＝Ｑのときの元の静止画１００に対する上記筋
原れ画像変換処理後の静止画１１０の水平方向の移動長
さ（以下、オフセット長さという。）をＨｐｉとする。

また、ｙ＝ｎ−１のときの−１−記オフセント長さをＯ
Ｆ（ｎ−１）とし、ｙ＝ｎのときの上記オフセット長さ
をＯＦ　（ｎ）とする。ここて、上記オフセット長さＯ
Ｆ　（ｎ）とＯＦ（ｎ−１）の関係を次式で表す。

ＯＦ（ｎ）＝ＯＦ（ｎ−１）＋Ｓｐ・ＯＦ（ｎ−１）・
　（１） ＯＦ　（−１）　＝Ｈｐ　ｉ　　　　　　　　・・（２
）ここで、上記Ｓｐは、１本の走査線毎に上記筋流れ画
像変換処理を行うオフセット長さの変化割合を示す。従
って、元の座標をＰ（ｘ＋、ｙ＋）とし、上記筋原れ画
像変換処理後の座標をＱ　（Ｘ２．　ｙ２）とすると、
上記座標ＰとＱの関係は、次式で表される。

Ｘ２＝ＯＦ　（ｎ）　十ｘ、　　　　　　　　−（３）
ｙ２＝ｙ＋　　　　　　　　　　　　　　　−（４）（
３）式及び（４）式において、元の静止画の座標ｐ　（
ｘ＋、　ｙ＋）は、第４図のＶＲＡＭエリア５０におけ
る上述のオフセットデータＨｐ、Ｖｐ並ひにＶＨカウン
タ３１から出力される」１記カウンタデータｌ（ｃ、Ｖ
ｃを用いて次式で表される。

ｘ、＝Ｈｐ＋Ｈｃ　　　　　　　　　　　　−（５）ｙ
、＝Ｖｐ＋Ｖｃ　　　　　　　　　　　　　　−（６）
従って、（３）式及び（４）式にそれぞれＬ記（１）式
、（５）式及び（６）式を代入してＸ２及びｙ２を求め
ると、ｘ２及びｙ２は次式で表される。

ｘ、＝Ｈｐ＋Ｈｃ＋ＯＦ（ｎ−１）４−３ｐ＝ＯＦ（ｎ
−１）ｙ２＝Ｖｐ＋Ｖｃ　　　　　　　　　　・・・（
８）ここで、便宜上、上記（７）式の右辺におけるＨ　
ｃ以外の項を次式のようにＨｐｐとおく。

Ｈｐｐ＝Ｈｐ十ＯＦ（ｎ−１，）＋５ｐ＝ＯＦ（ｎ　−
１）・（９） 第２図は、上記（７）式及び（８）式を用いて上記筋流
れ画像変換処理時の座標（Ｘ２１７２）を求めた後、静
止画スクリーンエリア６２の格納アドレス、並びに静止
画キャラクタエリア６１の格納アトルスを出力するため
の静止画アドレス制御回路２４の回路図である。

第２図において、静止画アドレス制御回路２４は１５個
の遅延型フリップフロ、プＦＦ１ないしＦＦ９．ＦＦＩ
ＩないしＦＦ１６を備え、各フリップフロップＦＦＩな
いしＦＦ９．ＦＦＩＩないしＦＦ１６はそれぞれクロッ
クの立ぢ」二かり時に入力端子に入力される信号をラッ
チして出力端子に出力する。オフセット長さＯＦ　（ｎ
）を計算するオフセット計算回路ＯＦＣＩは、３個のフ
リップフロップＦＦＩ、ＦＦ２．ＦＦ５と、乗算器ＭＰ
Ｙと、加算器ＡＤＤＩと、切り換え器ｓｗ１を備える。

なお、フリップフロップＦＦ１２には、タイミング信号
発生器３０から出力される１０．２７４ＭＨｚのクロッ
ク］、ＯＭＣＫか反転された反転クロックか人力され、
フリップフロップＦＦ１１ないしＦＦ１６にはそれぞれ
タイミング信号発生器３０から出力される５、３７ＭＨ
ｚのクロック５ＭＣＫか反転された反転クロックか入力
される。

また、フリップフロップＦＦ５には、タイミング信号発
生器３０から発生されるクロック信号ＦＦ５　ＣＫか入
力される。

オフセット計算回路ＯＦＣＩにおいて、フリップフロッ
プＦＦｒ、ＦＦ２はそれぞれ、ＣＰＵ２において計算さ
れＣＰＵ２からＣＰＵインタフェース回路２１及びデー
タバス４０を介して入力される上記筋原れ画像変換処理
時の制御データＳｐ。

Ｈｐｌを、ＣＰＵ２から送信されるクロックの立ち上が
り時にラッチして、乗算器ＭＰＹのａ入力端子、及び切
り換え器ｓｗ１のｂ入力端子に出ツＪする。乗算器ＭＰ
Ｙは、ａ入力端子に入力されるデータと、フリップフロ
ップＦＦ５から出ツＪされｂ入力端子に入力されるデー
タを乗算した後、乗算結果のデータを加算器ＡＤＤ　１
の８人ツノ端子に出力する。加算器ＡＤＤ　ｌは、ａ入
力端子に入ツＪされるデータとフリップフロップＦＦ５
から出力されｂ入力端子に入力されるデータを加算して
切り換え器ｓｗ１のａ入力端子に出力する。切り換え器
ＳＷ１は、タイミング信号発生器３ｏがら出力されるＸ
Ｓ信号に基づいて、上記ａ、ｂ入力端子に入力される各
データのうち１個のデータをフリップフロップＦＦ５を
介して、加算器ＡＤＤ２のｂ入力端子に出力するととも
に、乗算器ＭＰＹのｂ入力端子及び加算器ＡＤＤｌのｂ
入力端子に出力する。以」二のように構成されたオフセ
ット計算量路○ＦＣ］は、詳細後述するように、Ｖｃ＝
ｎのときの上記オフセット長さＯＦ　（ｎ）をフリップ
フロップＦ　Ｆ　５の出ノＪ端子から出力する。

ＨＶカウンタ３１から出力される８ビツトのカウンタデ
ータＨｃが、＋Ｊｌ他的オアゲー１−Ｘ０ＲＩの第１の
入力端子に入力される。フリップフロップＦＦ６はＨＶ
カウンタ３１から出力される８ビツトのカウンタデータ
ＶＣをラッチして排他的オアケー１−　Ｘ　ＯＲ２の第
１の入力端子に出力する。フリップフロップＦＦ７及び
８はそれぞれ、ＣＰｔＪ２からＣＰＵインタフェース回
路２１及びデータハス４０を介して入力される１ビツト
のＨ反転データＨＦと１ヒツトの■反転データＶＦを、
ＣＰＵ２から出力されるクロックの立し」−かり時にラ
ッチして、上記１ビツトのＨ反転データＨＦと各ビット
が同一のレベルを有する８ビツトのデータと、上記］ピ
ッ）・のＶ反転テークＶＦと各ヒツトが同一のレベルを
有する８ビツトのデータをそれぞれ、排他的オアケート
ＸＯＲ１，Ｘ０Ｒ２の名筆２の入力端子に出力する。

排他的オアゲ−１−ＸＯＲＩは、第１の入力端子に入力
された８ピントのデータと第２の入力端子に入力された
８ビツトのデータの排他的論理和の演算を行い、８ビッ
トの演算結果のデータを切り換え器ｓｗ２のａ入力端子
に出力する。また排他的オアゲートＸ０Ｒ２は上記排他
的オアケートＸ０ＲＩと同様に動作し、８ビツトの演算
結果のデータをフリップフロップＦＦ９を介して切り換
え器ＳＷ２のｂ入力端子に出力する。切り換え器ＳＷ２
は、タイミング信号発生器３０から出力されるＹＳ信号
に基づいてａ、ｂ入力端子に入力される各データのうち
１個の８ピツ１へのデータを加算器ＡＤＤ３のｂ入力端
子に出力する。

フリップフロップＦＦ３は、ｃｐｕ２からＣＰＵインタ
フェース回路２１及びデータバス４０を介して入力され
るｙ方向のオフセットデータＶｐ（１０ビ・ｙＤを、Ｃ
ＰＵ２から出力されるクロックの立ぢ」二かり時にラッ
チして切り換え器ＳＷ３のａ入力端子に出力する。また
、フリップフロップＦＦ４は、ＣＰＵ２からＣＰＬＪイ
ンタフェース回路２１及びデータハス４０を介して人力
されるＸ方向のオフセットデータＨｐ（１０ビツト）を
、ＣＰＵ２から出力されるクロックの立ち上かり時にラ
ッチして加算器ＡＤＤ２のａ入力端子に出力する。

加算器ＡＤＤ２は、ａ入力端子に入力されるデータと１
〕入力端子に入力されるデータを加算して、加算結果の
データを切り換え器ｓｗ３のａ入力端子に出力する。切
り換え器ＳＷ３は、タイミング信号発生器３０から出力
されるＺＳ信号に基づいてａ、ｂ入力端子に入力される
各データのうぢ１個の１０ヒ、トのデータを加算器ＡＤ
Ｄ３のａ入力端子に出力する。

加算器ＡＤＤ３は、ａ入力端子に入力されるｌＯヒツト
のデータとｂ入力端子に入力される１０ビツトのデータ
を加算して、加Ｎｕ　果の１０ヒツトのデータをフリッ
プフロップＦＦＩＩ、ＦＦＩ２に出力する。

フリップフロップＦＦＩＩは、入力された１０ビ、１・
のデータをラッチした後、上位７ビツトのデータｙｃを
３ステートバツフアアンプＢＡ２を介してアドレスバス
Ｂ４１ｂの上位３ビツト目から」１位８ビット目のビッ
トに出力するとともに、下位３ビツトのデータｙｄをフ
リップフロップＦＦｌ５に出力する。フリップフロップ
ＦＦ１２は、入力された１０ビツトのデータＸＣをラッ
チした後、フリップフロップＦＦ１３に出力する。フリ
ップフロップＦＦ１３は、入力された１０ビツトのデー
タをラッチした後、」二値７ビントのデータＸＣを３ス
テートバッファアンプＢＡ３を介してアドレスバス５４
４ｂの最下位７ビツトに出力するとともに、下位３ビツ
トのデータｘｄをフリップフロップＦＦ１５に出力する
。

フリップフロップＦ　Ｆ　］、　４は、ＶＲＡＭ７ｂか
らデータバスＢ４２ｂを介して入力された８ビットのキ
ャラクタネームのデータをラッチした後、３ステートバ
ツフアアンプＢＡ５を介してアドレスバスＡ４１ａの」
二値３ビット目から上位７ビツト目のヒツトに出力する
。フリップフロップＦＦ１５は入力された２個の３ビツ
トのデータｙｄ、　ｘｄをラッチした後、フリップフロ
ップＦＦ］６及び３ステートハソフアアンプＢＡ６を介
してアドレスバスＡ４１ａの最下位６ヒ・ノドに出力す
る。

なお、３ステートバツフアアンプＢＡＩの２ビットの入
力端子はアースに接続され、該３ステートバツフアアン
プＢＡＩの２ヒツトの出力端子は、アドレスバス８４１
ｂの最上位２ビツトに接続される。３ステートバツフア
アンプＢＡ４の２ビ。

１・の入力端子はアースに接続され、該３ステートバッ
ファアンプＢ　Ａ、　４の２ピントの出力端子は、アド
レスバスＡ４１ａの最上位２ヒツトに接続される。

第９図（Ａ）及び（Ｂ）のＰ及びＱは第２図の静止画ア
ドレス制御回路２４の動作を示すタイミンクチャートで
あり、以下、第９図（Ａ）及び（Ｂ）を参照して、静止
画アドレス制御回路２４の動作について説明する。なお
、第９図（Ａ）及び（Ｂ）のＲは、後述する第２の実施
例のオフセット計算回路ＯＦＣ２を備える静止画アドレ
ス制御回路２４の動作のみに係るタイミングチャートで
ある。

ここで、第３図を参照して上述したように、第４図のＶ
ＲＡＭエリア５０のうち表示画像エリア５１内に位置す
る静止画を」１記制御データＳｌ）、Ｈｐｉに基づいて
上記筋原れ画像変換処理を行う静止画アドレス制御回路
２４の処理動作について述べる。

なお、上記制御データＳｐ、ＨｐｉかＣＰＵ２において
予め計算され、ＣＰＵ２からＣＰＵインタフェース回路
２１及びデータバス４０を介してフリップフロップＦＦ
Ｉ、ＦＦ２に入力されてラッチされる。また、画面の上
記オフセットデータＶｐ、）Ｉｐ、並びに静止画につい
てのＨ反転データＨＦ及びＶ反転データＨＦがそれぞれ
、ＣＰＵ２から出力されてＣＰＵインタフェース回路２
１及びデータバス４０を介してフリップフロップＦＦ３
゜ＦＦ４．ＦＦ７．ＦＦ８に入力されてラッチされる。

ここで、Ｈ反転データＨＦか”　Ｈ”のときＨＶカウン
タ３１から入力されるデータＨｃか排他的オアケー）Ｘ
ＯＲ１によって反転されて切り換え器ＳＷ２のａ入力端
子に出力され、一方、■」反転データＨＦか”′Ｌ゛の
ときＨＶカウンタ３１から入力されるデータＨｃかその
まま排他的オアケートＸ○Ｒ１を介して切り換え器ｓｗ
２のａ入力端子に出力される。また、■反転データＶＦ
か“Ｈ゛のときＨＶカウンタ３１から入力されフリップ
フロップＦ　Ｆ　６に１走査線の処理の間にラッチされ
るデータＶＣが、排他的オアケー１−　Ｘ　ＯＲ２によ
って反転されてフリップフロップＦＦ９に入力されてラ
ッチされ、一方、■反転データＶＦかＬ”のとき上記デ
ータＶＣかそのまま排他的オアケートＸ○Ｒ２を介して
フリップフロップＦＦ９に入力されてラッチされる。上
記排他的オアケー１−Ｘ０Ｒ１及びＸ０Ｒ２の反転動作
によって、それぞれ静止画のＨ反転及びＶ反転の動作が
行なわれる。上記１ツト他的オアケー１−ＸＯＲｌ及び
Ｘ０Ｒ２から出力されるデータは、反転されるか否かに
かかわらず、以下説明の便宜上、それぞれデータＨｃ及
びＶｃと呼ふ。

さらに、」１記筋原れ画像変換処理前の元の静止画のキ
ャラクタネーム及び色データがそれぞれ、ＶＲＡＭＢ７
ｂの静止画スクリーンエリア６２及びＶＲＡＭＡ７ａの
静止画キャラクタエリアに予め記憶されているものとす
る。

第９図（Ａ）及び（Ｂ）において、タイミング信号発生
器３０から出力される５、］、３７ＭＨｚのクロック５
ＭＣＫの各立ち上がり及び各立ち下がり時を、説明の便
宜」二、時刻ｔ１．．ｔ２．ｔ３．−．ｔ１５、・・、
ｔ２Ｌ　　・・、ｔ３５とする。ここで、時刻ｔ１から
時刻ｔ２２までの処理は、Ｖｃ＝Ｑのときの上記筋原れ
画像変換処理後の座杆データＸ２、ｙ、を求める処理で
あり、時刻ｔ２２以降の処理は、Ｖｃ＝１のときの処理
である。

時刻ｔ１から時刻ｔ２において、切り換え器ＳＷ１がｂ
側に切り換えられ、フリップフロップＦＦ２から出力さ
れるデータＨｐｉか切り換え器ＳＷ１を介してフリップ
フロップｆ？　Ｆ　５に入ノＪされ、時刻ｔ２において
クロックＦＦ５ＣＫの立ぢ」二かりに応答してフリップ
フロップＦＦ５は、上記データＨｐｉをラッチして、オ
フセット長さＯＦ（０）として、加算器ＡＤＤ２のｂ入
力端子に出力する。

次いで、時刻ｔ２から時刻ｔ３において、切り換え器Ｓ
Ｗ２及びＳＷ３かともにａ側に切り換えられ、データＩ
４　ｐかフリップフロップＦＦ４から加算器ＡＤＤ２の
ａ入力端子に入力される。このとき、加算器Ａ　Ｄ　Ｉ
）　２は、データ）（ｐとＯＦ　（０）を加算して、加
算結果のデータＨｐｐ＝Ｈｐ十〇Ｆ（０）を切り換え器
ｓｗ３を介して加算器ＡＩ）Ｄ３のａ入力端子に出力す
る。一方、データＨｃが排他的オアケー１−Ｘ０ＲＩか
ら切り換え器ＳＷ２を介して加算器ＡＤＤ３のｂ入力端
子に入力される。従って、加算器ＡＤＤ３はデータＨｐ
ｐとＨｃを加算して、加算結果のデータｘ、＝）（ｐｐ
＋Ｉ（ｃをフリップフロップＦＦ１２に出力する。

このデータＸ、は、時刻ｔ３においてフリップフロップ
ＦＦ１２によってラッチされた後、時刻ｔ４において、
フリップフロップＦＦ１３にラッチされる。

次いで、時刻ｔ３から時刻ｔ４において、切り換え器ｓ
ｗ２及びＳＷ３がともにｂ側に切り換えられ、データＶ
ｐがフリップフロップＦＦ３から切り換え器ＳＷ３を介
して加算器ＡＤＤ３のａ入力端子に人力される。一方、
データＶｃが〕Ｉル。

プフロツプ９から切り換え器ＳＷ２を介して加算器ＡＤ
Ｄ３のｂ入力端子に入力される。従って、加算器ＡＤＤ
３はデータＶｐとＶｃを加算して、加算結果のデータｙ
２＝Ｖｐ＋ＶｃをフリップフロップＦＦＩＩに出力する
。このデータｙ、は時刻ｔ４においてフリップフロップ
ＦＦＩＩによってラッチされる。

上述の時刻ｔ２から時刻ｔ３においてＶｃ＝Ｑであって
Ｈｃ＝０のときのデータＸ、が計算され、時刻ｔ３から
時刻ｔ４においてＶｃ＝ＱてあってＨｅ＝０のときのデ
ータｙ２が計算される。以下、時刻ｔ４以降において、
データＨｃが１から２５５までのデータＸ２及びｙ２か
同様に計算されて、１走査線分のデータＸ２１　Ｙ２か
計算される。

時刻ｔ４において、タイミング信号発生器３０から出力
されるＡＥ倍信号立ち下がり、このとき３ステートバツ
フアアンプＢＡＩないしＢＡ６がイネ−フルされる。従
って、時刻ｔ４から時刻ｔ６において、３ステートバツ
フアアンプＢＡＩから出力される最上位２ビツトのデー
タ′”００”と、フリップフロップＦＦＩＩ及びＦＦ１
３にそれぞれラッチされたＨｃ＝Ｑのときのデータｙ２
（１０ビ、。

！・）及びｘ２（１，０ビット）のうちのそれぞれ各−
Ｌ位７ビツトの上記ｙｃ及びｘｃから構成される計１６
ビツトのアドレスＣＡＡＯがアドレスバス１３４１ｂを
介してＶＲＡＭＢ７ｂに出力され、ＶＲＡＭＢ７ｂは時
刻ｔ５において該アドレスＣＡＡＯを入力する。なお、
フリップフロップＦＦＩＩ及びＦＦｌ３にそれぞれラッ
チされた■１Ｃ−Ｏのときのデータｙ、及びＸ２のうち
の各下位３ビツトのデータＹｄ及びｘｄはそれぞれ、フ
リップフロップＦＦ１５を介してフリップフロップＦ　
Ｆ　１．６に出力されてラッチされる。

以下、時刻ｔ６以降において、上記クロック５ＭＣＫの
周期で、Ｖｃ＝ＯのときのデータＨｃが１から２５５ま
での上記データｙｃ及びｘｃを含むアドレスＣＡＡ　１
ないしＣＡ、　Ａ　２５５が周期的に繰り返してアドレ
スバスＢ４１ｂを介してＶＲＡＭＢ７ｂに出力され、ま
た各データＨｃに対する上記データｙｄ及びｘｄはそれ
ぞれ上述と同様に、フリップフロップＦ　Ｆ　］、　５
を介してフリップフロップＦＦ１６に出力されてラッチ
される。

ＶＲＡＭ７ｂは、静止画アドレス制御回路２４からアド
レスバスＢ４１ｂを介して入力されるアドレスＣＡＡＯ
ないしＣＣＡ２５５に応答して、各アドレスに格納され
た８ビツトのキャラクタネームＣＡＯないしＣＡ２５５
を」１記クロック５ＭＣＫの周期で、データバスＢ４２
ｂを介して静止画アドレス制御回路２４内のフリップフ
ロップＦＦ１４に出力し、該８ビツトのキャラクタネー
ムＣＡＱないしＣＡ２５５がフリップフロップＦＦ１４
にラッチされる。

一方、上記キャラクタネームに対応するデータｙｄ及び
ｘｄ（計６ビツト）か上述のようにフリップフロップＦ
Ｆ１６にラッチされている。従って、時刻ｔ８から時刻
ＬＩＯにおいて、最上位２ビツトの一４３＝ ”　ｏ　ｏ　”と、フリップフロップＦＦ１４にラッチ
された８ビツトのキャラクタネームのデータと、データ
Ｈｃ＝Ｏのときのデータｙｄとｘｄ（計６ビソｈ）から
構成される１６ビツトのアドレスＣＣＡＯが、３ステー
トハ、ファアンプＢＡ４ないしＢＡ６及びアドレスバス
Ａ４．１ａを介してＶＲＡＭ７ａに出力され、ＶＲＡＭ
Ａ７ａは時刻ｔ９において該アドレスＣＣＡＯを入力す
る。以下、時刻ｔｌｏ以降において、同様に、データＨ
ｃか１から２５５までの時の上記アドレスＣＣＡｌない
しＣＣＡ２５５が、静止画アドレス制御回路２４からア
ドレスバスＡ４１ａを介してＶＲＡＭＡ７ａに出力され
る。

ＶＲＡＭ７ａは、静止画アドレス制御回路２４からアド
レスバスＡ４．Ｉａを介して入力されるアドレスＣＣＡ
ＯないしＣＣＡ２５５に応答して、各アドレスに格納さ
れた８ビツトの色データＣＤＯないしＣＤ２５５を上記
クロック５ＭＣＫの周期て、データバス４２ａを介して
静止画データ処理回路２５に出力される。

第９図（Ｂ）のＰ及びＱはＶｃ＝］であるときの上記静
止画アドレス制御回路２４の動作を示すタイミングチャ
ートである。

第９図（Ｂ）のＰ及びＱの時刻ｔ２１からｔ２２におい
て、切り換え器ＳＷＩはａ側に切り換えられ、フリップ
フロップＦＦ５は先の時刻ｔ２においてラッチしたデー
タＨｐｊを乗算器ＭＰＹのｂ入力端子に出力するととも
に、加算器ＡＤＤ　１のｂ入力端子に出力する。このと
き、乗算器ＭＰＹは、データＳｐとデータＨｐｉを乗算
して、その乗算結果のデータＳｐ・Ｈｐｉを加算器ＡＤ
Ｄ１のａ入力端子に出力する。これに応答して加算器Ａ
ＤＤ　１は、上記データ５ｐ−ＨｐｉとデータＨｐｉを
加算して、その加算結果のデータＯＦ　（１）　−Ｈｐ
　ｉ　−３ｐ＋Ｈｐ　ｉをフリップフロップＦＦ５に出
力する。該データＯＦ　（１）は、時刻ｔ２２における
クロックＦＦ５ＣＫの立ち上がり時にラッチして加算器
ＡＤＤ２のｂ入力端子に出力する。以下、」−述のＶｃ
＝Ｑの処理を同様にＶｃ−１の処理が行われ、さらに、
同様にＶｃが２から２２３まての処理か行われる。

従って、第４図に示すように、２８キャラクタ分の２２
４走査線分について行うことにより、１つの表示画像エ
リア５１分についての静止画の筋流れ画像変換処理を行
うことかできる。

以」二説明したように、静止画アドレス制御回路２４は
、ＣＰＵ２から入力される筋流れ画像変換処理の制御デ
ータＳｐ、Ｈｐｉに基づいて、上記筋流れ画像変換処理
時の静止画のキャラクタネームが格納されているアドレ
スＣＡＡＯないしＣＣＡ２５５を算出して出力し、これ
に応答してＶＲＡＭＢ７ｂから出力されるキャラクタネ
ームのデータ（８ビット）とデータｙｄ及びｘｄから構
成されるアドレスＣＣＡＯないしＣＣＡ２５５を出力す
ることによって、上記筋流れ画像変換処理時の１トソト
当たり８ビツトの色データをＶＲＡＭＡ７ａから静止画
データ処理回路２５に出力させることかできる。この後
、上記静止画の色データ（８ビツト）は静止画データ処
理回路２５にランチされた後、優先度制御回路２６に入
力され、一方、７ビツトの動画データが動画データ処理
回路２３から優先度制御回路２５に入力される。これに
応答して優先度制御回路２６は、上記動画データと上記
静止画データから、動画データ内に含まれる２ビツトの
優先度データに基づいて優先判定を行い、優先度の高い
動画データ又は静止画データを色信号発生器２９に出力
する。これに応答して色信号発生器２９は、入力される
動画データ又は静止画データを各色５ビットのＲＧＢ分
離デジタル信号に変換し、該ＲＧＢ分離デジタル信号を
ＨＶカウンタ３１から出力されるカウンタデータＨｃ及
びＶｃに基づいて、デイスプレィ装置８及びＮＴＳＣエ
ンコータ３２に出力する。従って、以上の処理により、
ｃｐｕ２から入力された筋流れ画像変換処理の制御デー
タＳｐ、Ｈｐｉに基づいて、ＶＲＡＭ７に格納された静
止画データに対応する元の静止画か上記筋流れ画像変換
処理された静止画がデイスプレィ装置８に表示される。

以上のように構成されたテレビゲーム装置において、上
記筋流れ画像変換処理を行ったときの画像の表示例を第
１２図に示す。

第１２図の（Ａ）は、上記筋流れ画像変換処理前の元の
画像２００であり、画像２００は画面上側から下側に向
かって所定の幅を有する直線帯形状の画像である。なお
、第１２図の（Ｂ）ないしくＥ）において、上記光の画
像２００を破線で示す。

この元の画像２００を上記テレビゲーム装置を用いて上
記制御データＨｐｉを０とし、上記制御データＳｐを１
よりも大きな値として上記筋流れ画像変換処理を行った
場合、第１２図の（Ｂ）に示すように、画面上側におい
て上記光の画像２゜Ｏと同し位置に位置し、さらに画面
下側に向がって上記帯形状の画像か徐々に右側に曲げら
れた画像２１０が得られる。

次いて、この元の画像２００を」１記テレビゲーム装置
を用いて上記制御データＨｐｉを０とし、上記制御デー
タＳｐを−１よりも小さな値として上記筋流れ画像変換
処理を行った場合、第１２図の（Ｃ）に示すように、画
面上側において上記光の画像２００と同じ位置に位置し
、さらに画面下側に向かって上記帯形状の画像が徐々に
左側に曲げられた画像２２０が得られる。

さらに、この元の画像２００を上記テレビゲーム装置を
用いて上記制御データＨｐｉを正の値とし、上記制御デ
ータＳｐを−１よりも大きくがっ１よりも小さな値とし
て上記筋流れ画像変換処理を行った場合、第１２図の（
Ｄ）に示すように、画面上側において上記光の画像２０
０よりも右側に位置し、さらに画面下側に向がって」１
記帯形状の画像が徐々に上記光の画像２００に近づくよ
うに曲げられた画像２３０が得られる。

またさらに、この元の画像２００を上記テレビゲーム装
置を用いて上記制御データＨｐｉを負の値とし、上記制
御データＳｐを−１よりも大きくかっ１よりも小さな値
として上記筋流れ画像変換処理を行った場合、第１２図
の（Ｅ）に示すように、画面」二側において上記光の画
像２００よりも左側に位置し、さらに画面下側に向がっ
て上記帯形状の画像が徐々に上記光の画像２００に近づ
くように曲げられた画像２４０か得られる。

以上説明したように、ＶＲＡＭ７に格納された静止画デ
ータに対応する元の静止画を上記筋流れ画像変換処理を
行った場合のＶ　ＲＡ　Ｍ　７におけるアドレスを上記
静止画アトレス制御回路２４によって算出して、ＶＲＡ
Ｍ７から上記筋流れ画像変換処理時の静止画の色データ
を読み出してビデオ信号を生成してティスプレィ装置８
に表示するようにしたので、ＣＰＵ２は上記筋流れ画像
変換処理を行ったときの画像の各位置を削算する必要か
なく、これによって、他の画像の処理を行うことかでき
る。従って、従来例に比較してＣＰＵのスループソｈを
向上さぜることがてきる。」二連のように切り換え器Ｓ
ＷＩないしＳＷ３、乗算Ｒｉ？ＭＰＹ、加算器Ａ　Ｄ　
Ｄ　１ないしＡＤＤ３等のハードウェアから構成される
静止画アドレス制御回路２４によって上記筋流れ画像変
換処理時の水平方向及び垂直方向の各位置に対応するＶ
ＲＡＭ７における静止画の画像データの格納アドレスを
計算しているので、従来例に比較して高速で上記筋流れ
画像変換処理を行うことができるという利点がある。

また、画像処理装置１においては、上記筋原れ画像変換
処理を行った時の静止画データの格納アドレスを算出し
て静止画データを求めるようにしたから、元の静止画デ
ータを保存できる。従って、上記筋流れ画像変換処理の
後に、元の静止画を再び表示することができるという利
点かある。

第２の実施吻 第１１図（Ａ）は、第２図の静止画アドレス制御回路２
４内のオフセット計算回路ＯＦＣＩの第２の実施例であ
るオフセット計算回路ＯＦＣ２のブロック図である。

この第２の実施例のオフセット計算回路○ＦＣ２を用い
る場合の上記筋流れ画像変換処理を第３図（Ｂ）に示す
。

第３図（Ｂ）において、上述と同様にナイスプレイ装置
８の表示画面上における水平方向のドツト単位の座標を
Ｘとし、垂直方向のドツト単位の座標をｙとする。なお
、第３図（Ｂ）においては、ｙ方向を第４図に示したｙ
方向とは便宜」二進にとり、また、垂直方向のオフセッ
トテータＶｐをＯとしている。

第３図（Ｂ）において、上記筋流れ画像変換処理前の元
の静止画１００を破線で示し、一方、上記筋ｄＥれ画像
変換処理後の静止画１１０を実線で示している。ここで
、Ｖｃ＝ｙ＝Ｏのときの元の静止画１００に対する上記
筋流れ画像変換処理後の静止画１１０の上記オフセット
長さをＯＦ　（０）とする。また、ｙ＝ｎ−１のときの
」−３己オフセット長さをＯＦ（ｎ−１）とし、ｙ＝ｎ
のときの上８己オフセント長さをＯＦ　（ｎ）とする。

ここで、上記オフセット長さＯＦ　（ｎ）とＯＦ（ｎ−
１）の関係を次式で表す。

ＯＦ（ｎ）＝ＯＦ（ｎ−１，）−１−ｈ　（ｎ）ｈ　（
ｎ）　＝ｈ　（ｎ−ｉ）十Δｈ　　　　−（１１）上記
（１１）式を（１０）式に代入すると、上記オフセット
長さＯＦ（ｎ）は次式で表される。

ＯＦ（ｎ）＝ＯＦ（ｎ−１，）＋ｈ（ｎ−１）＋Δｈ・
（１２） ここで、ｙ＝０のときのオフセット長さＯＦ（０）は、 ＯＦ　（０）　＝ＯＦ　（１）＋ｈ　（−１，）　」−
Δｈとなる。従って、上記（１２）式で求められるオフ
セット長さＯＦ　（ｎ）を、オフセット計算回路ＯＦＣ
２を用いて計算し、第２図の加算器ＡＤＤ２のｂ入力端
子に入力することにより、第１の実施例と同様に、上記
筋流れ画像変換処理後の座標をＱ　（Ｘ２．　ｙ２）を
求めることができる。

上記オフセット長さＯＦ　（ｎ）を計算する第１１図（
Ａ）のオフセラ！・計算回路ＯＦＣ２は、５個のフリッ
プフロップＦＦ２１ないしＦＦ２５と、切り換え器ｓｗ
４及びｓｗ５と、加算器ＡＤＤ　１１、ＡＤＤｌ、２と
、アンドケートＡＮＤＩ、ＡＮＤ２と、上記加算器ＡＤ
Ｄ　１　］、、ＡＤＤ　１．２のオーバーフロー状態時
に加算結果のデータを該データの最高値にセットするオ
ーバーフロー処理を行うオーバーフロー処理回路○ＰＩ
、　○Ｐ２とを備える。ここで、各フリップフロップＦ
Ｆ２１ないしＦＦ２５はそれぞれクロックの立ち上かり
時に入力端子に入力される信号をラッチして出力端子に
出力する。

なお、フリップフロップＦＦ２４．ＦＦ２５にはそれぞ
れ、タイミング信号発生器３０から出力されるクロック
ＦＦ２４ＣＫ、ＦＦ２５ＣＫか入力される。

フリップフロップＦＦ２１ないしＦＦ２３はそれぞれ、
ＣＰＵ２において計算されＣＰＵ２からＣＰ　Ｕインタ
フェース回路２１及びデータパス４０を介して入力され
るそれぞれ１０ビツトの上記筋原れ画像変換処理時の制
御データΔｈ、　　ｈ　（−１）、ＯＦ　（−１）を、
ＣＰＵ２から送信されるクロックの立し上かり時にラッ
チして、加算器ＡＤＤＩＩのａ入力端子及びオーバーフ
ロー処理回路○Ｐ１、切り換え器ｓｗ４のａ入力端子、
及び切り換え器ＳＷ５のｂ入力端子に出力する。フリッ
プフロップＦＦ２４は、アンドケートＡＮＤｌから出力
されるデータｈ　（ｎ）を、クロックＦ　Ｆ　２４、　
ＣＫの立ち上がり時にラッチして切り換え器ＳＷ４のｂ
入力端子に出ツＪする。

切り換え器ＳＷ４は、タイミング信号発生器３０から出
力されるＲ３信号に基づいて、上記ａ、ｂ入力端子に入
力される各データのうち１個のデータを、加算器ＡＤＤ
　１１のｂ入力端子に出力するとともに、オーバーフロ
ー処理回路ＯＰ］に出力する。加算器ＡＤＤ　１１は、
ａ入力端子に入力されるデータとｂ入力端子に入力され
るデータを加算シて、１０ビットの加算結果のデータを
アントゲ−）ＡＮＤＩの第１の入力端子に出力するとと
もに、最上位ビット（以下、ＭＳＢという。）において
桁上げが生じる場合にＨレベルとなるキャリー出力をオ
ーバーフロー処理回路ｏＰ１に出力する。

第１１図（Ｂ）はオーバーフロー処理回路○Ｐ１の回路
図である。第１１図（Ｂ）において、加算器ＡＤ、Ｄ］
１のキャリー出力かアンドゲートＡＮＤ’３の第１の入
力端子に入力され、また、アンドケートＡＮＤ　］から
出力されるデータのＭＳＢが排他的オアケートＸ０Ｒ１
０の第１の入力端子に入力される。切り換え器ＳＷ４か
ら出力される１０ビットのデータか反転入力端子付きア
ントケ−ｈＡＮＤ４の反転入力端子に入力されるととも
に、切り換え器ＳＷ４から出力される１０ビツトのデー
タのＭＳＢが排他的オアケートＸ０Ｒ１０の第２の入力
端子に入力される。アントケートＡＮＤ４から出力され
る１ビツトのポール０のデータは、ノアケー１−　Ｎ　
ＯＲの第２の入力端子に入力される。一方、排他的オア
ゲートＸ０ＲＩＯから出力される１ビツトのデータはア
ントケートＡＮＤ３の第２の入力端子に入力される。さ
らに、アンドケートＡＮＤ３から出力される１ヒツトの
データはノアゲートＮＯＲの第１の入力端子に入力され
る。ノアケートＮＯＲは、オーバーフロー処理回路ＯＰ
Ｉの１ビツトの出力データをアントゲ−トＡＮＤ　Ｉの
第２の入力端子に出力する。

以上のように構成されたオーバーフロー処理回路ＯＰＩ
は、第１表の真理値表に示すように動作し、第１表にお
いて、Ｘ”は不定を示す。すなわち、加算器ＡＤＤＩＩ
のｂ入力端子に入力されるデータの各ビットがすべて０
であるとき、加算器ＡＤＤ］、ｌのｂ入力端子に入力さ
れるデータが正であって加算器ＡＤＤ　１１のａ入力端
子に入力されるデータが負でありかつキャリー出力がＨ
レベルであるとき、もしくは、加算器ＡＤＤ　１　］の
ｂ入力端子に入力されるデータか負であって加算器ＡＤ
ＤＩＩのａ入力端子に入力されるデータが正でありかつ
キャリー出力がＨレベルであるとき、Ｌレベルの出力デ
ータをアントゲ−ＬＡＮＤ　１の第２の入力端子に出ツ
Ｊし、一方、その他の状態のときＨレベルの出力データ
をアントゲ−）ＡＮＤｌの第２の入力端子に出力する。

従って、オーバーフロー処理回路ＯＰＩは、加算器ＡＤ
Ｄ　１　＋がオーバーフロー状態となったとき、Ｌレベ
ルのデータをアンドケートＡＮＤ　１の第２の入力端子
に出力して、アンドゲートＡＮＤ１の１０ビツトの出力
データの各ビットをすべて″　ビとして、上記アントケ
ートＡＤＤ　１の出力データを最高値にセットする。

アンドゲートＡＮＤ１から出力される１０ビソトのデー
タｈ　（ｎ）は、加算器ＡＤＤ　１２のａ入力端子に入
力されるとともに、オーバーフロー処理回路○Ｐ２及び
フリップフロップＦＦ２４に入力される。また、後述す
るフリップフロップＦＦ２５から出力される１０ビツト
のデータが、加算器ＡＤＤ　１２のｂ入力端子に入力さ
れるとともに、オーバーフロー処理回路ＯＰ２に人力さ
れる。

加算器ＡＤＤ１２は、ａ入力端子に入力されるデータと
ｂ入力端子に入力されるデータを加算して、加算結果の
１０ビツトのデータをアントゲ−１−Ａ　Ｎ　Ｄ　２の
第１の入力端子に出力する。オーバーフロー処理回路Ｏ
Ｐ２は、オーバーフロー処理回路ＯＰ１と同様に動作し
て、１ビツトの出力データをアントケートＡＮＤ２の第
２の入力端子に出ノＪする。アントゲ−１−Ａ　Ｎ　Ｄ
　２から出力される１０ピツ）・のデータが、切り換え
器ＳＷ５のａ入力端子に人力される。

切り換え器ＳＷ５は、タイミング信号発生器３０から出
力されるＳＳ信号に基づいてａ、ｂ入力端子に入力され
る各データのうぢ１個の１０ビツトのデータをフリップ
フロップＦＦ２５に出力する。

フリップフロップＦＦ２５は、切り換え器ｓｗ５から出
力される１０ビツトのデータを上記クロックＦＦ２５Ｃ
Ｋの立ち上がり時にラッチして、このオフセット計算回
路ＯＦＣ２の出力データＯＦ（ｎ）として、第２図の加
算器ＡＤＤ２のｂ入力端子に出力するとともに、加算器
ＡＤＤ　１２のｂ入力端子及びオーバーフロー処理回路
ｏＰ２に出力する。

第９図（Ａ）及び（Ｂ）のＲは、第１１図（Ａ）のオフ
セット計算回路ＯＦＣ２の動作を示すタイミングチャー
トであり、以下、第９図（Ａ）及び（Ｂ）のＲを参照し
てオフセット計算回路ＯＦＣ２の動作について説明する
。

ここで、上記制御データΔｈ、　ｈ　（−１）　、ＯＦ
（−１）がＣＰＵ２において予め計算され、ＣＰＵ２か
らＣＰＵインタフェース回路２１及びデータバス４０を
介してフリップフロップＦＦ２　］ないしＦＦ２３に入
力されてラッチされる。時刻ｔ１以前において、切り換
え器ＳＷ５がｂ側に切り換えられ、フリップフＯ，）プ
ＦＦ２５は、クロックＦＦ２５ＣＫの立ぢ上が゛り時に
、フリップフロップＦＦ２３から出力されるデータＯＦ
（−１）を切り換え器ＳＷ５を介してラッチし、加算器
ＡＤＤ］２のｂ入力端子及びオーバーフロー処理回路ｏ
ｐ２に出力する。

時刻ｔ１から時刻Ｌ２において、切り換え器ｓｗ４かａ
側に切り換えられ、フリップフロップＦＦ２２から出力
されるデータｈ（−］、）か切り換え器ｓｗ４から加算
器ＡＤＤ　１１のｂ入力端子及びオーバーフロー処理回
路ＯＰ］に入力され、一方、フリップフロップＦＦ２１
から出力されるデータΔｈが加算器ＡＤＤ１．］のａ入
力端子及びオーバーフロー処理回路ＯＰ１に入力される
。加算器ＡＤＤｌｌは、データΔｈとデータｈ（−１）
を加算して、加算結果のデータｈ（０）−Δｈ＋ｈ（−
１）をアントケートＡＮＤ１を介して加算器ＡＤＤ１２
のａ入力端子に出力するとともに、キャリー出力をオー
バーフロー処理回路○Ｐ１に出力する。オーバーフロー
処理回路ＯＰ１は、上述のよ一６０＝ うに、加算器ＡＤＤＩＩがオーバーフロー状態のとき、
ＬレベルのデータをアンドゲートＡ、ＮＤｌの第２の入
力端子に出力してアンドゲートＡＮＤ１の出力データを
最高値のデータとさせる。

さらに、加算器ＡＤＤ　１２は、ａ入力端子に入力され
るデータｈ　（０）とｂ入力端子に入力されるデータＯ
Ｆ（−１）を加算して、加算結果のデータＯＦ　（０）
　＝ＯＦ　（−１）＋ｈ　（０）をアントゲートＡＮＤ
２を介して切り換え器ＳＷ５のａ入力端子に出力すると
ともに、キャリー出力をオーバーフロー処理回路ＯＰ２
に出力する。オーバーフロー処理回路ＯＰ２は、」二連
のように、加算器ＡＤＤ１２がオーバーフロー状態のと
き、Ｌレベルのデータをアントゲ−１４ＮＤ２の第２の
入力端子に出力してアントゲ−）ＡＮＤ２の出力データ
を最高値のデータとさせる。以下において、加算器ＡＤ
ＤＩ　１．ＡＤＤ１２がオーバーフロー状態の時の処理
については、同様に行われるので、その説明を省略する
。

次いで、時刻ｔ２において、切り換え器ＳＷ５かａ側に
切り換えられ、クロックＦＦ　２５　ＣＫか立ち」二か
るので、フリップフロップ 記データＯＦ（０）をラッチした後、第２図の加算器Ａ
ＤＤ２のｂ入力端子に出力するとともに、加算器ＡＤＤ
１２のｂ入力端子及びオーバーフロー処理回路ｏｐ２に
出力する。

さらに、時刻ｔ４から時刻ｔ２１までにおいて、切り換
え器ｓｗ４かｂ側に切り換えられ、加算器ＡＤＤ　１　
１は、フリップフロップＦＦ２　１から入力されるデー
タΔｈとフリップフロップＦＦ２４から切り換え器ＳＷ
４を介して入力されるデータｈ（０）を加算して、加算
結果のデータｈ（１）−ｈ　（０）　」−Δｈをアント
ゲートＡＮＤ　１を介して加算器ＡＤＤ　Ｉ　２のａ入
力端子に出力する。加算器ＡＤＤ１．２は、上記データ
ｈ（１）とフリップフロップＦＦ２５から入力されるデ
ータ○Ｆ（０）を加算して、加算結果のデータＯＦ　（
１）をアントゲ−１−　Ａ　Ｎ　Ｄ　２及び切り換え器
ｓｗ５を介してフリップフロップＦＦ２５に出力する。

時刻ｔ２２において、フリップフロップＦＦ２５は上記
データＯＦ（１）をラッチして、第２図の加算器ＡＤＤ
２のｂ入力端子に出力するとともに、加算器ＡＤＤ１　
２のｂ入力端子及びオーバーフロー処理回路ＯＰ２に出
力する。

以上の処理によって、Ｖｃ＝Ｑ及び１のときのオフセッ
ト長さＯＦ　（０）及びＯＦ　（１）が計算されて、第
２図の静止画アドレス制御回路２４の加算器ＡＤＤ２の
ａ入力端子に出力される。以下、同様にして、Ｖｃが２
ないし２２４における上記オフセット長さＯＦ　（２）
ないしＯＦ　（２２４）か計算されて第２図の静止画ア
ドレス制御回路２４の加算器ＡＤＤ２のａ入力端子に出
力される。

以上説明したように、第１１図（Ａ）のオフセット計算
回路ＯＦＣ２は、第２図のオフセット計算回路ＯＦＣ　
ｌと同様にオフセット長さＯＦ　（０）ないしＯＦ　（
２２３）を計算して出力する。従って、第１１図（Ａ）
のオフセット計算回路ＯＦＣ２を備えた静止画アドレス
制御回路２４は、第１の実施例と同様に動作し、同様の
作用と効果を有する。

上記オフセット計算回路ＯＦＣ２を有する静止画アドレ
ス制御回路２４を備えた第２の実施例のテレビゲーム装
置において、上記筋流れ画像変換処理を行ったときの画
像の表示例を第１２図に示す。

この第２の実施例においても、第１２図に示すように、
第１の実施例と同様の上記筋流れ画像変換処理を行うこ
とができる。すなわち、」１記制御データ○Ｆ　（０）
を０とし、上記制御データΔｈを正の値とし、上記制御
データｈ（−１）をＯとして一ト記筋原れ画像変換処理
を行った場合、第１２図の（Ｂ）に示すように、画面上
側において上記光の画像２００と同じ位置に位置し、さ
らに画面下側に向かって上記帯形状の画像か徐々に右側
に曲げられた画像２１０か得られる。また、上記制御デ
ータＯＦ　（０）をＯとし、上記制御データΔｈを負の
値とし、上記制御データｈ（−１）をＯとして上記筋流
れ画像変換処理を行った場合、第１２図の（Ｃ）に示す
ように、画面上側において」二紀元の画像２００と同し
位置に位置し、さらに画面下側に向かって上記帯形状の
画像′か徐々に左側に曲げられた画像２２０か得られる
。さらに、上記制御データＯＦ　（０）を正の値とし、
上記制御データΔｈを負の値とし、ｈ（−１）をＯとし
て」１記筋原れ画像変換処理を行った場合、第１２図の
（Ｄ）に示すように、画面上側において上記光の画像２
００よりも右側に位置し、さらに画面下側に向かって上
記帯形状の画像が徐々に上記光の画像２００に近づくよ
うに曲げられた画像２３０が得られる。またさらに、上
記制御データ○Ｆ（０）を負の値とし、上記制御データ
Δｈを正の値とし、上記制御データｈ（−１）をＯとし
て上記筋流れ画像変換処理を行った場合、第１２図の（
Ｅ）に示すように、画面上側において上記光の画像２０
０よりも左側に位置し、さらに、画面下側に向かって上
記帯形状の画像が、徐々に上記光の画像２００に近づく
ように曲げられた画像２４０が得られる。

以上の第１と第２の実施例において、１本の走査線毎に
元の画像をオフセット長さＯＦ　（ｎ）だけ水平方向に
移動させているが、これに限らず、複数本の走査線毎に
上記のように水平方向に移動さｌ゛るようにしてもよい
。

以上の第１及び第２の実施例において、キャラクタ方式
の画像処理装置について述へているが、これに限らす、
本発明は、ＶＲＡＭエリア５０に対応して色データを有
するＶＲＡＭを用いてヒツト単位てアドレス指定して色
データを得るいわゆるＦ　７トマ、プ方式の画像処置装
置に適用することかできる。

第１表 ［発明の効果］ 以」−詳述したように本発明によれば、水平方向に複数
の走査線を走査させて画像を形成するラスタースキャン
方式の画像処理装置において、水平方向の所定の幅を有
する直線帯形状の元の画像の表示位置に対応するアドレ
スに上記元の画像の画像データを格納する記憶手段と、
画像処理の制御データに基づいて」二紀元の画像を１本
又は複数本の上記走査線毎に水平方向に移動させて曲線
帯形状の画像に変換したときの上記光の画像の表示位置
に対応する上記記憶手段のアドレスを演算する演算手段
と、上記演算手段によって演算された上記記憶手段のア
ドレスに格納されている画像データを読み出す読み出し
手段と、上記読み出し手段によって読み出された画像デ
ータに基づいてテレビ信号を生成する信号生成手段とを
備えたので、上記記記憶手段によって格納された画像デ
ータの元の画像に対して上記画像処理を行った時のテレ
ビ信号か得られる。

従って、従来例のようにＣＰＵ２が」−配置像処＝６７
＝ 即時の画像の水平方向及び垂直方向の各位置を計算する
必要かないので、他の画像の処理を行うことかでき、従
来例に比較してｃｐｕ２のスルーブツトを大幅に向上さ
ぜることかてきる。また、上記演算手段によって上記画
像処理時の画像の表示位置に対応する上記記憶手段のア
ドレスを演算しているので、従来例に比較して高速で元
の画像に対して」１記画像処理を行うことができるとい
う利点がある。

さらに、上記画像処理装置においては、」１記画像処理
を行った画像データの格納アドレスを算出して画像デー
タを求めるようにしたから、元の画像データを保存でき
る。従って、元の画像を上記画像処理後に、再び画像を
表示させることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例であるテレビゲーム装置
のフロック図、 第２図は第１図の静止画アドレス制御回路のブロック図
、 第３図（Ａ）は第１の実施例において用いられる静止画
の筋流れ画像変換処理を示す図、第３図（Ｂ）は第２の
実施例において用いられる静止画の筋流れ画像変換処理
を示す図、第４図は第１図のＶＲＡＭ内に格納される静
止画データのＶＲＡＭエリアと表示画像エリアを示す平
面図、 第５図は第４図のＶＲＡＭエリア内の位置を示す座標Ｘ
、ｙのビット構成を示す図、 第６図は第１図のＶＲＡＭのメモリマツプを示ず図、 第７図は第１図のＶＲＡＭにおいて格納される静止画の
色データの格納状況を示す図、第８図は第１図のＶＲＡ
Ｍ内の静止画キャラクタエリア及び静止画スクリーンエ
リアにおけるアドレス及びデータのビット構成を示す図
、第９図（Ａ）及び（Ｂ）は第２図の静止画アドレス制
御回路の動作を示すタイミングチャート、第１０図は従
来例のテレビゲーム装置のブロック図、 第１１ＩＫ（Ａ）及び（丁３）は第２図のオフセット５
１算回路の第２の実施例のブロック図、第１２図は本発
明の第１と第２の実施例の筋流れ画像変換処理をＶｉっ
た画像を示す平面図である。 １　画像処理装置、 ２　中央演算処置装置（ＣＰＵ）、 ３　読み出し専用メモリ（ＲＯＭ）、 ４　随時読み出し再書き込み可能なメモリ（ＲＡＭ）、 ５　キーボード、 ６　基準信号発生器、 ７　ビデオＲＡＭ（ＶＲＡＭ）、 ８　ティスプレィ装置、 ２＋−Ｃ１）Ｕインターフェース回路、２２　動画アド
レス制御回路、 ２３　動画データ処理回路、 ２／Ｉ　　静止画アドレス制御回路、 ２５　静止画データ処理回路、 ２６・優先度制御回路、 ２７、、、ＶＲＡＭインターフェース回路、２８・制御
レジスタ、 ２９　色信号発生器、 ３０・タイミンク信号発生器、 ３１１（Ｖカウンタ、 ○ＦＣ１，○ＦＣ２オフセット計算回路、ＳＷＩないし
ｓｗ５　　切り換え器、 ＭＰＹ・乗算器、 Ａ、ＤＤ］ないしＡＤＤ３．ＡＤＤ＋　１．ＡＤＤ１２
−加算器。

Claims (4)

【特許請求の範囲】
1. （１）水平方向に複数の走査線を走査させて画像を形成
   するラスタースキャン方式の画像処理装置において、 水平方向の所定の幅を有する直線帯形状の画像を１本又
   は複数本の上記走査線毎に水平方向に移動させて曲線帯
   形状の画像に変換することを特徴とする画像処理装置。
2. （２）水平方向に複数の走査線を走査させて画像を形成
   するラスタースキャン方式の画像処理装置において、 水平方向の所定の幅を有する直線帯形状の元の画像の表
   示位置に対応するアドレスに上記元の画像の画像データ
   を格納する記憶手段と、 画像処理の制御データに基づいて上記元の画像を１本又
   は複数本の上記走査線毎に水平方向に移動させて曲線帯
   形状の画像に変換したときの上記元の画像の表示位置に
   対応する上記記憶手段のアドレスを演算する演算手段と
   、 上記演算手段によって演算された上記記憶手段のアドレ
   スに格納されている画像データを読み出す読み出し手段
   と、 上記読み出し手段によって読み出された画像データに基
   づいてテレビ信号を生成する信号生成手段とを備えたこ
   とを特徴とする画像処理装置。
3. （３）上記画像処理装置がさらに、上記信号生成手段か
   ら出力されるテレビ信号に基づいて上記テレビ信号の画
   像を表示する表示手段を備えたことを特徴とする請求項
   第２項記載の画像処理装置。
4. （４）第ｎ−１番目の上記走査線において上記元の画像
   を上記水平方向に移動させる長さがＯＦ（ｎ−１）であ
   り、１本の上記走査線毎に上記移動させる変化の割合を
   Ｓｐとしたとき、第ｎ番目の上記走査線において上記元
   の画像を上記水平方向に移動させる長さＯＦ（ｎ）が、
   次式で表されることを特徴とする請求項第１項ないし第
   ３項記載の画像処理装置。 ＯＦ（ｎ）＝ＯＦ（ｎ−１）＋Ｓｐ・ＯＦ（ｎ−１）（
   ５）第ｎ−１番目及び第ｎ−２番目の上記走査線におい
   て上記元の画像を上記水平方向に移動させる長さがそれ
   ぞれＯＦ（ｎ−１）、ＯＦ（ｎ−２）であり、上記移動
   させる長さＯＦ（ｎ−１）から上記移動させる長さＯＦ
   （ｎ−２）を減算した値がｈ（ｎ−１）であり、上記減
   算した値を１本の上記走査線毎に増加させる長さをΔｈ
   としたとき、第ｎ番目の上記走査線において上記元の画
   像を上記水平方向に移動させる長さＯＦ（ｎ）が、次式
   で表されることを特徴とする請求項第１項ないし第３項
   記載の画像処理装置。 ＯＦ（ｎ）＝ＯＦ（ｎ−１）＋ｈ（ｎ−１）＋Δｈ（６
   ）上記演算手段が、請求項第４項又は第５項記載の加算
   を行う加算器を含むことを特徴とする請求項第４項又は
   第５項記載の画像処理装置。