JPS6321212B2 - - Google Patents
Info
- Publication number
- JPS6321212B2 JPS6321212B2 JP59100303A JP10030384A JPS6321212B2 JP S6321212 B2 JPS6321212 B2 JP S6321212B2 JP 59100303 A JP59100303 A JP 59100303A JP 10030384 A JP10030384 A JP 10030384A JP S6321212 B2 JPS6321212 B2 JP S6321212B2
- Authority
- JP
- Japan
- Prior art keywords
- color
- color code
- code
- register
- transparent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 239000003086 colorant Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/026—Control of mixing and/or overlay of colours in general
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電子計算機の端末装置あるいはテレ
ビゲーム等に用いられるデイスプレイコントロー
ラに関する。
ビゲーム等に用いられるデイスプレイコントロー
ラに関する。
近年、CPU（中央処理装置）に接続されて使用
されるデイスプレイコントローラであつて、
VRAM（ビデオラム）内に予め記憶されているカ
ラーコードを読出し、CRT（ブラウン管）表示装
置の表示画面にカラードツト表示を行うデイスプ
レイコントローラが種々開発されている。また、
この種のコントローラとして、カラーコードが例
えば４ビツト（16種）であり、また16種のカラー
コードの内の１つのコード（例えば「０，０，
０，０」）が透明に割当てられているものが知ら
れている。このようなデイスプレイコントローラ
において透明のカラーコードがVRAMから読出
された場合は、そのカラーコードが表示されるべ
き画面のドツト位置に背景色または背景画像が表
示される。
されるデイスプレイコントローラであつて、
VRAM（ビデオラム）内に予め記憶されているカ
ラーコードを読出し、CRT（ブラウン管）表示装
置の表示画面にカラードツト表示を行うデイスプ
レイコントローラが種々開発されている。また、
この種のコントローラとして、カラーコードが例
えば４ビツト（16種）であり、また16種のカラー
コードの内の１つのコード（例えば「０，０，
０，０」）が透明に割当てられているものが知ら
れている。このようなデイスプレイコントローラ
において透明のカラーコードがVRAMから読出
された場合は、そのカラーコードが表示されるべ
き画面のドツト位置に背景色または背景画像が表
示される。
ところで、上述した透明のカラーコードは、特
にスパーインポーズを行う場合等において有効で
あるが、それ以外の場合はあまり使用されない。
したがつて、スパーインポーズ等の処理を行わな
い場合は透明に割当てられているカラーコードを
他の色に割当てて使用することが望ましい。しか
しながら、従来のこの種のデイスプレイコントロ
ーラにあつては、常にカラーコードの１つが透明
に割当てられており、このためカラーコードが例
えば４ビツトの場合、15種類の色しか表示するこ
とができなかつた。
にスパーインポーズを行う場合等において有効で
あるが、それ以外の場合はあまり使用されない。
したがつて、スパーインポーズ等の処理を行わな
い場合は透明に割当てられているカラーコードを
他の色に割当てて使用することが望ましい。しか
しながら、従来のこの種のデイスプレイコントロ
ーラにあつては、常にカラーコードの１つが透明
に割当てられており、このためカラーコードが例
えば４ビツトの場合、15種類の色しか表示するこ
とができなかつた。
この発明は上記事情を考慮してなされたもの
で、その目的は１つのカラーコードを透明のカラ
ーコードとしても使用することができ、また、特
定の色のカラーコードとしても使用することがで
きるデイスプレイコントローラを提供することに
ある。
で、その目的は１つのカラーコードを透明のカラ
ーコードとしても使用することができ、また、特
定の色のカラーコードとしても使用することがで
きるデイスプレイコントローラを提供することに
ある。
この発明は、透明処理を行うか否かを指示する
データが前記中央処理装置によつて書込まれる第
１のレジスタと、前記中央処理装置によつて背景
色のカラーコードが書込まれる第２のレジスタ
と、メモリから読出されたカラーコードが透明の
カラーコードであるか否かを検出する透明カラー
コード検出回路とを具備している。そして、前記
第１のレジスタ内のデータが透明処理を指示する
データである場合において、前記メモリから読出
されたカラーコードが透明のカラーコードの場合
は、前記第２のレジスタ内のカラーコードに対応
する色で前記表示画面にカラードツト表示を行
い、前記メモリから読出されたカラーコードが透
明のカラーコード以外のカラーコードの場合に
は、そのカラーコードに対応する色で前記表示画
面にカラードツト表示を行い、また、前記第１の
レジスタ内のデータが透明処理を指示するデータ
でない場合において、前記メモリから読出された
カラーコードが透明のカラーコードの場合は、同
透明のカラーコードに対応して予め設定されてい
る色で前記表示画面にカラードツト表示を行い、
前記メモリから読出されたカラーコードが透明の
カラーコード以外のカラーコードの場合には、そ
のカラーコードに対応する色で前記表示画面にカ
ラードツト表示を行う。
データが前記中央処理装置によつて書込まれる第
１のレジスタと、前記中央処理装置によつて背景
色のカラーコードが書込まれる第２のレジスタ
と、メモリから読出されたカラーコードが透明の
カラーコードであるか否かを検出する透明カラー
コード検出回路とを具備している。そして、前記
第１のレジスタ内のデータが透明処理を指示する
データである場合において、前記メモリから読出
されたカラーコードが透明のカラーコードの場合
は、前記第２のレジスタ内のカラーコードに対応
する色で前記表示画面にカラードツト表示を行
い、前記メモリから読出されたカラーコードが透
明のカラーコード以外のカラーコードの場合に
は、そのカラーコードに対応する色で前記表示画
面にカラードツト表示を行い、また、前記第１の
レジスタ内のデータが透明処理を指示するデータ
でない場合において、前記メモリから読出された
カラーコードが透明のカラーコードの場合は、同
透明のカラーコードに対応して予め設定されてい
る色で前記表示画面にカラードツト表示を行い、
前記メモリから読出されたカラーコードが透明の
カラーコード以外のカラーコードの場合には、そ
のカラーコードに対応する色で前記表示画面にカ
ラードツト表示を行う。
第１図はこの発明の一実施例によるデイスプレ
イコントローラ（以下、VDPと略称する）１を
用いたドツト表示によるカラーデイスプレイ装置
の構成を示すブロツク図であり、この図において
符号２はCPU、３はCPU２において用いられる
プログラムが記憶されたROMおよびデータ記憶
用のRAMからなるメモリ、４はラスタスキヤン
方式のCRT装置、５はVRAMである。この場
合、VRAM５には、CRT表示装置４の表示画面
の各ドツトの各々に対応して４ビツトのカラーコ
ードが記憶されている（ドツトマツプ方式）。そ
して、VDP１はCPU２からの表示指令に基づき、
VRAM５から各カラーコードを順次読出し、読
出したカラーコードをRGB（レツドグリーンブル
ー）信号に変換し、CRT表示装置４の画面走査
のタイミングに合わせて同表示装置４へ順次出力
する。これにより、CRT表示装置４の画面にカ
ラードツト表示が行われる。なお、VRAM５に
書込まれるべきカラーコードは、表示開始以前に
おいてCPU２から出力され、VDP１を介して
VRAM５に書込まれる。
イコントローラ（以下、VDPと略称する）１を
用いたドツト表示によるカラーデイスプレイ装置
の構成を示すブロツク図であり、この図において
符号２はCPU、３はCPU２において用いられる
プログラムが記憶されたROMおよびデータ記憶
用のRAMからなるメモリ、４はラスタスキヤン
方式のCRT装置、５はVRAMである。この場
合、VRAM５には、CRT表示装置４の表示画面
の各ドツトの各々に対応して４ビツトのカラーコ
ードが記憶されている（ドツトマツプ方式）。そ
して、VDP１はCPU２からの表示指令に基づき、
VRAM５から各カラーコードを順次読出し、読
出したカラーコードをRGB（レツドグリーンブル
ー）信号に変換し、CRT表示装置４の画面走査
のタイミングに合わせて同表示装置４へ順次出力
する。これにより、CRT表示装置４の画面にカ
ラードツト表示が行われる。なお、VRAM５に
書込まれるべきカラーコードは、表示開始以前に
おいてCPU２から出力され、VDP１を介して
VRAM５に書込まれる。
上述したように、この実施例においてはカラー
コードが４ビツト構成であり、16種の色によつて
表示を行うことができる。また、カラーコード
「０，０，０，０」が透明に割当てられている。
すなわち、この実施例においては、カラーコード
「０，０，０，０」を特定の色のカラーコードと
しても使用することができ、また透明のカラーコ
ードとしても使用することができるようになつて
おり、カラーコード「０，０，０，０」をいずれ
に使用するかはCPU２が予め指定するようにな
つている。
コードが４ビツト構成であり、16種の色によつて
表示を行うことができる。また、カラーコード
「０，０，０，０」が透明に割当てられている。
すなわち、この実施例においては、カラーコード
「０，０，０，０」を特定の色のカラーコードと
しても使用することができ、また透明のカラーコ
ードとしても使用することができるようになつて
おり、カラーコード「０，０，０，０」をいずれ
に使用するかはCPU２が予め指定するようにな
つている。
以下、VDP１について詳述する。まず、符号
７はインターフエイス回路、８は内部バスであ
る。９は１ビツトのTPレジスタであり、CPU２
によつて“１”または“０”が書込まれる。この
TPレジスタ９は、CPU２がカラーコード「０，
０，０，０」の機能を指示するためのレジスタで
あり、CPU２がカラーコード「０，０，０，０」
を透明のカラーコードとして使用するよう指示す
る時は“０”を書込み、特定の色のカラーコード
として使用するよう指示する時は、“１”を書込
む。なお、このTPレジスタ９としては例えばＤ
型フリツプフロツプあるいはＪ−Ｋフリツプフロ
ツプ等が用いられる。また、このTPレジスタ９
には勿論CPU２からインターフエイス回路７を
介して書込み信号WEが供給されるが、第１図に
おいてはこの書込み信号WEの記載を省略してい
る。表示処理回路１０は、表示開始前において
CPU２から出力されるカラーコードをインター
フエイス回路１１を介してVRAM５へ供給し、
同VRAM５の所定のエリアに書込み、またCPU
２から表示指令が出力された場合は、以後
VRAM５から順次カラーコードを読出し、CRT
表示装置４の走査タイミングに合わせて端子Ｔ１
から順次出力する。また、この表示処理回路１０
は、端子Ｔ２からCRT表示装置４へ同期信号
SYNCを出力し、さらに、端子Ｔ３からボーダ信
号BDを出力する。このボーダ信号BDとは次の
様な信号である。すなわち、この実施例において
は、第２図に示す表示画面４ａの全表示領域に画
像表示を行うのではなく、表示画面４ａの外周部
に非表示領域（ボーダ領域）４ｂを設けている。
ボーダ信号BDとは、走査線が上記ボーダ領域
BDを走査している時“１”となる信号である。
零検出回路１２，１３は共に、その端子Ｔ１へ供
給されるカラーコードが「０，０，０，０」であ
るか否かを検出する回路であり「０，０，０，
０」の場合に出力端子Ｔ２から“１”信号を出力
する。また、これらの回路１２，１３は各々端子
Ｔ３へ“０”信号が供給された場合、すなわち、
TPレジスタ９の内容が“０”の場合にエネーブ
ル状態となり、端子Ｔ３へ“１”信号が供給され
た場合はデイスエーブル状態となる。このデイス
エーブル状態においては、端子Ｔ２から常時
“０”信号が出力される。なお、零検出回路１２，
１３としては、例えばカラーコードの各ビツト信
号を反転する４個のインバータと、各インバータ
の出力およびレジスタTPの出力のアンドをとる
５入力アンドゲートとから構成される。
７はインターフエイス回路、８は内部バスであ
る。９は１ビツトのTPレジスタであり、CPU２
によつて“１”または“０”が書込まれる。この
TPレジスタ９は、CPU２がカラーコード「０，
０，０，０」の機能を指示するためのレジスタで
あり、CPU２がカラーコード「０，０，０，０」
を透明のカラーコードとして使用するよう指示す
る時は“０”を書込み、特定の色のカラーコード
として使用するよう指示する時は、“１”を書込
む。なお、このTPレジスタ９としては例えばＤ
型フリツプフロツプあるいはＪ−Ｋフリツプフロ
ツプ等が用いられる。また、このTPレジスタ９
には勿論CPU２からインターフエイス回路７を
介して書込み信号WEが供給されるが、第１図に
おいてはこの書込み信号WEの記載を省略してい
る。表示処理回路１０は、表示開始前において
CPU２から出力されるカラーコードをインター
フエイス回路１１を介してVRAM５へ供給し、
同VRAM５の所定のエリアに書込み、またCPU
２から表示指令が出力された場合は、以後
VRAM５から順次カラーコードを読出し、CRT
表示装置４の走査タイミングに合わせて端子Ｔ１
から順次出力する。また、この表示処理回路１０
は、端子Ｔ２からCRT表示装置４へ同期信号
SYNCを出力し、さらに、端子Ｔ３からボーダ信
号BDを出力する。このボーダ信号BDとは次の
様な信号である。すなわち、この実施例において
は、第２図に示す表示画面４ａの全表示領域に画
像表示を行うのではなく、表示画面４ａの外周部
に非表示領域（ボーダ領域）４ｂを設けている。
ボーダ信号BDとは、走査線が上記ボーダ領域
BDを走査している時“１”となる信号である。
零検出回路１２，１３は共に、その端子Ｔ１へ供
給されるカラーコードが「０，０，０，０」であ
るか否かを検出する回路であり「０，０，０，
０」の場合に出力端子Ｔ２から“１”信号を出力
する。また、これらの回路１２，１３は各々端子
Ｔ３へ“０”信号が供給された場合、すなわち、
TPレジスタ９の内容が“０”の場合にエネーブ
ル状態となり、端子Ｔ３へ“１”信号が供給され
た場合はデイスエーブル状態となる。このデイス
エーブル状態においては、端子Ｔ２から常時
“０”信号が出力される。なお、零検出回路１２，
１３としては、例えばカラーコードの各ビツト信
号を反転する４個のインバータと、各インバータ
の出力およびレジスタTPの出力のアンドをとる
５入力アンドゲートとから構成される。
符号１５は４ビツトのBDC（バツクドロツプカ
ラー）レジスタであり、CPU２によつてカラー
コードが書込まれる。セレクタ１６は、そのセレ
クト端子SAへ“１”信号が供給された場合に入
力端子Ａへ供給されているカラーコードを出力
し、セレクト端子SAへ“０”信号が供給された
場合は入力端子Ｂへ供給されているカラーコード
を出力する。カラーパレツト１７は一種のコード
変換回路であり、セレクタ１６から供給されたカ
ラーコードを、各３ビツトのレツドデータRD、
グリーンデータGD、ブルーデータBDに変換し
て出力する。すなわち、このカラーパレツト１７
は例えば＃０〜＃15の16個のレジスタ（各９ビツ
ト）とデコーダとから構成され、セレクタ１６か
らカラーコード「０，０，０，０」が供給された
場合は＃０のレジスタの内容が出力され、カラー
コード「０，０，０，１」が供給された場合は、
＃１のレジスタの内容が出力され、……、カラー
コード「１，１，１，１」が供給された場合は、
＃15のレジスタの内容が出力される。この場合、
＃０〜＃15の各レジスタの書込みはCPU２によ
つて行われる。DAC（デイジタル／アナログ変換
器）１８はカラーパレツト１８から供給されるレ
ツドデータRD、グリーンデータGD、ブルーデ
ータBDを各々アナログのレツド信号RV、グリ
ーン信号GV、ブルー信号BVに変換してCRT表
示装置４へ出力する。CRT表示装置４は通常の
テレビジヨン受像機である。ただし、このCRT
表示装置４は、零検出回路１３の出力信号YSが
“０”信号の時はDAC１８から出力されるレツ
ド、グリーン、ブルー信号RV、GV、BVおよび
同期信号SYNCに基づく表示を行うが、信号YS
が“１”信号の時は信号RV、GV、BV、SYNC
を無視し、他の種のビデオ信号（例えばアンテナ
によつて受信された映像電波から得られるビデオ
信号）に基づく表示を行うようになつている。
ラー）レジスタであり、CPU２によつてカラー
コードが書込まれる。セレクタ１６は、そのセレ
クト端子SAへ“１”信号が供給された場合に入
力端子Ａへ供給されているカラーコードを出力
し、セレクト端子SAへ“０”信号が供給された
場合は入力端子Ｂへ供給されているカラーコード
を出力する。カラーパレツト１７は一種のコード
変換回路であり、セレクタ１６から供給されたカ
ラーコードを、各３ビツトのレツドデータRD、
グリーンデータGD、ブルーデータBDに変換し
て出力する。すなわち、このカラーパレツト１７
は例えば＃０〜＃15の16個のレジスタ（各９ビツ
ト）とデコーダとから構成され、セレクタ１６か
らカラーコード「０，０，０，０」が供給された
場合は＃０のレジスタの内容が出力され、カラー
コード「０，０，０，１」が供給された場合は、
＃１のレジスタの内容が出力され、……、カラー
コード「１，１，１，１」が供給された場合は、
＃15のレジスタの内容が出力される。この場合、
＃０〜＃15の各レジスタの書込みはCPU２によ
つて行われる。DAC（デイジタル／アナログ変換
器）１８はカラーパレツト１８から供給されるレ
ツドデータRD、グリーンデータGD、ブルーデ
ータBDを各々アナログのレツド信号RV、グリ
ーン信号GV、ブルー信号BVに変換してCRT表
示装置４へ出力する。CRT表示装置４は通常の
テレビジヨン受像機である。ただし、このCRT
表示装置４は、零検出回路１３の出力信号YSが
“０”信号の時はDAC１８から出力されるレツ
ド、グリーン、ブルー信号RV、GV、BVおよび
同期信号SYNCに基づく表示を行うが、信号YS
が“１”信号の時は信号RV、GV、BV、SYNC
を無視し、他の種のビデオ信号（例えばアンテナ
によつて受信された映像電波から得られるビデオ
信号）に基づく表示を行うようになつている。
以上の構成において、TPレジスタ９の内容が
“１”の場合は、零検出回路１２，１３が共にデ
イスエーブル状態となり、同回路１２，１３から
各々“０”信号が出力される。この場合、オアゲ
ート２０の出力は表示処理回路１０からオーダ信
号BDとして“１”信号が出力された場合にのみ
“１”信号となり、この結果、BDCレジスタ１５
内のカラーコードがセレクタ１６、カラーパレツ
ト１７、DAC１８を介してCRT表示装置４へ供
給され、ボーダ信号BDが“０”信号の場合（走
査線がボポダ領域４ｂの内部を走査している場
合）はオアゲート２０の出力が“０”信号となる
ことから、表示処理回路１０の端子Ｔ１から出力
されるカラーコードがセレクタ１６、カラーパレ
ツト１７、DAC１８を介してCRT表示装置４へ
供給される。すなわち、TPレジスタ９の内容が
“１”の場合、第２図に示すボーダ領域４ｂが
BDCレジスタ１５内のカラーコードに対応する
色（背景色）で表示され、ボーダ領域４ｂの内部
はVRAM５内のカラーコードに基づく画像表示
が行われる。またこの場合、カラーコード「０，
０，０，０」はカラーパレツト１７内の＃０のレ
ジスタ内のデータに基づく色で表示される。すな
わち、カラーコード「０，０，０，０」が透明の
カラーコードとしてではなく、特定色のカラーコ
ードとして処理される。
“１”の場合は、零検出回路１２，１３が共にデ
イスエーブル状態となり、同回路１２，１３から
各々“０”信号が出力される。この場合、オアゲ
ート２０の出力は表示処理回路１０からオーダ信
号BDとして“１”信号が出力された場合にのみ
“１”信号となり、この結果、BDCレジスタ１５
内のカラーコードがセレクタ１６、カラーパレツ
ト１７、DAC１８を介してCRT表示装置４へ供
給され、ボーダ信号BDが“０”信号の場合（走
査線がボポダ領域４ｂの内部を走査している場
合）はオアゲート２０の出力が“０”信号となる
ことから、表示処理回路１０の端子Ｔ１から出力
されるカラーコードがセレクタ１６、カラーパレ
ツト１７、DAC１８を介してCRT表示装置４へ
供給される。すなわち、TPレジスタ９の内容が
“１”の場合、第２図に示すボーダ領域４ｂが
BDCレジスタ１５内のカラーコードに対応する
色（背景色）で表示され、ボーダ領域４ｂの内部
はVRAM５内のカラーコードに基づく画像表示
が行われる。またこの場合、カラーコード「０，
０，０，０」はカラーパレツト１７内の＃０のレ
ジスタ内のデータに基づく色で表示される。すな
わち、カラーコード「０，０，０，０」が透明の
カラーコードとしてではなく、特定色のカラーコ
ードとして処理される。
次に、TPレジスタ９の内容が“０”の場合は、
零検出回路１２，１３が共にエネーブル状態とな
り、カラーコード「０，０，０，０」が透明のカ
ラーコードとして処理される。すなわち、まず、
ボーダ信号BDが“０”信号であつて、かつ表示
処理回路１０の端子Ｔ１から「０，０，０，０」
以外のカラーコードが出力された場合は、オアゲ
ート２０の出力が“０”信号となることから、表
示処理回路１０の端子Ｔ１から出力されたカラー
コードがセレクタ１６、カラーパレツト１７、
DAC１８を介してCRT表示装置４へ供給され、
第２図に示すボーダ領域４ｂの内部に表示され
る。次に、ボーダ信号BDが、“１”信号の場合、
あるいは表示処理回路１０の端子Ｔ１からカラー
コード「０，０，０，０」が出力された場合は、
オアゲート２０の出力が“１”信号となり、
BDCレジスタ１５内のカラーコードがセレクタ
１６から出力される。ここで、このカラーコード
が「０，０，０，０」でないとすると、零検出回
路１３の出力信号YSが“０”信号となる。この
場合、BDCレジスタ１５内のカラーコードがセ
レクタ１６、カラーパレツト１７、DAC１８を
介してCRT表示装置４へ供給され、表示される。
例えばいま、第３図に示す画像を表示させるカラ
ーコードがVRAM５内に記憶されているとする。
また、同図に示す領域Ｄ１内の各ドツトのカラー
コードが赤色のカラーコードであり、領域Ｄ２内
の各ドツトのカラーコードが「０，０，０，０」
であり、また、BDCレジスタ１５内のカラーコ
ードが青色のカラーコードであるとする。この場
合、領域Ｄ１が赤色で表示され、領域Ｄ２および
ボーダ領域４ｂが青色（すなわち、背景色）で表
示される。すなわち、この場合、カラーコード
「０，０，０，０」が透明のカラーコードとして
処理され、したがつてこの透明のカラーコードの
表示位置に背景色が表示される。
零検出回路１２，１３が共にエネーブル状態とな
り、カラーコード「０，０，０，０」が透明のカ
ラーコードとして処理される。すなわち、まず、
ボーダ信号BDが“０”信号であつて、かつ表示
処理回路１０の端子Ｔ１から「０，０，０，０」
以外のカラーコードが出力された場合は、オアゲ
ート２０の出力が“０”信号となることから、表
示処理回路１０の端子Ｔ１から出力されたカラー
コードがセレクタ１６、カラーパレツト１７、
DAC１８を介してCRT表示装置４へ供給され、
第２図に示すボーダ領域４ｂの内部に表示され
る。次に、ボーダ信号BDが、“１”信号の場合、
あるいは表示処理回路１０の端子Ｔ１からカラー
コード「０，０，０，０」が出力された場合は、
オアゲート２０の出力が“１”信号となり、
BDCレジスタ１５内のカラーコードがセレクタ
１６から出力される。ここで、このカラーコード
が「０，０，０，０」でないとすると、零検出回
路１３の出力信号YSが“０”信号となる。この
場合、BDCレジスタ１５内のカラーコードがセ
レクタ１６、カラーパレツト１７、DAC１８を
介してCRT表示装置４へ供給され、表示される。
例えばいま、第３図に示す画像を表示させるカラ
ーコードがVRAM５内に記憶されているとする。
また、同図に示す領域Ｄ１内の各ドツトのカラー
コードが赤色のカラーコードであり、領域Ｄ２内
の各ドツトのカラーコードが「０，０，０，０」
であり、また、BDCレジスタ１５内のカラーコ
ードが青色のカラーコードであるとする。この場
合、領域Ｄ１が赤色で表示され、領域Ｄ２および
ボーダ領域４ｂが青色（すなわち、背景色）で表
示される。すなわち、この場合、カラーコード
「０，０，０，０」が透明のカラーコードとして
処理され、したがつてこの透明のカラーコードの
表示位置に背景色が表示される。
次に、TPレジスタ９の内容が“０”で、かつ
BDCレジスタ１５内にカラーコード「０，０，
０，０」が書込まれている場合について説明す
る。この場合、ボーダ信号BDが“０”で、かつ
表示処理回路１０の端子Ｔ１から「０，０，０，
０」以外のカラーコードが出力された場合は、上
述した場合と同様に、端子Ｔ１から出力されたカ
ラーコードが表示される。一方、ボーダ信号BD
が“１”信号の場合、あるいは、表示処理回路１
０の端子Ｔ１からカラーコード「０，０，０，
０」が出力された場合は、オアゲート２０の出力
が“１”信号となり、BDCレジスタ１５内のカ
ラーコード「０，０，０，０」がセレクタ１６か
ら出力される。この結果、零検出回路１３の出力
信号YSが“１”信号となり、したがつて、CRT
表示装置４は信号RV、GV、BV、SYNCを無視
し、他の種のビデオ信号に基づく表示（背景画像
の表示）を行う。すなわち、例えば前述した第３
図の画像を表示させるカラーコードがVRAM５
内に記憶されている場合（領域Ｄ２のカラーコー
ド；「０，０，０，０」、領域Ｄ１が赤色で表示さ
れ、また領域Ｄ２およびボード領域４ｂには背景
画像が表示され、したがつて、スーパーインポー
ズが行われる。
BDCレジスタ１５内にカラーコード「０，０，
０，０」が書込まれている場合について説明す
る。この場合、ボーダ信号BDが“０”で、かつ
表示処理回路１０の端子Ｔ１から「０，０，０，
０」以外のカラーコードが出力された場合は、上
述した場合と同様に、端子Ｔ１から出力されたカ
ラーコードが表示される。一方、ボーダ信号BD
が“１”信号の場合、あるいは、表示処理回路１
０の端子Ｔ１からカラーコード「０，０，０，
０」が出力された場合は、オアゲート２０の出力
が“１”信号となり、BDCレジスタ１５内のカ
ラーコード「０，０，０，０」がセレクタ１６か
ら出力される。この結果、零検出回路１３の出力
信号YSが“１”信号となり、したがつて、CRT
表示装置４は信号RV、GV、BV、SYNCを無視
し、他の種のビデオ信号に基づく表示（背景画像
の表示）を行う。すなわち、例えば前述した第３
図の画像を表示させるカラーコードがVRAM５
内に記憶されている場合（領域Ｄ２のカラーコー
ド；「０，０，０，０」、領域Ｄ１が赤色で表示さ
れ、また領域Ｄ２およびボード領域４ｂには背景
画像が表示され、したがつて、スーパーインポー
ズが行われる。
なお、上述した実施例はドツトマツプ方式によ
つて画像表示を行う場合であるが、この発明は例
えば８×８ドツトからなるパターン単位で画像表
示を行うような場合も勿論適用することができ
る。
つて画像表示を行う場合であるが、この発明は例
えば８×８ドツトからなるパターン単位で画像表
示を行うような場合も勿論適用することができ
る。
〔発明の効果〕
以上説明したように、この発明によれば１つの
カラーコードを透明のカラーコードとしても、あ
るいは特定の色のカラーコードとしても使用する
ことができる。この結果、限られた数のカラーコ
ードを従来以上に有効に利用することができ、も
つて、画像表示をより多彩な色で行うことが可能
になる。
カラーコードを透明のカラーコードとしても、あ
るいは特定の色のカラーコードとしても使用する
ことができる。この結果、限られた数のカラーコ
ードを従来以上に有効に利用することができ、も
つて、画像表示をより多彩な色で行うことが可能
になる。
第１図はこの発明の一実施例によるデイスプレ
イコントローラ１を適用したカラーデイスプレイ
装置の構成を示すブロツク図、第２図は表示画面
に設けられるボーダ領域４ｂを示す図、第３図は
同デイスプレイ装置における表示状態を説明する
ための図である。 １……VDP（デイスプレイコントローラ）、２
……CPU、４……CRT表示装置、５……
VRAM、９……TPレジスタ、１２……零検出回
路（透明カラーコード検出回路）、１５……BDC
レジスタ。
イコントローラ１を適用したカラーデイスプレイ
装置の構成を示すブロツク図、第２図は表示画面
に設けられるボーダ領域４ｂを示す図、第３図は
同デイスプレイ装置における表示状態を説明する
ための図である。 １……VDP（デイスプレイコントローラ）、２
……CPU、４……CRT表示装置、５……
VRAM、９……TPレジスタ、１２……零検出回
路（透明カラーコード検出回路）、１５……BDC
レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置の制御の下に、メモリ内に予め
記憶されているカラーコードを読出し、表示装置
の表示画面にカラードツト表示を行うカラーデイ
スプレイコントローラにおいて、透明処理を行う
か否かを指示するデータが前記中央処理装置によ
つて書込まれる第１のレジスタと、前記中央処理
装置によつて背景色のカラーコードが書込まれる
第２のレジスタと、前記メモリから読出されたカ
ラーコードが透明のカラーコードであるか否かを
検出する透明カラーコード検出回路とを具備し、
前記第１のレジスタ内のデータが透明処理を指示
するデータである場合において、前記メモリから
読出されたカラーコードが透明のカラーコードの
場合は、前記第２のレジスタ内のカラーコードに
対応する色で前記表示画面にカラードツト表示を
行い、前記メモリから読出されたカラーコードが
透明のカラーコード以外のカラーコードの場合に
は、そのカラーコードに対応する色で前記表示画
面にカラードツト表示を行い、また、前記第１の
レジスタ内のデータが透明処理を指示するデータ
でない場合において、前記メモリから読出された
カラーコードが透明のカラーコードの場合は、同
透明のカラーコードに対応して予め設定されてい
る色で前記表示画面にカラードツト表示を行い、
前記メモリから読出されたカラーコードが透明の
カラーコード以外のカラーコードの場合には、そ
のカラーコードに対応する色で前記表示画面にカ
ラードツト表示を行うことを特徴とするデイスプ
レイコントローラ。 ２ 前記第１のレジスタ内のデータが透明処理を
指示するデータであり、前記メモリから読出され
たカラーコードが透明のカラーコードであり、か
つ、前記第２のレジスタ内のカラーコードが透明
のカラーコードである場合に、前記背景色の後方
に表示されるべく予め設定されている画像を表示
することを特徴とする特許請求の範囲第１項記載
のデイスプレイコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100303A JPS60245035A (ja) | 1984-05-18 | 1984-05-18 | デイスプレイコントロ−ラ |
| US07/077,984 US4804948A (en) | 1984-05-18 | 1987-07-27 | Video display control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100303A JPS60245035A (ja) | 1984-05-18 | 1984-05-18 | デイスプレイコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245035A JPS60245035A (ja) | 1985-12-04 |
| JPS6321212B2 true JPS6321212B2 (ja) | 1988-05-06 |
Family
ID=14270399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100303A Granted JPS60245035A (ja) | 1984-05-18 | 1984-05-18 | デイスプレイコントロ−ラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4804948A (ja) |
| JP (1) | JPS60245035A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103499A (en) * | 1986-07-18 | 1992-04-07 | Commodore-Amiga, Inc. | Beam synchronized coprocessor |
| EP0309884A3 (en) * | 1987-09-28 | 1991-04-10 | Mitsubishi Denki Kabushiki Kaisha | Color image display apparatus |
| JP2621361B2 (ja) * | 1988-06-10 | 1997-06-18 | 横河電機株式会社 | 図形処理装置 |
| US5206833A (en) * | 1988-09-12 | 1993-04-27 | Acer Incorporated | Pipelined dual port RAM |
| US5227863A (en) * | 1989-11-14 | 1993-07-13 | Intelligent Resources Integrated Systems, Inc. | Programmable digital video processing system |
| US5142273A (en) * | 1990-09-20 | 1992-08-25 | Ampex Corporation | System for generating color blended video signal |
| JP2950346B2 (ja) * | 1991-03-25 | 1999-09-20 | ソニー株式会社 | 画像データのデコード方法及びそのデコーダ回路 |
| JPH05204350A (ja) * | 1992-01-29 | 1993-08-13 | Sony Corp | 画像データ処理装置 |
| US5574478A (en) * | 1992-04-27 | 1996-11-12 | Cirrus Logic, Inc. | VGA color system for personal computers |
| DE69328386T2 (de) * | 1992-09-30 | 2000-08-24 | Hudson Soft Co Ltd | Bildverarbeitungsgerät |
| US5473737A (en) * | 1993-10-12 | 1995-12-05 | International Business Machines Corporation | Method and apparatus for displaying a composite image made up of a foreground image and a background image |
| US5577193A (en) * | 1994-09-28 | 1996-11-19 | International Business Machines Corporation | Multiple data registers and addressing technique therefore for block/flash writing main memory of a DRAM/VRAM |
| US5633661A (en) * | 1994-11-21 | 1997-05-27 | International Business Machines Corporation | Video display control system having block write with opaque pattern control expansion |
| US5552805A (en) * | 1994-11-25 | 1996-09-03 | Praxisoft, Inc. | Method and system for displaying blended colors |
| DE19819669A1 (de) * | 1998-05-02 | 1999-11-04 | Philips Patentverwaltung | Teletext mit Transparent-Funktion |
| US6806885B1 (en) * | 1999-03-01 | 2004-10-19 | Micron Technology, Inc. | Remote monitor controller |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3911418A (en) * | 1969-10-08 | 1975-10-07 | Matsushita Electric Ind Co Ltd | Method and apparatus for independent color control of alphanumeric display and background therefor |
| GB1547566A (en) * | 1975-07-04 | 1979-06-20 | Emi Ltd | Information display arrangements |
| JPS57143683A (en) * | 1981-03-02 | 1982-09-04 | Toshiba Corp | Drop-out color detecting device |
| US4439759A (en) * | 1981-05-19 | 1984-03-27 | Bell Telephone Laboratories, Incorporated | Terminal independent color memory for a digital image display system |
| JPS5863989A (ja) * | 1981-10-13 | 1983-04-16 | 大日本スクリ−ン製造株式会社 | デジタル画像処理装置における出力デ−タの階調補正方法 |
| JPS58142676A (ja) * | 1982-02-18 | 1983-08-24 | Sanyo Electric Co Ltd | カラ−ファクシミリの色変換装置 |
| US4570233A (en) * | 1982-07-01 | 1986-02-11 | The Singer Company | Modular digital image generator |
| EP0106918B1 (de) * | 1982-10-22 | 1986-05-07 | DR.-ING. RUDOLF HELL GmbH | Verfahren und Einrichtung zur Herstellung von Farbauszügen für den Einzelfarbendruck |
-
1984
- 1984-05-18 JP JP59100303A patent/JPS60245035A/ja active Granted
-
1987
- 1987-07-27 US US07/077,984 patent/US4804948A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60245035A (ja) | 1985-12-04 |
| US4804948A (en) | 1989-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5559954A (en) | Method & apparatus for displaying pixels from a multi-format frame buffer | |
| JPS6321212B2 (ja) | ||
| JPH0222957B2 (ja) | ||
| JPS6334471B2 (ja) | ||
| JPS6323553B2 (ja) | ||
| EP0573293A1 (en) | Video mixing apparatus | |
| JPS62175792A (ja) | 背景輝度・色表示制御方式 | |
| JP2593427B2 (ja) | 画像処理装置 | |
| JPH028314B2 (ja) | ||
| EP0185328B1 (en) | Display control system | |
| JPH02137070A (ja) | 画像処理装置 | |
| JPH05324840A (ja) | 高解像度画像処理装置 | |
| US20020051165A1 (en) | Image processing device and image data conversion method | |
| JPH0331993Y2 (ja) | ||
| JPH01283588A (ja) | ディスプレイ装置 | |
| JPS61254981A (ja) | マルチウインド表示制御装置 | |
| US20010040582A1 (en) | Image data display apparatus in which image data are displayed on terminal display unit and ntsc system display unit | |
| JP3158887B2 (ja) | 画像処理方法および装置 | |
| JP2709474B2 (ja) | 文字・パターン情報表示装置 | |
| JP2569082B2 (ja) | ワークステーションのビデオ動画表示領域指定装置 | |
| JPS60169935A (ja) | デイスプレイコントロ−ラ | |
| JPH07262349A (ja) | ディザ変調方法及び回路、ディザテーブル用アドレス発生方法及び回路並びにこれらを用いたハードコピー回路 | |
| JPH0631929B2 (ja) | ディスプレイコントローラ | |
| JPH07274086A (ja) | 表示制御装置 | |
| JPH03148696A (ja) | ビデオメモリ・ダブルバッファの切替方法及び装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |