JPH03148696A - ビデオメモリ・ダブルバッファの切替方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータ等のディスプレイに係り、特に
ビデオメモり内のダブルバッファ（マルチバッファ）の
表示部への切り替え方式に関する。

〔従来技術およびその問題点〕

一般に、コンピュータ等で発生した映像信号データは、
いったん映像信号記憶回路に蓄えられ、そこからディス
プレイ・コントローラ（グラフィクス・コントローラ）
によって、呼び出されて表示部へ渡される。通常、映像
信号記憶回路には、各々非同期にアクセス可能な描画入
力用ランダムボートと表示出力用シリアルボートとを備
えた、いわゆるマルチボートビデオＲＡＭが使用されて
いる。

マルチポートビデオＲＡＭでは、画像データの書き込み
と映像信号データの読み出しとを、実質的に同時に行な
うことができる。しかし、映像信号記憶装置が一つであ
る場合には、一画面分の映像信号データが映像記憶回路
から表示部へ呼び出されている間に、画像データの書き
込みがなされると、画面が不連続となってしまう場合が
ある。

これは、順次画像の位置、形状が変化するように表示さ
せる場合に顕著となる。したがって、画面の連続性を保
つために、コンピュータは、一画面分の映像信号データ
の読み出しが完了するまで、次の映像信号を記憶回路へ
転送するのを止めなければならない。

そこで、従来から、コンピュータからの書き込みと表示
部への読み出しとを同時に並行して行なうことを可能に
するため、第２図に示すように、映像信号記憶回路（符
号９１．９２参照）を２つ用意した、いわゆるダブルバ
ッファ方式が使用されている。各映像信号記憶部（バッ
ファ）９１．９２は、それぞれ赤・緑・青・輝度（Ｒ，
Ｇ、Ｂ、Ｉ）に対応する４つの要素映像記憶部を有して
いる。

それらに蓄えられた映像信号データを、表示部９６への
ＲＧＢアナログ映像信号を供給するカラ」パレット９５
に送出する際には、いずれのバッファ９１．９２とカラ
ーバレット９５とが接続されるかを選択する切替手段が
必要とされ、従来では、たとえばＴＴＬで構成された電
気的な切替スイッチ９４が両者の間に設けられていた。

しかし、第２図のような構成では、ハードウェアの設計
時に回路が同定化され、特に、各要素映像記憶部ＰＩ−
１〜４及びＰ２−１〜４の役割が限定され、ビデオメモ
りバッファを使用したシステムもしくはアプリケーショ
ンの開発における自由度が小さくなってしまうという問
題点があった。

〔発明が解決しようとする問題点〕

本発明は、上記した従来技術の問題点を解決するために
なされたものであって、その目的とするところは、プロ
グラムによりカラーパレットの参照テーブルの内容を書
き換えることにより、ハードウェアによるスイッチを使
用して映像信号記憶回路とカラーパレットとの接続経路
を直接切り替えることなく、映像信号記憶回路の各要素
記憶部の全出力をカラーパレットに接続したまま選択し
たい画面を切り替えることができ、画像バッファのブロ
ック数の多元化にも対応できる柔軟性・拡張性を備えた
装置を提供することである。

〔問題点を解決するための手段〕 本発明の着想は、ダブルバッファ化あるいはマルチバッ
ファ化された映像信号出力を、各々カラーパレットのビ
クセル選択入力に割り当てておき、プログラムによって
このカラーパレットテーブル情報を交互に書き換えるこ
とにより、結果的に映像信号ブロックを切り替えること
ができるという点にある。

要するに、本発明方法は、２以上のデータ入力端子と、
１以上の映像信号出力端子と、−前記入力端子への入力
と前記映像信号出力端子からの出力との対応を定める書
き替え可能なテーブルとを具備するパレット回路の前記
データ入力端子に常時接続されるとともに、映像信号デ
ータ発生手段に接続されており且つ１以上の要素映像記
憶回路から構成された２以上の映像信号記憶回路に対す
る映像信号データの書き込みと当該データの読み出しと
を繰り返すことにより、連続的な映像信号を発生させる
方法であって、 前記映像信号記憶回路から前記パレット回路へ前記映像
信号データを転送する毎に、前記テーブルの内容を書き
換えることにより、順次前記２以上の映像記憶回路から
の映像信号データに基づく映像信号を発生させることを
特徴とするものである。

また、本発明方法に係る実施例は、２以上のデジタルデ
ータ入力端子と、デジタル−アナログ変換器の出力端子
に接続された１以上の映像アナログ信号出力端子と、前
記入力端子への入力と前記デジタル−アナログ変換器へ
の入力との対応を定める書き替え可能なテーブルとを具
備するパレット回路の前記デジタルデータ入力端子に常
時接続されるとともに、プロセッサを備えた映像信号デ
ータ発生手段に接続されており且つ１以上の要素映像記
憶回路から構成された２以上の映像信号記憶回路に対す
る映像信号データの書き込みと当該データの読み出しと
を繰り返すことにより、連続的なアナログ映像信号を発
生させる方法であって、前記映像信号記憶回路から前記
パレット回路へ前記映像信号データを転送する毎に、前
記テーブルの内容を書き換えることにより、順次前記２
以上の映像記憶回路からの映像信号データに基づくアナ
ログ映像信号を発生させることを特徴とするものである
。

また、本発明装置に係る実施例は、２以上のデジタルデ
ータ入力端子と、デジタル−アナログ変換器の出力端子
に接続された１以上の映像アナログ信号出力端子と、前
記入力端子への入力と前記デジタル−アナログ変換器へ
の入力との対応を定める書き替え可能なテーブルとを具
備すーるパレット回路と、実質的に同一の色を表示する
ための映像信号データが書き込まれるべき１以上の要素
映像記憶回路から構成された２以上の映像信号記憶回路
が前記デジタルデータ入力端子に常時接続されているこ
とを特徴とするものである。

〔実施例〕

以下、本考案を図面に示す実施例に基づいて説明する。

第１図は、本発明のブロック図である。

第１図は、本装置の主要部のブロック図である。

映像信号記憶部は、２つのブロックに分かれており、映
像信号記憶部ｌは、赤・緑・青・輝度（Ｒ。

Ｇ、Ｂ、Ｉ　）に対応する画像データのビットマツプメ
モリである要素映像記憶部ＰＩ−１，ＰＬ−２゜Ｐｉ−
３，Ｐｉ−４からなり、同様に、映像信号記憶部２は、
Ｒ，Ｇ、Ｂ、Ｉの画像データのビットマツプメモリであ
る要素映像記憶部Ｐ２−１，Ｐ２−２、ＰＩ−３，Ｐ２
−４からなる。映像信号発生部３は、映像信号データバ
ス３１を介して各映像信号記憶部へ記憶すべき画像デー
タを送出するものであり、ディジタル・プロセッサ（Ｃ
ＰＵ）を備えた装置、典型的にはパーソナル・コンピュ
ータもしくはワークステーションなどのコンピュータで
ある。映像信号発生部３と映像信号記憶部１及び２とを
接続するアドレスバス（図示せず）は、図面を簡明にす
るため図示していない。上記要素映像記憶部ＰＩ−１乃
至Ｐ２−４のビットマツプは、ディスプレ仕の全幅に渡
って配列される横１０２４個、［７ｓ　ｓ個のドツトに
対応するものである。本明細書では、このドツトを画素
（ピクセル）と呼ぶが、これは、ディスプレイ・デバイ
スの物理的な最小の表示単位たる画素とは必ずしも一致
しない。

前記各要素映像記憶部からの映像出力は、カラーパレッ
ト部５の画素選択入力部（ＰＬ乃至Ｐ８）に入力される
。カラーパレット部５は、３ＸＤビット／ワード（Ｄは
、ＤＡ変換器のビット幅）の幅を有する２の２ｎ乗ワー
ド（ｎは１ブロックの要素映像記憶部の数）のカラーパ
レットテーブルと、ＲＧＢ映像アナログ出力信号への変
換のための、デジタル・アナログ変換器（ＤＡｄ）とを
、主要な構成として持っている。カラーパレット部５は
、例えば、アメリカ合衆国カリフオルニア州サンディエ
ゴのブルックトウリー（Ｂｒｏｏｋｔｒｅｅ）社のＢｔ
４５３／４５６の製品番号で販売されている、モルシッ
クＣＭＯＳ　　ＩＣを使用することができる。カラーパ
レットテーブルは、ある特定の画素に対応する前記各要
素映像記憶部のデータ値に応じて、前記ＤＡＣからＲＧ
Ｂ映像アナログ信号を発生させるための変換表であって
、ランダムアクセスメモり（ＲＡＭ）からなる。具体的
には、上記画素選択入力部へ入力された映像出力信号が
、このカラーパレットテーブルのワードセレクト用のア
ドレス情報として使用されるが、さらに詳細は後述する
。

カラーパレット選択制御部４は、マイクロプロセッサ（
図示せず）からなり、記憶装置（図示せず）に書き込ま
れている制御プログラムによりカラーパレットテーブル
の内容を書き換えるものであるが、映像信号発生部３の
マイクロプロセッサでこの機能を兼ねることもできる。

°　表示部６は、ラスタースキャン型のカラーＣＲＴデ
ィスプレイとその周辺回路とからなる。

映像信号記憶部１．２の映像信号データの読み出しの制
御は、グラフィック・プロセッサ（図示せず）によって
なされており、アドレスバス（図示せず）がそれらの間
を接続している。また、グラフィクス・プロセッサは、
映像信号発生部３、パレット選択制御部４などと接続さ
れ（図示せず）、それらの動作のタイミングに関係して
いる。

次に、第１図及び第３図を参照しながら、カラーパレッ
ト５の構成・動作を詳細に説明するとともに本発明の動
作全体を説明する。カラーバレッ）ＲＡＭ５２は、２の
（２Ｘ４）乗＝２５６ワード、３Ｘ８＝２４ビット／ワ
ードなるＲＡＭで構成されている。画素選択人力Ｐ１乃
至Ｐ８は、アドレスマルチプレクサ５１を介してＲＡＭ
５２に接続されている。カラーパレット選択制＄４から
のデータバス４１は、データレジスタ５４Ｒ，５４Ｇ、
５４Ｂを介してカラーパレットＲＡＭ５２に接続される
とともに、アドレスレジスタ５３を介してアドレスマル
チプレクサ５１に接続されている。バスコントロール５
７は、パレット選択制御４からの入力ＦＯ，Ｆｌに応じ
て、データバス４１がいずれのレジスタ５３．５４Ｂ、
５４Ｇ、５４Ｂと接続されるかをコントロールする。ま
た、パレット選択制御４から入力ＷＲを受けたときは、
各レジスタのデータにしたがって、カラーパレットＲＡ
Ｍ５２に対する書き込みを行なう。

ここで、第５図乃至第７図を参照しながらカラーパレッ
トテーブルの設定概念について説明する。

カラーパレットテーブルには、Ｐ１乃至Ｐ８により指定
される２５６アドレスの各々に、３個のＤＡＣに対する
３組の８ビットのデータが書き込まれる。第５図に示す
ように、映像信号記憶部ｌの読み出しには、Ｐ１乃至Ｐ
４の下位４ビットの入力にのみ出力データが関係するよ
うにし、映像記憶部２の読み出しには、Ｐ５乃至Ｐ８の
上位４ビットの入力にのみ出力データが関係するように
する。第６Ａ図は、Ｐ１乃至Ｐ４の下位４ビットに入力
される映像信号データの表す色を１６の色０１乃至ＯＦ
とするとき、カラーパレットＲＡＭ５２のいずれのアド
レスに参照データが書き込まれるかを示している。ここ
で、Ｘは、任意の数であることを示す。同様に第６８図
は、Ｐ５乃至Ｐ８の上位４ビットに入力される映像信号
データの表す色を１６の色１０乃至ＩＦとするとき、カ
ラーパレットＲＡＭ５２のいずれのアドレスに参照デー
タが書き込まれるかを示している。さらに、具体的には
、第７Ａ図、第７Ｂ図に示すようになっている。ただし
、第７Ｂ図に示すアドレスは、省略されており、たとえ
ば、色１０のアドレス００Ｈ−ＯＦＨは、　ＯＸＨ（Ｘ
＝０．　１．　２．　３．　４゜５、　６．　７．　８
．　９．　　Ａ、　　Ｂ、　　Ｃ，Ｄ、　　Ｅ、　　Ｆ
）の意味である。

次に、第８図を参照しながら、実施例の動作を説明する
。まず、パレット制御部４は、データバス４１を介して
カラーパレット部５にデータを送リ、映像信号記憶部１
の要素映像記憶部ＰＬ−１、Ｐｉ−２、Ｐｉ−３、Ｐｉ
−４に対応する画素選択入力ＰＬ，Ｐ２、Ｐ３、Ｐ４に
より構成されるべきすべてのアドレスをアドレスレジス
タ５３で指定し、データレジスタ５４Ｒ，５４Ｇ、５４
Ｂを介してパレット情報を順次格納する（ブロック８１
）。この格納動作の時間は、表示部６のディスプレイの
画面表示の間隔、輝線が右下端から左上端に戻る、いわ
ゆるフレーム・ブランキング時間よりも短ければ良い。

実施例のディスプレイのフレームブランキング時間は、
約０．８ｍｓである。パレット制御部４は、グラフィク
ス・プロセッサ（図示せず）に格納完了を知らせ、さら
に、グラフィクス・プロセッサ（図示せず）は、１フレ
ーム（画面）表示開始を示す垂直同期信号のエツジにに
対応して（ブロック８２）、映像信号記憶部ｌに対する
アドレス信号の供給を開始し、蓄積された映像信号デー
タを、表示部６のディスプレイの水平同期信号に同期す
るように読み出してカラーパレット部５に送出させる（
ブロック８３）。カラーパレット部５では、入力された
映像信号データをカラーパレットＲＡＭ５２にアドレス
として入力して、カラーパレットＲＡＭ５２に書き込ま
れたデータをバス５６Ｒ，Ｇ、Ｂを介してＤＡＣ５５Ｒ
，Ｇ、Ｂに加え、所定のＲＧＢ映像アナログ信号を生成
する。

グラフィクス・プロセッサ（図示せず）は、映像信号記
憶部１ヘアドレス出力を完了すると、すなわち映像信号
データの読み出しが完了すると（ブロック８４）、所定
のステータス・レジスタ（図示せず）に値を設定し、こ
れによりパレット制御部４は、今度は、データバス４１
を介してカラーパレット部５にデータを送り、映像信号
記憶部２の要素映像記憶部Ｐ２−１、ＰＬ−２、ＰＬ−
３、ＰＬ−４に対応する画素選択人力Ｐ５、Ｐ６、Ｐｌ
、Ｐ８により構成されるべきすべてのアドレスをアドレ
スレジスタ５３で指定し、データレジスタ５４Ｒ，５４
Ｇ、５４Ｂを介してパレット情報を順次格納してゆき（
ブロック８５）、当該格納の終了をグラフィクス・プロ
セッサに通知する。

次に、グラフィクス・プロセッサは、前記垂直同期信号
のタイミングにあわせて（ブロック８６）、映像信号記
憶部２に対してアドレス信号を送り、前記水平同期信号
に同期するように映像信号データをカラーパレット部５
に対して入力させ、これにより所定のＲＧＢアナログ映
像信号を発生させる（ブロック８７）。上述と同様に、
映像信号記憶部２に対するアドレス出力を終了すると（
ブロック８８）、所定のステータス・レジスタ（図示せ
ず）に値を設定し、工程はブロック８１に戻る。

なお、上記の説明においては、映像信号発生部３から映
像信号記憶部１．２に対する映像信号データの書き込み
動作については説明していないが、これは、映像信号記
憶部１．２からのデータ読み出しとは非同期に、すなわ
ち第８図のフローとａ独立になされる。ただし、前記グ
ラフィクス・プロセッサの前記ステータス・レジスタを
参照することにより、それぞれ映像信号記憶部１．２の
うち一方が読み出されているとき、もしくは読み出し準
備がなされているときには、他方の映像信号記憶部に映
像信号データの書き込みを行なうようになっている。

以上説明したように、カラーパレットを適時に動的に書
き換えることにより、ダブルバッファ化された映像信号
記憶部からの出力を、それぞれ切替ながら表示すること
が可能となる。

さらに、第１図又は第４図の構成を見れば明らかように
、８個の要素映像記憶部ＰＬ−１乃至Ｐｉ−４及びＰＬ
−１乃至Ｐ　２−４　ｉ、ｔ、カラーパレット部５に常
時接続されており、上記のように２つのブロックに分け
てダブルバッファを形成し交互に切り替えて使用するだ
けでなく、８画面分すべてを同時にバッファとして使用
して、より多色の高解像度表示を行なうことができる。

これは、カラーパレットテーブルの内容を変更するだけ
で可能となる。また、要素映像記憶部のブロックの分は
方は、様々な態様が考えられ、例えば、画素選択人力Ｐ
ｌ乃至Ｐ７に接続された要素映像記憶部をカラーグラフ
ィック用、残りのＰ８に接続された要素映像記憶部をキ
ャラクタ表示専用とじたリ、あるいは、ブロック数を３
以上にすることも考えられる。さらに、第１図の装置に
おいて、映像記憶装置部１及び２の映像信号データをあ
わせて読み出し、表示部６のディスプレイに表示させる
ことものできる。このとき、カラーパレットテーブルの
内容により、映像記憶装置部１．２のいずれかを優先さ
せて表示させることもできる。

また、変形例として、第２図のような電気的スイッチ９
５を使用する構成と、第１図のような本発明の構成を複
合的に使用して、電気的スイッチによるバッファの切り
替えとカラーパレットテーブルの書き替えによるバッフ
ァの切り替えとを併用した装置も考えられる。例えば、
第９Ａ図、第９Ｂ図に簡略に示すような接続をはじめ、
種々の変形が考えられる。

また、実施例に含まれる各プロセッサどうしのステータ
ス情報の伝達は上述した方式以外に、割り込みなど、当
業者に知られた各種の方式をとることができる。

また、上記実施例において、表示部６のディスプレイは
、ＣＲＴディスプレイであるものとして説明したが、こ
れに限定されるものではなく、種々のデバイスに応用可
能であり、したがって、カラーパレットテーブルのデー
タをもとに、ディスプレイデバイスに所定の表示を行な
うための構成は、デバイスに適応する様々の形態のもの
がありうる。したがって、上記実施例において、カラー
パレット部５からはＲ，Ｇ、Ｂ映像アナログ信号が出力
されるものとして説明したが、デジタル信号のまま出力
されるものも考えられ、そのような装置も、本発明の範
囲に含まれるものである。さらに、本発明は、いわゆる
ディスプレイのみに係るものでなく、画像のための周辺
装置に広く応用可能なものである。

また、上記実施例において要素映像記憶部は、Ｒ，Ｇ、
Ｂ、Ｉの各要素映像であるものとして説明したが、これ
に限定されるものではないことは言うまでもない。例え
ば、要素映像記憶部の２個に、例えば赤、青、黄、黒の
４色を割り当てることもできるなど、カラーパレットに
書き込む内容により任意に色を選ぶこともできる。また
、カラーパレットの画素選択信号入力の数も種々のもの
があり得ることは言うまでもない。

〔効　果〕

本発明は、以上のように構成され、作用するものである
から、複数の要素映像記憶部を自由に切替えて表示する
ことができ、本装置を利用したシステムおよびアプリケ
ーションにおいて、極めて柔軟性の高い設計が可能とな
るという効果が得られる。

【図面の簡単な説明】

第１図は、本発明の実施例に係るビデオメモリ・ダブル
バッファ切替装置を示すブロック回路図である。 第２図は、従来例に係るビデオメモリ・ダブルバッファ
切替装置を示すブロック回路図である。 第３図は、第１図のカラーパレット５をさらに詳細に示
すブロック回路図である。 第４図は、第１図の実施例をさらに詳細に図示したブロ
ック回路図である。 第５図は、第４図の実施例におけるカラーパレットの書
き込みの概念を説明するための図である。 第６Ａ図は、映像信号記憶部１の映像信号データを読み
出すために、パレット情報が書き込まれるカラーパレッ
トＲＡＭのアドレスを示す図である。 第６Ｂ図は、映像信号記憶部２の映像信号データを読み
出すために、パレット情報が書き込まれるカラーパレッ
トＲＡＭのアドレスを示す図である。 第７Ａ図は、第６Ａ図に示されたアドレスの一覧を表示
する図である。 第７Ｂ図は、第６Ｂ図に示されたアドレスの一覧を表示
する図である。 第８図は、第４図の実施例におけるダブルバッファ画像
表示を説明するためのフローチャートである。 第９Ａ図及び第９Ｂ図は、別実施例に係り、カラーパレ
ットとブロックに分けられた要素映像記憶部との接続方
法を示す回路図である。 Ｐｌｌ　Ｐ２、　Ｐ３、　Ｐ４、　Ｐ５、　Ｐ６、　Ｐ
７、Ｐ８：デジタルデータ入力端子の一例たる画素選択
入力、 ５５Ｒ，５５Ｇ、５５Ｂ：デジタル−アナログ変換器、 ＩｏＲ、ＩＯＧ、ＩＯＢ：映像アナログ信号出力端子、 ５：パレット回路の一例たるカラーパレット、３：映像
信号データ発生手段の一例たる映像信号発生部、 ＰＩ−１，ＰＬ−２、Ｐｉ−３、ＰＩ−４、Ｐ２−１，
Ｐ２−２、Ｐ２−３、Ｐ２−４：要素映像記憶回路の一
例たる要素映像記憶部、１．２：映像信号記憶回路の一
例たる映像信号記憶部。 出願人　横河・ヒユーレット・パッカード株式会社 代理人　　弁理士　　　長　谷　川　　次　男第２図 ３　　　　第１図

Claims (3)

【特許請求の範囲】
1. （１）２以上のデータ入力端子と、１以上の映像信号出
   力端子と、前記入力端子への入力と前記映像信号出力端
   子からの出力との対応を定める書き替え可能なテーブル
   とを具備するパレット回路の前記データ入力端子に常時
   接続されるとともに、映像信号データ発生手段に接続さ
   れており且つ１以上の要素映像記憶回路から構成された
   ２以上の映像信号記憶回路に対する映像信号データの書
   き込みと当該データの読み出しとを繰り返すことにより
   、連続的な映像信号を発生させる方法であって、 前記映像信号記憶回路から前記パレット回路へ前記映像
   信号データを転送する毎に、前記テーブルの内容を書き
   換えることにより、順次前記２以上の映像記憶回路から
   の映像信号データに基づく映像信号を発生させることを
   特徴とするビデオメモリ・ダブルバッファの切替方法。
2. （２）２以上のデジタルデータ入力端子と、デジタル−
   アナログ変換器の出力端子に接続された１以上の映像ア
   ナログ信号出力端子と、前記入力端子への入力と前記デ
   ジタル−アナログ変換器への入力との対応を定める書き
   替え可能なテーブルとを具備するパレット回路の前記デ
   ジタルデータ入力端子に常時接続されるとともに、プロ
   セッサを備えた映像信号データ発生手段に接続されてお
   り且つ１以上の要素映像記憶回路から構成された２以上
   の映像信号記憶回路に対する映像信号データの書き込み
   と当該データの読み出しとを繰り返すことにより、連続
   的なアナログ映像信号を発生させる方法であって、 前記映像信号記憶回路から前記パレット回路へ前記映像
   信号データを転送する毎に、前記テーブルの内容を書き
   換えることにより、順次前記２以上の映像記憶回路から
   の映像信号データに基づくアナログ映像信号を発生させ
   ることを特徴とするビデオメモリ・ダブルバッファの切
   替方法。
3. （３）２以上のデジタルデータ入力端子と、デジタル−
   アナログ変換器の出力端子に接続された１以上の映像ア
   ナログ信号出力端子と、前記入力端子への入力と前記デ
   ジタル−アナログ変換器への入力との対応を定める書き
   替え可能なテーブルとを具備するパレット回路と、実質
   的に同一の色を表示するための映像信号データが書き込
   まれるべき１以上の要素映像記憶回路から構成された２
   以上の映像信号記憶回路が前記デジタルデータ入力端子
   に常時接続されていることを特徴とするビデオメモリ・
   ダブルバッファの切替装置。