JPH0682394B2 - ビデオ・アダプタ - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、コンピュータとラスタ走査形の画像表示（ビ
デオ・ディスプレイ）モニタとの間をインターフェース
するためのディスプレイ、アダプタの分野に関するもの
である。更に詳しくいえば、本発明は従来の独立型の小
形マイクロ及びミニ、システムでは得ることのできない
多くの機能を与えるディスプレイ・アダプタに関するも
のである。更に、本発明はそのようなディスプレイ・ア
ダプタで使用するように独特に構成されたベクトル発生
器及びその関連の制御回路に関するものである。

パーソナル・コンピュータにおけるワークステーション
の速度及びファイル能力が増大するにつれて、高解像の
インテリジェント・ディスプレイ・アダプタに対する需
要も増大している。以前は専用のグラフィック・ディス
プレイ・ターミナルを持ってメインフレーム・コンピュ
ータに限定されていた大きいグラフィック・アプリケー
ションはそれらアダプタにおける増大した能力を使って
それらグラフィック・アプリケーションを独立型システ
ムに移植することができる。本発明は独立型ワークステ
ーションにおいてそのような複雑なグラフィック・アプ
リケーションにより要求されるグラフィック機能及び性
能を与えるためにビデオ・ディスプレイ・アダプタに組
込み得る機能を開示する。

このような能力の増大したディスプレイ・アダプタは、
非常に広範囲のアプリケーションをカバーする高性能で
中位の価格のアダプタを提供し得るIBMPC/AT及びIBMPT/
PCのような小形の独立型システムにとって特に必要とさ
れる。

独立型ビデオ・アダプタに対する主要な要件はホスト・
コンピュータによる最小の介入でもってベクトルを作る
能力である。ラスタ・ディスプレイにおけるベクトル作
成は１方向だけの作成において満足すべき結果を示す。
それは、通常フレーム・バッファの構成が水平軸だけに
沿った複数の画素に対する並列アクセスを可能にするた
めである。

このようなディスプレイでは、傾斜したベクトルは一般
に画素に関連して形成される。像又は表示が多数の傾斜
したベクトルを有する場合、それがCAD/CAMコンピュー
タ・グラフィックスの場合には、システム全体の性能は
大きく低下する。

性能を向上させるために、過去において種々の別の方法
が使われた。

最も簡単な方法は、２つの方向でフレーム・バッファに
並列アクセスを行うことである。それは高価であるが、
傾斜ベクトルを使う確立が水平及び垂直な線に比べて小
さい場合には有効な方法である。

次に、傾斜ベクトルは、望ましい軸に対するその傾斜が
小さい場合、水平方向の複数セグメントを含むことがで
きる。その事実に基いて、ベクトル、セグメントが望ま
しい軸に並行かどうかに従って、フレーム・バッファは
並列に又は画素に関連してアクセス可能である。もう１
つの方法は、セグメントを形成するために小形で高速の
キャッシュ・メモリを使用し、キャッシュ・データをフ
レーム・バッファにページ・モードでコピーすることで
ある。

ハードウエア設計の進歩は、ベクトル領域によっては、
軸に沿って位置していないメモリ、セルへの並列アクセ
スを行うためにフレーム・バッファ・アドレシングを修
正することを可能にしている。

上記の方法はすべて大きな欠点を持っている。最初の２
つは、例えばCAD/CAMシステムに対しては、満足できる
程性能を向上させるものではない。又、作成時間はその
作成自体の性質に依存し、幾何的な像変換、特に実時間
の回転、の場合には不便である。最後の２つの方法は非
常に複雑な追加のハードウェアを必要とする。

現在のラスタ・ディスプレイ方式は、性能を向上させ且
つプログラミングを容易にするために組込みハードウェ
アを持っていることが多い。特に、頻繁に使用される３
つの最も一般的な特徴は次のものである。

・組込みbit−bltアドレス制御機精 ・組込みベクトル発生器 ・２軸の全点アドレス可能（APA）フレーム・バッファ 第１の特徴は区域コピー又は修正には非常に便利である
が、ベクトル作成性能を大きく向上させるものではな
い。

組込みベクトル発生器は、ソフトウエア・コードを部分
的に不要することにより或る程度役には立つけれども、
ベクトル傾斜に無関係に同じ性能を示すことはできな
い。

既知のAPA方式が使用される場合、その問題は更に複雑
となる。これはアドレス及びデータの複雑なハードウェ
ア操作を必要とするので、ベクトル作成性能を向上させ
るためのハードウェアの修正は余りにも高価となるか或
いは実用可能なように達成することはできない。

B.従来の技術 米国特許第4529978号はラスタ走査形ディスプレイにお
ける文字（即ち、二次元マトリクス）の作成及び変換に
関するものである。その主要な概念は短いベクトル又は
ストロークの組合せとして文字を表わすことである。従
って、文字幅、傾斜等を修正するために、この特許はフ
レーム・バッファにおける文字の位置及び形を表わす、
所謂“内部ストローク”を計算する方法を開示してい
る。

この特許はラスタ走査形ディスプレイにおける高性能の
ベクトル作成に関するものではない。事実、新しく計算
された内部ストロークは、ストロークが水平である時を
除けば、画素ごとにフレーム、バッファ内に書き込まれ
る。この方法は、スクリーン上にテキストをタイプする
には十分であるけれども、ベクトル作成に関して良好な
性能をあたえるものではない。

この特許と対象的に、本発明は文字変換を伴なわない高
性能のベクトル作成に関するものである。基本的には、
それは、ベクトル作成に関して、本発明よりもずっと高
い性能を示すものである。なぜならば、それは、ベクト
ルの基点及び方向に関係なくいくつかの画素を並列的に
更新することを可能にするためである。

本発明は、この特許とは異なり、ストローク変換を行う
方法も示すものであり、ベクトル整列、傾斜及び方向の
制御のようなマトリクス変換のための並列方式に基くも
のである。これに対し、この特許はマトリクス素子の逐
次（画素毎の）変換を行うものであるが、それはマトリ
クス内にあるベクトルに属する画素に対してのみ行われ
る。明らかに、本願で開示されるベクトル変換はその特
許に示されたものよりもＮ倍も速い。但し、Ｎはマトリ
クスの最も長い線形寸法である。

米国特許第3675232号及び3906480号は文字発生器方式を
使ったイメージ発生を開示している。本発明とは違っ
て、それらはビット・マップ・グラフィックスとは関係
ない。フレーム・バッファはベクトルのコード即ち文字
の形状を記憶する。文字発生器は水平方向の走査と同期
して文字コード及びビデオ・ライン数の関数である文字
又はベクトルの形を発生する。

特に、この方法は大きいフレーム・バッファを必要とし
ないが、その代りに文字発生器のための小形で高速のメ
モリを必要とする。従って、対象の大きさ及び複雑さは
かなり制御される。こりは、本発明が関連するビット・
マップ・グラフィックスと比べてこの文字の発生器方式
は古いといわれる１つの大きな理由である。

米国特許第4555775号は、ラスタ・ディスプレイに対し
てマルチ・ウインドウを実施するためのbit−bltグラフ
ィックスを使うことを開示している。それはベクトル作
成とは関係ない。

C.発明が解決しようとする問題点 本発明の主たる目的は、全点アドレス可能なフレーム・
バッファにおいてＭ×Ｍ四辺画素アレーをアクセス可能
なビデオ・アダプタで使用するための強化されたベクト
ル発生器を提供することにある。

本発明の更にもう１つの目的は、ベクトル画素のＭ×Ｍ
アレー表示を同時に発生するベクトル発生器を提供する
ことにある。

本発明のもう１つの目的は、所望のベクトルを表わす所
望の画素パターンをＭ×Ｍ画素アレー内で発生するため
に新規な論理マトリクスを利用するベクトル発生器を提
供することにある。

本発明のもう１つの目的は、システムのハードウエア必
要条件を減らすようベクトル発生手順を容易にするため
のbit−blt（ビット、ブロック・転送回路）のアドレシ
ング機構を利用するベクトル発生器を提供することにあ
る。

本発明のもう１つの目的は、アドレス更新の速度及びベ
クトル発生の速度がかなり強化されるようbit−bltアド
レシング機構を修正することにある。

D.問題点を解決するための手段 本発明のベクトル発生器は、Ｍ×Ｍ画素アレーの非ワー
ド整列アクセスを同時にできる全点アドレス可能フレー
ム・バッファを使えるようになっており、接続されたデ
ィスプレイ・モニタのスクリーン領域全体におけるベク
トルの傾斜及び位置に関係なく高速のベクトル作成を行
いそしてそれは既知の方法よりも速い。ベクトルの形状
は高速のクロックの制御の下に計算されるが、短かいカ
ウンタだけしかこのクロックを使わない。従って、その
実施はVLSIの低速技術、例えばCMOSにおいて行われる。
通常のベクトル発生器ハードウエアのわずかな部分だけ
が高速技法を必要するだけである。

ベクトル発生器は、接続されたモニタのスクリーンのＭ
×Ｎマトリクス内にあるＭ個のベクトル・ビットをフレ
ーム・バッファの１メモリ・サイクルで発生するために
使われる線の作成と共に三角形論理マトリクスを利用
し、そしてその発生されたマトリクスを使ってフレーム
・バッファのための直接マスクを制御し、それによって
Ｍビット・ベクトルが１つのメモリ・サイクルで記憶可
能になる。

E.実施例 本発明のベクトル発生器及びその関連の制御回路の詳細
な説明に先立って、本発明の特定の用途であるビデオ・
アダプタについて概説する。勿論、ここで開示されるビ
デオ・アダプタは説明のためだけであること及び本発明
の他のビデオ・アダプタにも使用可能であることは言う
までもない。

本発明が特定の用途を有するビデオ・ディスプレイ・ア
ダプタの全体的な機能ブロック図が第２図に示される。

このビデオ・ディスプレイ・アダプタは、多くの現用の
ディスプレイ・モニタ装置の１つ（例えば、IBM5081）
を駆動し得る高解像度で中程度の機能のグラフィック・
ディスプレイ・アダプタとして示される。現在、実現可
能な形では、それは1024×1024の解像度を持ったそのよ
うなモニタをサポートし、１画素当り８ビットのビデオ
・データ情報を与える。その情報はカラー・データ又は
グレー・スケール・データの間に分布可能な256種類の
起り得る制御を行うものである。

以下でそのアダプタの全体の機能を簡単に説明するが、
このようなアダプタの更に詳細な説明は特開昭63−2002
30号公報に開示されている。ビデオ・ディスプレイ・ア
ダプタの主要な目的は、処理能力が多少制限されたプロ
セッサ又はCPUに接続されるようになっている比較的安
価なアダプタにおいて高度のビデオ・ディスプレイ機能
を与えることがあるが、更に複雑なCPUにおいて実行可
能な機能もこのアダプタで与えられる。更に、それら機
能はかなり本格的な且つ単純化された命令セットによっ
て実行可能である。

第２図に示されるように、このアダプタは次のような主
要構成要素より成る。デジタル信号プロセッサ10はその
アダプタの各資源を管理するために使用され、そしてそ
れはディスプレイ座標を変換し、他の多くのかなり複雑
な信号処理タスクを実行する。

命令及びデータ記憶装置12は信号プロセッサ10のための
追加のマイクロコードをロードされるRAMである。更
に、記憶装置12はデータRAMとしても作用し、信号プロ
セッサ10とホスト・プロセッサとの間の主要インターフ
ェースを与える。それは信号プロセッサ10のための主記
憶装置という機能も果たす。

コマンドFIFO14はバス16を介してディジタル信号プロセ
ッサ10に逐次にコマンドを送るための入力バッファとし
て作用し、ビデオ・ディスプレイ・アダプタをシステム
・プロセッサ又はホスト・プロセッサに接続する。

画素プロセッサ18は、ディスプレイ・スクリーンの有限
な領域が操作される（BIT−BLT）のを可能にする線引き
アドレス操作のような多くのディスプレイ・サポート機
能を実行するロジックを持っている。このディスプレイ
・アダプタの多くの新規な点が画素プロセッサ18内にあ
る。

フレーム・バッファ20は適当なディジタル・アナログ変
換器を介してモニタに接続され、ビデオ・ランダム・ア
クセス・メモリより成る。明らかなように、ここで開示
される構成は約1K×1Kの画素解像度を有する。各画素は
モニタ上に表示されるべきビデオ・データの個々の素子
を表わし、それは８プレーンのフレーム・バッファに記
憶し得る情報を持つことができる。即ち、それは１画素
当り８ビットのデータがあることを意味する。更に明ら
かなように、これら８ビットはカラー・モニタの赤、
緑、青の間で分配されるか或いは白黒モニタでは単に濃
度のために分配される。

本発明の主題は画素プロセッサ18の構成にあり、後述の
ようにビデオ・アダプタの動作をかなり高度にし得るベ
クトル発生に関連した多くの機能を与える。

本発明の目的は、スクリーン上のベクトル位置及び傾斜
に関係なく高速のベクトル作成を行う本機のベクトル発
生器によって達成される。その作成の性能は既知の方法
に比べてかなり高速である。

このベクトル発生器は、bit−blt制御をわずかに修正し
てデータ・マスク操作のためのわずかな量のハードウェ
アを追加するものである。それは、メモリ・アクセス・
タイム及びサイクル・タイムのような同等のシステム・
タイミング条件の下では前述の方法よりも統計的には速
いベクトル作成性能を与える。更に、それはベクトルの
傾斜及び両端の座標に関係なくスクリーン全体において
等しい作成速度を与え、現用のラスタ・ディスプレイの
ハードウエアをその性能の低下なしに十分に利用するも
のである。

或る意味では、この方法はbit−blt書込み専用モードに
おける連続したメモリ・サイクルに類似するが、データ
・マスク及びベクトル作成のbit−blt制御パラメータに
よる操作を与える。

第１のベクトル発生器は多くの機能を逐次する。これは
等しい長さのベクトル・セグメントを計算し、メモリ・
アクセスの間にその計算された各セグメントをマスクと
して使用する。最終的には、それはbit−blt制御パラメ
ータを修正するために計算を行う。例えば、本発明の好
ましい実施例では、フレーム・バッファへの４×４画素
スクエア・アクセスが使われる。

実施例の説明に先立って、定義、機能そして更に重要な
機能装置及び制御信号のフォーマットが以下に同じ基準
で示される。

用語の説明 DIR:一方向.0＝原点から上向き、１＝原点から下向き． SL:傾斜.0＝45゜に等しいか又は小さい、１＝45゜より
も大きい EOV:ベクトルの終了。１＝最終の画素が発生されつつあ
る。

Ｖ CLOCK:ベクトル・クロック。フレーム・バッファ・
クロック速度の４倍 Ｖ MODE:ベクトルが発生されつつあることを表わしbit
−blt動作ではないことを表わす単一ビット． Ｄ VAR:判断変数。

Ｖ LENR:ベクトル長レジスタ。ベクトルが発生される
時にカウント・ダウンし“1"はベクトルの終端に達した
ことを意味する。

VOR:ベクトル・オリエンテーション・レジスタ。

SCNTR:原制御レジスタ． MOPR:メモリ動作レジスタ SD:判断変数の符号。−１＝上向き、０＝変化なし VCC:電線電圧。必要な場合には論理“1"を与える． P1−P3:ベクトル発生器クロック、サイクル・パルス LDB1:ベクトル作成動作の発生前にバスから適当なLDB2
カウンタ（第11図、第12図）にデータをロードする信号 DCNTR:宛先制御装置 SH:X及びＹのアドレス制御において使用されるアドレス
増分パルス ベクトル発生器（第１図）は通常のベクトル発生器、例
えば、ブレゼンハム（Bresenham）ベクトル発生器、ベ
クトル・マトリクス、ベクトル・オリエンテーション・
ロジック、ベクトル・オリエンテーション・レジスタVO
R、ベクトル・モード・フリップフロップVMODEを含むも
のである。適当なブレゼンハム・ベクトル発生器が1982
年にアデイソン・ウエスリ出版社が発行したＪ、D.フオ
リ、A.バン・ダム著の「対話式コンピュータ・グラフィ
ックスの基礎（Fundamendals of Interactive Computer
Graphics）〃に開示されている。

ブレゼンハム・ベクトル発生器はベクトルのＸ及びＹ偏
向を画素に関して計算し、２つの出力EOV及びSDを与え
る。信号EOVはベクトル長レジスタVLENRにおいてゼロの
数値、即ちベクトル作成の終了、を表わす。信号SDは判
断変数の符号であり、ベクトルの始点から始まりそして
その終点まで続く各画素に対して逐次に計算され、従属
の座標が増分されるべきかどうかを示す。１つの加算器
（図示されていない）と２つの一定パラメータを保持す
る２つのレジスタINCR1R、INCR2Rとがあり、それらレジ
スタは前述の著者に開示された方法により計算されてそ
してブレゼンハム・ベクトル発生器にロードされる。

ブレゼンハム・ベクトル発生器は１つのメモリ・アクセ
ス中に４回EOV及びSDを計算する。それは、メモリ・ア
クセス・サイクルを形成するフレーム・バッファ・クロ
ックFBCLKがブレゼンハム・ベクトル発生器のためのベ
クトル発生器クロックVCLKよりも４倍も遅いためであ
る。従って、各メモリ更新サイクルは４つのVCLK周期を
要することになる。

判断変数、ベクトル長及び２つの追加パラメータINCR1
及びINCR2は、ベクトルが第１オクタント（中心角45
゜）内で作られているかの如く、ホスト・プロセッサに
よって計算される。そして、始点は始点座標Xstを有
し、それは終点座標Xendよりも小さい。これは、減算|Y
end−Yst|及び|Xend−Xst|の２つの絶対値の最大値がVL
ENRレジスタに書込まれることを意味する。それは作成
処理をいつも同じ水平方向に行わせる。そこで、その計
算されたパラメータは対応するレジスタにロードされ
る。そのベクトルの始点の実座標もフレーム・バッファ
・アドレスにロードされる。

２つの制御ビット、即ちベクトル領域SL及び方向DIR
は、開始座標がベクトルの始点にある場合、即ち、第
１、第２、第７又は第８オクタント（その他のオクタン
トは使用されない。なぜならば、いずれのベクトルも上
記のオクタントの類似外には属さないと考えられるため
である）に置かれる場合、そのベクトルが作成される実
際のオクタントを定義する。これは更に詳しく後述され
る。それら制御ビットはホスト・プロセッサによってVO
Rレジスタにロードされ、第3A図乃至第3D図に示される
ように可能なベクトル位置に対応している。方向及び傾
斜ビットが（０、０）である場合、ベクトルは第１オク
タントに位置づけられる（第3A図）。方向及び傾斜ビッ
トが（０、１）である場合、ベクトルは第２オクタント
に位置づけられる。方向及び傾斜ビットが（１、０）な
らば、ベクトルは第８オクタントにありそして方向及び
傾斜ビットが（１、１）ならば、ベクトルは第７オクタ
ントにある。

ベクトル作成は、VMODEフリップフロップがブレゼンハ
ム・ベクトル発生器ハードウェアに送られるVCLKを有効
化した後に開始し、EOV信号がオンとなった後に停止す
る。

第８図に示されるベクトル・マトリクスは、第１オクタ
ントにおける任意のベクトル形状を表わすことができる
中間レジスタである。第3A図乃至第3D図からわかるよう
に、その目的のためには９個のフリップフロップ・レジ
スタが必要である。太線は第１オクタント・ベクトルに
より使用可能なすべての画線の境界である。画素４、
８、９、12、13及び14は使用されず、画素０はいつも使
用されるので特別に記憶される必要はない。

従って、ベクトル・マトリクスは３つの独立レジスタ、
画素１及び５を表わす２ビット・レジスタ、画素２、
６、10を表わす３ビット・レジスタ及び画素３、７、1
1、15を記憶する４ビット・レジスタより成る。

４画素ベクトル・セグメントの作成は３つのVCLKサイク
ル（P1、P2、P3）を利用する。

第１サイクルにおいて、画素番号０を表わす論理“1"が
SD信号に従ってフリップフロップ１（FF1）又は５（FF
5）に書込まれる。SD信号が“0"に等しい場合、即ち、
判断変数が正で且つＹ座標が増分されない場合、フリッ
プフロップ１がセットされそしてフリップフロップ５が
リセットされる。SD信号が“1"である場合、即ち、判断
変数が負で且つＹ座標が増分されるべき場合、フリップ
フロップ１及び５は反対の値をとる。

第２サイクルでは、SD信号がゼロに等しい場合、フリッ
プフロップ１及び５におけるデータはフリップフロップ
２及び６へ直接に転送され、フリップフロップ10はリセ
ットされる。SD信号が〃１〃に等しい場合、フリップフ
ロップ１及び５におけるデータはそれぞれフリップフロ
ップ６及び10にシフトされ、フリップフロップ２はリセ
ットされる。換言すれば、第１レジスタにおけるデータ
は、SD信号に従ってシフトされたり又はシフトなしに、
第２レジスタにロードされる。

第３サイクルでは、フリップフロップ２、６、10におけ
るデータがフリップフロップ３、７、11、15の第３レジ
スタにシフトして又はシフトなしで転送される。従っ
て、第3VCLKサイクルの終了によって、“1"状態にセッ
トされるベクトル・マトリクスによりベクトル・セグメ
ントが表わされる。

SL及びDIR制御ビット値に基いて、第９図に示された結
合ベクトル・オリエンテーション・ロジックは、第１オ
クタントに関しては無変換（第3A図）、転位変換動作Ｔ
を使った第２オクタントへの変換（第3B図）、第８オク
タントへの鏡像変換動作Ｍ（第3C図）、又は動作Ｍ及び
Ｔの結合MT（第3D図）による第７オクタントへの変換、
を与える変換動作を行う。ベクトル・オリエンテーショ
ン・ロジックの入力及び出力コードは第１図に示された
２つの小さい４×４マトリクスであり、MT変換により第
８オクタントに位置づけられたベクトルを表わす。

第９図において、左側の９本の縦線１、２、３、５、
６、７、10、11、15は第１図のベクトル・マトリクスの
対応番号を付された画素の値を持った信号で付勢され
る。マルチプレクサMUX1ないし４はDIR信号及びSL信号
の組み合わせに従って、各々その左側の16本の入力のう
ちの４つを右側を４本の出力に与える。DIRはベクトル
が原点から上向き（０）か下向き（１）かを表し、SLは
ベクトルが45゜以下（０）か45゜より大（１）であるか
を表す。DIRとSLの４通りの組み合わせによりマルチプ
レクサMUX1ないし４から４通りの出力が得られ、この出
力が出力4x4マトリクスの各画素を付勢する。マルチプ
レクサMUX1は出力マトリクスの画素０、１、２、３を付
勢し、マルチプレクサMUX2は画素４、５、６、７を付勢
し、マルチプレクサMUX3は画素８、９、10、11を付勢
し、マルチプレクサMUX4は画素12、13、14、15を付勢す
る。各マルチプレクサMUXは信号DIR及びSLにより以下の
入力を出力に導く。

DIR SL 入力線 ０ ０ ０、１、２、３ ０ １ ４、５、６、７ １ ０ ８、９、10、11 １ １ 12、13、14、15 この結果、第９図の線をたどれば明らかとなるが、DIR
及びSLが共に０である場合、出力4x4マトリクスはベク
トル・マトリクスの画素に対して以下のように関連づけ
られる。

DIR＝０、SL＝０ ０、０、０、15 ０、０、10、11 ０、５、６、７ ０、１、２、３ DIR＝0,SL＝１ ３、７、11、15 ２、６、10、０ １、５、０、０ ０、０、０、０ DIR＝1,SL＝０ ０、１、２、３ ０、５、６、７ ０、０、10、11 ０、０、０、15 DIR＝1,SL＝１ ０、０、０、０ １、５、０、０ ２、６、10、０ ３、７、11、15 これが第3Aないし第3D図の形を表すことが明らかであろ
う。

第3A図乃至第3D図において、“変換前及び後のビット・
マップ”と示された欄では、図示の４×４マトリクスに
おけるビット・ロケーションはそれらがベクトル・オリ
エンテーション・ロジックから出る時のそれらのマッピ
ングを示すように表わされる。明らかなように、第１図
のベクトル・マトリクスビット（１、５、２、６、10、
３、７、11、15）は第3A図乃至第3D図の番号のついたビ
ットを表わし、ベクトル・マトリクスのフリップフロッ
プはそれらが発生される時にバイナリ・ベクトル表示を
記憶する。即ち、第3A図の例では、ビット０、１、６、
７が“1"にセットされる。０ビットはいつも“1"にセッ
トされるものと考えられ、それはベクトル・オリエンテ
ーション・ロジック内の内部配線によって達せられる。

明らかなように、45゜ベクトル、水平ベクトル及び垂直
ベクトルを含むすべての可能なベクトルがこのようにベ
クトル・ロジック、マトリクスにおいて適当なビットを
付勢すること及びベクトル・オリエンテーション・ロジ
ックにおいて適当な変換を行うことによって作成され
る。従って、正傾斜45゜ベクトルに対しては、DIR及びS
L値（０、０）の時にビット０、５、10、15が“1"にセ
ットされる。負の傾斜、例えば第１図のベクトル変換、
に対しては、同じビットが活動状態となるが、DIR及びS
Lビットが（１、１）となる。

しかし、ベクトル・オリエンテーション・ロジックの出
力はAPAフレーム・バッファに対する書込可能化マスク
としては使用できない。なぜならば、Ｘアドレス座標XA
D＜１…０＞及びＹアドレス座標YAD＜１…０＞の下位２
ビットに従ってＸ軸及びＹ軸に関してシフトされなけれ
ばならないためである。この動作は第４図に示される書
込みマスク発生器によって行われる。勿論、Ｘ及びＹの
下位桁アドレス座標がゼロである場合のように、フレー
ム、バッファにおけるアレー・アクセスが正確にワード
境界に沿っている場合には、シフトはない。

実施例におけるフレーム・バッファは１プレーン当たり
16個の64Kビット・メモリ・チップにより構成される。
チップの各ビットは表示画面における１画素に対応す
る。4x4マトリクスは各チップからの１ビットにより構
成される。1Kx1Kビットより成る表示画面は64K個の4x4
マトリクスに仕切られ、この仕切がワード境界と呼ばれ
る。4x4マトリクスがワード境界と整列しているときに
はこのマトリクスの16個の画素は16個のチップの各々に
おいて同じアドレスであるので、4x4マトリクス全体が
１つのアドレスで同時にアクセスされる。着目する4x4
マトリクスがワード境界と整列していない場合には、こ
のマトリクスはワード境界により最大４区分に仕切られ
ることになる。この場合、同じ区分に含まれる画素は同
じチップ・アドレスを持つが、そのチップ・アドレスは
区分によって異なる値（ＸまたはＹアドレスが１だけ異
なる）となる。フレーム・バッファの10ビット・アドレ
スの上位８ビットはチップ内のアドレスを与え、下位２
ビットはアドレスすべきチップを指定する。これにより
マトリクスがワード境界を跨いだときにも表示画面に正
しく写像される。

これと同様な処理が書込可能化マスクの生成に必要とさ
れる。ベクトル・オリエンテーション・ロジックの出力
である4x4マトリクスがワード境界を跨ぐ時には境界に
よって仕切られた区分の画素はそれぞれ上記区分のアド
レスに対応づけられなければならない。区分は最大Ｘ方
向に２つ、Ｙ方向に２つであるから、マスクはベクトル
・オリエンテーション・ロジックの出力をＸまたはＹ方
向にシフトすることにより整列される。

APAフレーム、バッファのための書込みマトリクスは直
接マスク・レジスタ（DMR）とよばれるレジスタとAPAデ
ータ整列装置とを含んでいる。APAフレーム、バッファ
のための直接マスク、レジスタ（DMR）は特開昭63−200
245号公報にも示されている。APAデータ整列装置は、19
82年に米国のカーネギー・メロン大学コンピュータ科学
部発行の技術報告書の“８×８デイスプレイ（The ８
×８ Display）”においてR.F.スプロール、I.E.サザ
ーランド、A.トンプソン、S.グプタ、C.ミンタにより開
示されているようなものである。この装置は、マスク・
データと整列しており、特開昭63−200245号公報に示さ
れたような既知の技法に従って８個の４ビット・バレル
・シフタから構成される。

本願で開示された例は、ベクトル・マスク・レジスタ
（VMR）とベクトル作成又は通常のbit−blt動作が行わ
れるかどうかに従ってVMR及びDMRデータを切換えるため
のマルチプレクサ（MUX）とを加えるというわずかな修
正を必要とするだけである。

ベクトル・オリエンテーション・ロジックVM＜０…15＞
の出力は特定のメモリ更新サイクルVCLK周期（パルスP
1）における第４（及び最終）クロック期間の終了時に
ベクトル・マスク・レジスタVMRにロードされる。２位
置シフトの例は第４図における２つの４×４画素マトリ
クスによって示されており、それは整列前のベクトル・
セグメントと水平または垂直方向の２ビット・シフト後
のベクトル・セグメントを表わす。

次のメモリ・サイクルのためにフレーム・バッファ・ア
ドレスを更新させるために、bit−bltアドレス制御レジ
スタのデータは各メモリ・サイクルの終了時に変更され
なければならない。SD、DIR、SL信号はbit−blt制御デ
ータ修正を定義する。

ベクトル傾斜に従って、Ｘ座標又はＹ座標の１つが独立
した座標のように扱われる。これは、フレーム、バッフ
ァ更新サイクル中にアクセスされる４×４アレーの独立
した座標は各メモリ・サイクルの終了時に４だけ増分さ
れるべきことを意味する。換言すれば、信号SL＝０の場
合、即ち、|xend−Xst|＞|Yend−Yst|の場合、Ｘは独立
した変数であり、逆に信号SL＝１の場合、即ち、|Yend
−Yst|＞|Xend−Xst|の場合、Ｙは独立した変数であ
る。

方向はＹ座標が増分されるべきか減分されるべきかを定
義する。Ｘ座標はいつも増分されるが、これを行う方法
は実施上の問題である。そうでない場合は、当業者にと
って明らかなように、それはいつも減分されることにな
る。これは、ベクトルが左から右に作られるだけである
ことを意味する。如何ベクトルも作成可能なので、事実
上これは欠点とはならない。ベクトルが消去されるべき
場合、それは実際には背景と同じカラーを使って再作成
されることになるので、このような作成方法を利用する
ことは頻繁に必要となる。反対方向にベクトルを消去す
る試みが行われた場合、すべての点が消去される保証は
ない。

ベクトル・セグメントの作成中に判断変数SDの符号が負
となる回数は従属の座標がフレーム・バッファ更新サイ
クルの終了時に更新されるかを示す。

クロック源としてVCLKを使い且つ計数可能信号としてSH
信号を使う３ビット・カウンタ（第12図のVCNT）は第4V
CLK期間の終了時に上記回数を与える。このカウンタの
データは、第10図、第11図及び第12図に示されるよう
に、bit−blt制御に関するレジスタに加算され又は減算
されて座標修正を行う。

残念ながら、書込みマスクはまた作動可能でないので、
第１メモリ更新サイクルはアイドルである。従って、ベ
クトル作成が開始する前にVMRレジスタはクリアされて
フレーム・バッファ更新を不能にしなければならない。

第１メモリ更新サイクル中Ｘのアドレスは変更されな
い。ベクトルの作成方向が負である場合にはＹアドレス
が４ずつ減分されなければならず（なぜならば、ベクト
ル・セグメントは始点座標の下で作られるためであ
る）、その方向が正である場合にはＹアドレスは変更さ
れない。第１メモリ更新サイクル中のアドレス、レジス
タの動作はベクトル作成設定手順の間にホスト、プロセ
ッサからbit−blt制御レジスタSX、DX及びSY、DYへの必
要なローディングによって行われる。

メモリ更新サイクルは、EOVが真となるまで、即ち、ベ
クトルの終端に到達するまで続く。EOVは第１図に示さ
れたANDゲートを介してブレゼンハム、ベクトル発生器
に与えられるVCLKクロック、パルスを無効にする。EOV
信号がフレーム・バッファ更新サイクルの途中で真とな
る場合、通常は次に更新される筈のベクトル・マトリク
ス・レジスタがその代わりにクリアされる。そこで最後
の四辺形の更新サイクルが生ずる。従って、ベクトル発
生器は開示された４×４アレーでは４画素の１ベクトル
・セグメントを作るが、その描画は１画素の精度で終端
する。

本願のベクトル発生器の性能はフレーム・バッファ・メ
モリ更新サイクルをスクエア（四辺形）アクセス・アレ
ーの寸法（一辺の画素数）で割ったものとして定義され
る。例えば、メモリ・サイクルが200ナノ秒であってア
クセスが８×８のスクエアである場合、作成性能は任意
の方向で１画素当り25ナノ秒である。

勿論、ホスト・プロセッサによる制御及びアドレス・レ
ジスタのローディングと関連したオーバヘッド（即ち、
間接的時間）があるが、そのオーバヘッドは通常のベク
トル発生器を使ってベクトルが画素で作られる場合と同
じである。第１アイドル・メモリ・サイクルは、特に長
いベクトルでは、性能計算において無視されることがあ
る。

次に、前記特開昭63−200245号公報で開示されたフレー
ム・バッファを備えたビデオ・アダプタにおける本願の
ベクトル発生器の使用を説明する。

そのフレーム・バッファの容量は本願のベクトル発生器
を利用するのに不十分なものではないが、好適な例とし
ては４×４スクエア・アクセスを持ったフレーム・バッ
ファを必要とする。最小数のメモリ、チップと実用的な
イメージ解像度でもってそのようなアレー・アクセスを
行う最も簡単な方法が1K×1Kの大きさのフレーム・バッ
ファ（第５図）によって保証されることに注意すべきで
ある。第５図は１フレーム・バッファ・サイクルにおい
てアクセスされた16個の画素を識別するために利用され
る番号付けを示している。各画素は前記特開昭63−2002
45号公報からも明らかなように相異なるチップに置かれ
る。

このようなフレーム・バッファは１ビット・プレーン当
り16個の64Kビット・メモリ・チップを必要とする（第
６図）。プレーン数又は画素当りのビット数は厳密なも
のではない（１画素当り８ビット又は128チップが示さ
れる）。又、16個の画素すべてが１サイクルで更新され
る必要はなく（一般に、ベクトルのカラー又は濃度は一
定である）、データI/Oは少なくとも１つの方向、例え
ば垂直方向、に連結可能である。

すべてのチップは共通の制御を持っている。同じ画素の
すべてのプレーンの更新は第６図において傾斜したベク
トルにより示された16個の別個の書込み有効化信号（WE
O、…、WE15）によって制御される。書込み有効化信号
のパターンは書込みマスク、レジスタによって制御さ
れ、フレーム・バッファ制御ハードウエア内に含まれ
る。

フレーム・バッファ更新を制御するハードウエアが第７
図に示され、それは制御装置、メモリ動作レジスタ（MO
PR）、bit−blt制御ブロック、ベクトル発生器、マスク
発生器、フレーム・バッファ（FB）ストローブ発生器よ
り成る。

制御装置はアドレス・レジスタ及び制御レジスタのロー
ディングにおいてホスト・プロセッサを補助する。フレ
ーム・バッファ・ストローブ発生器は同期パルスＰ、フ
レーム・バッファ列アドレス・ストローブ（RAS）及び
行アドレス・ストローブ（CAS）、書込み有効化信号WE
を与える。マスク発生器は書込みマスクを与え、それを
WE信号に印加してフレーム・バッファ書込み信号（WE
O、…WE15）を発生する。bit−blt制御ブロックはアド
レスをフレーム・バッファに供給するもので、各メモリ
・サイクルの終了時にＸ又はＹアドレスの一方又は両方
を増分又は減分する。ベクトル発生器は必要に応じて書
込みマスク及びbit−blt制御パラメータを修正する。MO
PRは、適当なメモリ動作コード（例えば、書込み、読取
り、等）をロードされると、連続したメモリ・サイクル
を開始し、周期パルスＰが必要な動作を開始させるのを
可能にする。

前記実施例に示されたベクトル発生器は３つの主要部
分、即ち通常のブレゼンハム・ベクトル発生器（このよ
うなベクトル発生器は前述のように周知であるので更に
説明する必要はないであろう）、ベクトル・マトリクス
及びベクトル・オリエンテーション・ロジック、を含ん
でいる。

第８図に示されるベクトル発生器は、前に説明したが、
９個のＤ形フリップフロップ及びNAND、AND、NORゲート
より成り、それらはデータを右及び上へ同時にシフトす
るのを可能にする。信号SD及びEOVは垂直方向における
データ・シフトを制御する。SD信号の極性に従って、２
つの線HOLD又はUPの１つが付勢される。EOV信号は、付
勢されると、両方の線を不活動にし、上へのシフトを不
能にする。パルスP1、P2、P3は１つのフレーム・バッフ
ァ・メモリ・アクセス・サイクルにおけるVCLKの第１、
第２、第３期間を表わし、水平方向のデータ・シフトを
制御する。出力Q1、Q5等における論理“1"は書込み更新
動作に対して対応する画素を有効にする。

第９図に示されるベクトル・オリエンテーション・ロジ
ックは４個の16−４ビット・マルチプレクサMUX1、…、
MUX4より成る。これらマルチプレクサへの入力はDIR及
びSL信号の制御の下に前述の変換を行うようにベクトル
・マトリクス回路の出力及び接地信号に接続される。モ
ルチプレクサの出力はベクトル・マスクVMO、…、VM15
を表わす。EOV信号は、無効にされると、VMO又はVM12も
無効にする。それは、画素０（方向が正である時）又は
画素12（方向が負である時）がいつも有効化され、画素
の１つがいつもベクトルの始点として存在するのでベク
トル・マトリクスにおけるフリップフロップによって表
わされないためである。

第10図のbit−bltアドレス制御ブロックは２つの同じフ
レーム・バッファ・アドレス発生器、即ち水平方向アド
レス制御のためのXADGEN及び垂直方向アドレス制御のた
めのYADGENを有する。各アドレス発生器は10ビット・ア
ドレスを発生し、そのうちの下位の２ビット（ビット
１、０）はマスク整列のために使用され、他の上位８ビ
ット（ビット９…２）はメモリ・チップのアドレシング
のために（RAS及びCASストローブ・タイミング制御の下
にそれらを更に組合せて１つの８ビット・アドレスにし
た後）使用される。

通常、bit−blt動作はスクリーン上の原領域及び宛先領
域をアドレスするための少くとも２対のアドレス・レジ
スタ、即ち原アドレス・レジスタSX、SY及び宛先アドレ
ス・レジスタDX、DY、を必要とする。いずれのメモリ・
サイクルもMOPRレジスタから取出された２つのS/D（原
及び宛先）制御ビットによって選択される１組のレジス
タを使用する。それらビットはマルチプレクサXMUX及び
YMUXを制御し、フレーム・バッファ・サイクル（FBCLK
期間）の終了時にそれら使用されたレジスタの内容の変
更を可能にする。

そのアドレス・レジスタは対応する制御ブロックSCNTR
Ｘ、DCNTR Ｘ、SCNTR Ｙ、DCNTR Ｙにおけるデー
タに基いて増分、減分又は保留される。それら制御ブロ
ックにおけるすべてのアドレス及び制御レジスタはホス
ト・プロセッサによってもロードされる。

通常のbit−blt動作（クリア、コピー又は結合）に対し
ては、それら制御ブロックは通常のものでよい。しか
し、本発明のベクトル発生器に対しては、１対の制御ブ
ロック、例えばSCNTRブロック、の修正が必要である。

本発明が必要とするbit−bltアドレス制御の例が第11図
に示され、そこでは宛先Ｘアドレス制御ハード・ウエア
が示されている。それは、７ビット・アップ・ダウン・
カウンタCNT、３ビット・レジスタＲ、演算論理装置AL
U、４ビット制御レジスタCNTRを含む。

カウンタ及びレジスタは第10図のDXレジスタを構成す
る。カウンタは宛先Ｘアドレスの上位７ビット（ビット
９…３）を与え、レジスタは下位３ビット（２、１、
０）を与える。

ホスト・プロセッサのデータはロード・データ・バスLD
B1信号によってDATABUSからカウンタ及びレジスタの両
方に宛先アドレスをロードする。CNTRレジスタは対応す
るロード信号LDB2によってDATABUSからロードされる。

クロックFBCLKはバッファ更新サイクルの終了時にＲ及
びCNT装置の両方における内容の修正を行わせる。それ
はカウンタCNTをクロックし、ALUの出力をレジスタＲに
ロードする。信号Ｄはサイクル修正の終了を可能にす
る。ALUの桁上げビットはカウンタの第１ビットの切換
えを制御する。従って、桁上げ及びU/D（アップ・ダウ
ン）信号の極性に従って、カウンタは１だけ増分又は減
分される。

ALUはCNTRレジスタの下位３ビットによって表わされた
数をレジスタＲの内容に加える又はその内容から減ず
る、CNTRのビット３はALUの＋／−動作コード入力及び
対応するカウンタ動作（増分又は減分）、を制御する。
従って、DXの内容は０乃至７の任意の数（実用上は、４
という制限で十分であるが、いずれにしてもこれは３ビ
ット表示を必要とする）だけ増分又は減分される。

原アドレス制御ハードウエアは、第12図に示されるよう
に、それがAPAフレーム・バッファの多重画素アレー・
アクセスにおいてベクトル作成を行う点で通常のbit−b
lt制御装置とは異っている。それは２−１マルチプレク
サＭと３ビット・カウンタVCNTを含む。

通常のbit−bltモードでは、原アドレス制御は宛先アド
レス制御を異ならない。しかし、ベクトル作成中、モー
ド信号VMODEはマルチプレクサＭによってベクトル・オ
リエンテーション・レジスタVOR（第１図）のDIRビット
をCNTのU/D制御入力及びALUの＋／−動作コード入力に
接続する。CNTRの内容は、次のメモリ・サイクルの開始
によるSXデータの変化に備えて、各メモリ更新サイクル
の中間でVCNTから再ロードされる。

VCNTはVCLKをクロックとして使用する。データの計数は
SH信号によって可能にされる。SH信号はいつも活動的で
ある（このSCNTRの実施例の場合、それは独立した座標
を制御する）か又はベクトル発生器からのSD信号に依存
する。第10図は、VORレジスタからのSLビットが２つの
マルチプレクサM1、M2の１つを付勢することによってSD
信号をSCNTRXブロックのSH入力に及びVCC（無条件に有
効化する信号）をSCNTRYに、又はその反対に、接続す
る。

第13図のベクトル作成タイミング図は４つの画素ベクト
ル・セグメントの逐次作成中の原Ｘ座標制御のための主
要なレジスタの内容及びすべての必要な同期信号を示
す。

４つの独立したパルスP1、P2、P3、P4はFBCLK及びCNTRL
Dシーケンスと同期してVCLKシーケンスから取出され
る。FBCLK及びCNTRLDは異った位相を持っている。それ
らパルスの立上り端によってすべての作用が逐行され
る。

作成の開始前に、ベクトル始点画素座標AD1がSXアドレ
ス・レジスタにロードされる。VCNT、CNTR、ベクトル・
マトリクス、VMRはすべてリセットされる。

第１フレーム・バッファ更新サイクル（FBサイクルＯ）
中、APAベクトル発生器はベクトルの第１セグメントの
作成を開始し、ベクトル・マスクM1を準備させる。VCNT
はFBサイクル２の間にＸ座標の増分を表わす数値C2に対
する変化を保持する。メモリ・ストローブRAS及びCAS
は、活動的であるけれども、フレーム・バッファを更新
させず、VMRの内容はゼロである。

FBサイクル２サイクルの始めで、SXレジスタは、CNTRデ
ータがFBサイクル０におけるFBCLKの立上り端でゼロで
あったため、ADOデータを保持する。CNTLDパルスはC2デ
ータをVCNTからCNTRに及びベクトル・マトリクス・デー
タM1をVMRレジスタにロードする。従って、RAS及びCAS
ストローブは書込みマスクM1を使ってアドレスD1におい
てフレーム・バッファの第１の実際の更新を行わせる。
そして、そのサイクルの終了時に、アドレスD2がCNTRレ
ジスタにおれるC2データの制御の下にSXレジスタにおけ
るAD1に取って代る。

残りのフレーム・バッファは、ベクトルの終了（EOV信
号）が発生されるまで、同じである。フレーム・バッフ
ァのレフリッシュ又はビデオのリフレッシュが行われて
いる場合、それはサイクル・スケールに基いて行われる
（リフレッシュ・サイクルは第13図で示されてない）。

原Ｙ座標も同じように制御される。唯一の相異は、作成
方向が負である場合にCNTRYレジスタの下位３ビットに
おける設定データが４であって、０であってはならない
ことである。

【図面の簡単な説明】

第１図は本発明の原理を具体化したベクトル発生器の機
能的ブロック図、第２図は本発明の特定の用途であるビ
デオ・アダプタの高レベルの機能的ブロック図、第3A図
乃至第3D図は単一のベクトル発生及び変換発生により生
じ得る４つの可能な傾斜したベクトルを示す図、第４図
は本発明を使用するに適した書込みマスク発生器の機能
的ブロック図、第５図は単一のメモリ・アクセス・サイ
クルにおいて４×４画素アクセス・アレーを与える本発
明の使用に適した全点アドレス可能フレーム・バッファ
を示す概略図、第６図はフレーム・バッファ・マスク機
構を示す概略図、第７図は第10図のbit−blt制御ブロッ
ク、第１図のベクトル発生器、第４図のマスク発生器が
システム内で構成される状態を示すフレーム・バッファ
制御ハードウエアの機能的ブロック図、第８図はベクト
ル発生回路の詳細な論理図、第９図はベクトル・オリエ
ンテーション・ロジックのブロック図、第10図はbit−b
ltアドレス制御ブロックの機能的ブロック図、第11図は
宛先Ｘアドレス制御ブロックの機能的ブロック図、第12
図は原Ｘアドレス制御ブロックの機能的ブロック図、第
13図は代表的なベクトル作成動作のタイミング図であ
る。

Claims (1)

【特許請求の範囲】
1. 【請求項１】選択されたビデオ・データ処理を行い、単
   一のメモリ・サイクルでMxMのアレーに配列された画素
   をアクセスし得る全点アドレス可能フレーム・バッファ
   にビデオ・データを供給する画素プロセッサと、前記ア
   ダプタをホスト・プロセッサに及び前記フレーム・バッ
   ファをラスタ走査ディスプレイ・モニタに接続するバス
   手段とを含むビデオ・アダプタにおいて、 前記画素プロセッサが、 前記フレーム・バッファのクロック速度のＭ倍のクロッ
   ク速度を有するクロックを発生するベクトル・クロック
   発生器と、 前記ホスト・プロセッサによって描画すべきベクトルの
   長さと共に与えられるベクトル始点及び終点座標に従っ
   て、前記ベクトル・クロック発生器が１フレーム・バッ
   ファ・クロック・サイクル中Ｍ−１個までのクロックを
   発生するまで各クロックの都度Ｘ軸増分信号及び前記描
   画すべきベクトルの傾斜を近似するＹ軸増分信号を発生
   するベクトル発生器と、 前記フレーム・バッファのMxM画素アレーの対角線を斜
   辺とする三角形内の画素と同じ数の記憶素子を有し、前
   記ベクトル発生器のＹ軸増分信号及び前記Ｘ軸増分信号
   の関数として前記フレーム・バッファに記憶されるべき
   ベクトルのビットを前記記憶素子に記憶するためのベク
   トル・マトリクスと、 前記ベクトル・マトリクスの記憶素子に記憶されたビッ
   トを第１の入力信号として受け、発生されるべきベクト
   ルの傾斜及ぴ方向を表す第２の入力信号によって前記第
   １の入力信号のビットをMxM出力マトリクスに再配置す
   るためのベクトル・オリエンテーション論理回路と、 より成ることを特徴とするベクトル表示装置。