JPS59106066A - 図形処理装置 - Google Patents
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- JPS59106066A JPS59106066A JP57215422A JP21542282A JPS59106066A JP S59106066 A JPS59106066 A JP S59106066A JP 57215422 A JP57215422 A JP 57215422A JP 21542282 A JP21542282 A JP 21542282A JP S59106066 A JPS59106066 A JP S59106066A
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- G—PHYSICS
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は図形処理装置におけるりフレッシュメモリ制御
装置に関する。
装置に関する。
図形をドツトの集合で表示する図形表示システムでは、
たとえば直線を表示するときは第１図のようなドツト列
の表示となる。ここでは表示平面を横方向（Ｘ軸）１０
２４区間、縦方向（Ｙ軸）１０２４区間に分割した例を
示しである。第１図左上ずみの区画の座標が（０＝Ｏ）
、右上ずみの区画が（１０２３，０）、左下ずみの区画
が（０゜１０２３）、右下ずみの区画が（１０２３゜１
０２３）となるようにアドレスを割当てる。このような
表示平面と１対１に対応し、表示すべきドツトの位置を
記１意するものをリフレッシュメモリと呼ぶ。
たとえば直線を表示するときは第１図のようなドツト列
の表示となる。ここでは表示平面を横方向（Ｘ軸）１０
２４区間、縦方向（Ｙ軸）１０２４区間に分割した例を
示しである。第１図左上ずみの区画の座標が（０＝Ｏ）
、右上ずみの区画が（１０２３，０）、左下ずみの区画
が（０゜１０２３）、右下ずみの区画が（１０２３゜１
０２３）となるようにアドレスを割当てる。このような
表示平面と１対１に対応し、表示すべきドツトの位置を
記１意するものをリフレッシュメモリと呼ぶ。
従来は第２図のような構成で表示を行っていた。
ベクトル発生回路１は表示したい点のＸ座標をＸア・ド
レスレジスタ２へ、Ｘ座標をＸアドレスレジスタ３ヘセ
ツトする。ベクトル発生回路１は図形データをリフレッ
シュメモリ（以下ＦＬＭと呼ぶ）５へ直接書込まず、リ
フレッシュメモリバッファ（以下１’ｔＭＢと呼ぶ）４
へ書込む。
レスレジスタ２へ、Ｘ座標をＸアドレスレジスタ３ヘセ
ツトする。ベクトル発生回路１は図形データをリフレッ
シュメモリ（以下ＦＬＭと呼ぶ）５へ直接書込まず、リ
フレッシュメモリバッファ（以下１’ｔＭＢと呼ぶ）４
へ書込む。
九ＭＢ４はＸアドレスレジスタ２の下位ｎビットとＸア
ドレスレジスタ３の下位ｎビットで指定された位置にベ
クトル発生回路ｌで作成した図形データを書込む。ＲＭ
Ｂ４は２″×２！１ドツトの図形データ記憶領域を持っ
ているが、ベクトル発生回路１がこの範囲をこえる位置
に書込むとき、オーバフロー検出回路６がこれを知Ｄ
、ＲＭ Ｂ ４にたくわえられた図形データ（２”Ｘ２
” ドツト）を並列にＲＭ５へ書込む。以後これを繰返
すことによ、！ｌ）ＲＭ５には図形データが順次書込ま
れて匹く。
ドレスレジスタ３の下位ｎビットで指定された位置にベ
クトル発生回路ｌで作成した図形データを書込む。ＲＭ
Ｂ４は２″×２！１ドツトの図形データ記憶領域を持っ
ているが、ベクトル発生回路１がこの範囲をこえる位置
に書込むとき、オーバフロー検出回路６がこれを知Ｄ
、ＲＭ Ｂ ４にたくわえられた図形データ（２”Ｘ２
” ドツト）を並列にＲＭ５へ書込む。以後これを繰返
すことによ、！ｌ）ＲＭ５には図形データが順次書込ま
れて匹く。
ところが、図形データはカラー表示の場合、色の種類を
表わすビット数だけ必要となシ、その数だけのリフレッ
シュメモリバッファが必要となる。
表わすビット数だけ必要となシ、その数だけのリフレッ
シュメモリバッファが必要となる。
さらにこのような従来方式では２″×２！′ ドツトの
図形データを並列に書込むため、以前この領域のＲＭ５
に書込まれていた図形データは新たな図形データが後か
ら書込まれるため消されてしまうという欠点があったっ また、Ｒ，ＭＢ４の１項域をオーバフローして几Ｍ５に
図形データを並列転送するとき、ＲＭ５への書込みが終
了するまでの間Ｒ，ＭＢ４のデータを保存しておかなけ
ればならず、その間ベクトル発生回路１はＲ，ＭＢ ４
への書込みを停止しなければならず不用な待ち時間を生
じていた。
図形データを並列に書込むため、以前この領域のＲＭ５
に書込まれていた図形データは新たな図形データが後か
ら書込まれるため消されてしまうという欠点があったっ また、Ｒ，ＭＢ４の１項域をオーバフローして几Ｍ５に
図形データを並列転送するとき、ＲＭ５への書込みが終
了するまでの間Ｒ，ＭＢ４のデータを保存しておかなけ
ればならず、その間ベクトル発生回路１はＲ，ＭＢ ４
への書込みを停止しなければならず不用な待ち時間を生
じていた。
さらに、ＲＩＶＢ４に書込む図形データがＲ，ＭＢ４で
定義された頭載の端の方へ書込まれる場合、わずかなド
ツトの図形データを書込んだだけでオーバフローしてし
まい、几Ｍ５への書込み要求が生じてしまう。このため
ベクトル発生回路１はいつも、ＲＭ５の書込み時間が終
了するまで待ち状態になってしまうという欠点がめった
。
定義された頭載の端の方へ書込まれる場合、わずかなド
ツトの図形データを書込んだだけでオーバフローしてし
まい、几Ｍ５への書込み要求が生じてしまう。このため
ベクトル発生回路１はいつも、ＲＭ５の書込み時間が終
了するまで待ち状態になってしまうという欠点がめった
。
本発明の目的はリフレッシュメモリバッファを用いた図
形表示システムにおいて図形データが複数ビットであっ
てもリフレッシュメモリバッファは二面でよく、新たな
図形データを書込む場合に以前に書込んでいた図形デー
タを消すことなく書込み処理を行う装置を提供すること
にある。さらに図形データがリフレッシュメモリバッフ
ァのどこであってもベクトル発生回路の待ちをなくす装
置を提供することにある。
形表示システムにおいて図形データが複数ビットであっ
てもリフレッシュメモリバッファは二面でよく、新たな
図形データを書込む場合に以前に書込んでいた図形デー
タを消すことなく書込み処理を行う装置を提供すること
にある。さらに図形データがリフレッシュメモリバッフ
ァのどこであってもベクトル発生回路の待ちをなくす装
置を提供することにある。
上記目的のため、本発明ではベクトル発生回路が出力す
る図形データを記憶するデータレジスタを設け、リフレ
ッシュメモリノくツファはデータを鉦込む位置だけを記
憶し、リフレッシュメモリは指定された位置にデータレ
ジスタの図形データを芽込む。さらにこのリフレッシュ
メモリノくツファを２面にし、ベクトル発生回路は一方
のリフレッシュメモリバッファの書込み位置格納可能領
域をこえると他方に切換え、リフレッシュメモリはベク
トル発生回路が使用していない側のリフレッシュメモリ
バッファの指定している位置に図形データを書込む。
る図形データを記憶するデータレジスタを設け、リフレ
ッシュメモリノくツファはデータを鉦込む位置だけを記
憶し、リフレッシュメモリは指定された位置にデータレ
ジスタの図形データを芽込む。さらにこのリフレッシュ
メモリノくツファを２面にし、ベクトル発生回路は一方
のリフレッシュメモリバッファの書込み位置格納可能領
域をこえると他方に切換え、リフレッシュメモリはベク
トル発生回路が使用していない側のリフレッシュメモリ
バッファの指定している位置に図形データを書込む。
以下、本発明の一鵠施例について図を用いて説明する。
本発明ではす７レツンユメモリの構成を第３図のように
考える。几Ｍ５は表示ブロック７の集合から成る。この
例では几Ｍ５は１０２４Ｘ１０２４ドツト、表示ブロッ
ク７は８×８ドツトの場合を示す。表示ブロック７はＸ
軸方向に１２８個＼Ｙ軸方向に１２８個、合計１６３８
４個アシ、これらに座標を付ける。左上ずみをＢ （０
，０）、右上すみをＢ（１２７，０）、左下すみをＢ
（０，１２７）、右下ずみをＢ（１２７，１２７）とす
る。またドツト自体にも座標を付ける。Ｂ（０，０）の
表示ブロックの左上すみをＤ（０，０）、Ｂ（１２７゜
１２７）の飛水ブロックの右下すみをＤ （１０２３゜
１０２３）とする。その結果、Ｂ （ｎ、ｍ＞に含まれ
るドツトは、Ｄ（８ｎ、８ｍ）からＤ（８ｎ＋７．８ｍ
＋７）の６４ドツトである。
考える。几Ｍ５は表示ブロック７の集合から成る。この
例では几Ｍ５は１０２４Ｘ１０２４ドツト、表示ブロッ
ク７は８×８ドツトの場合を示す。表示ブロック７はＸ
軸方向に１２８個＼Ｙ軸方向に１２８個、合計１６３８
４個アシ、これらに座標を付ける。左上ずみをＢ （０
，０）、右上すみをＢ（１２７，０）、左下すみをＢ
（０，１２７）、右下ずみをＢ（１２７，１２７）とす
る。またドツト自体にも座標を付ける。Ｂ（０，０）の
表示ブロックの左上すみをＤ（０，０）、Ｂ（１２７゜
１２７）の飛水ブロックの右下すみをＤ （１０２３゜
１０２３）とする。その結果、Ｂ （ｎ、ｍ＞に含まれ
るドツトは、Ｄ（８ｎ、８ｍ）からＤ（８ｎ＋７．８ｍ
＋７）の６４ドツトである。
１０２４Ｘ１０２４の几Ｍ５を１６３８４Ｘ１ビツト構
成のＲ，ＡＭ８を用いて作るとＲＡＭは６４個必要であ
る。これらのＦＬＡＭ８を第４図のように配列する。こ
うすることにより任意の表示ブロック７を４成する６４
ドツトの書込み位置を用いて図形データを同時にＲＭ５
に書込むことができる。
成のＲ，ＡＭ８を用いて作るとＲＡＭは６４個必要であ
る。これらのＦＬＡＭ８を第４図のように配列する。こ
うすることにより任意の表示ブロック７を４成する６４
ドツトの書込み位置を用いて図形データを同時にＲＭ５
に書込むことができる。
このように配列しだ几Ｍ５を用いた本発明の具体例を第
５図に示す。
５図に示す。
Ｘアドレスレジスタ３はＸ上位レジスタ３人とＸ下位レ
ジスタ１Ｂから成る。同様にＸアドレスレジスタ２もＸ
上位レジスタ２人とＸ下位レジスタ２Ｂから成る。この
例ではＸ下位レジスタ３Ｂ。
ジスタ１Ｂから成る。同様にＸアドレスレジスタ２もＸ
上位レジスタ２人とＸ下位レジスタ２Ｂから成る。この
例ではＸ下位レジスタ３Ｂ。
Ｘ下位レジスタ２Ｂは３ビツトでろシ、Ｘ上位レジスタ
３人、Ｘ上位レジスタ２人は７ビツトである。Ｘ下位レ
ジスタ３Ｂの出力はデコーダ９とデコーダ１１に接続さ
れている。Ｘ下位レジスタ２Ｂの出力はデコーダ１０と
デコーダ１２に接続されている。ベクトル発生回路１は
直線の開始点の座標のみは絶対座標値で出力し１０ビツ
トの１−タをＸアドレスレジスタ３、Ｘアドレスレジス
タ２にセットするが、以後のドツト位置は罰点からの増
分（＋１）または減分（−１）データとして出力する。
３人、Ｘ上位レジスタ２人は７ビツトである。Ｘ下位レ
ジスタ３Ｂの出力はデコーダ９とデコーダ１１に接続さ
れている。Ｘ下位レジスタ２Ｂの出力はデコーダ１０と
デコーダ１２に接続されている。ベクトル発生回路１は
直線の開始点の座標のみは絶対座標値で出力し１０ビツ
トの１−タをＸアドレスレジスタ３、Ｘアドレスレジス
タ２にセットするが、以後のドツト位置は罰点からの増
分（＋１）または減分（−１）データとして出力する。
このためそれぞれのアドレスレジスタ２，３はアップダ
ウンカウンタによシ溝成されている。Ｘ下位レジスタ３
Ｂからの桁上多信号１３と桁下Ｖ） 潴号１４．Ｘ下位
レジスタ２Ｂからの桁上り信号１５と桁下多信号１６は
ノくツファ制御回路１７へ送られ、リフレッシュメモリ
バッファ（以下ＲＭＢと呼ぶ）１８，１９の出力３５゜
３６の切換え回路２０を制御即する。
ウンカウンタによシ溝成されている。Ｘ下位レジスタ３
Ｂからの桁上多信号１３と桁下Ｖ） 潴号１４．Ｘ下位
レジスタ２Ｂからの桁上り信号１５と桁下多信号１６は
ノくツファ制御回路１７へ送られ、リフレッシュメモリ
バッファ（以下ＲＭＢと呼ぶ）１８，１９の出力３５゜
３６の切換え回路２０を制御即する。
デコーダ９，１０，１１．１２は３ビツトの信号人力と
イネーブル人力２１または２２．８ビツトの出力２８，
２９，３０，３１からなる。イネーブル人力２１または
２２がセットされたときのみ３ビツトの直号入力で択一
的に選ばれた出力がセットされる。このイネーブル入力
２１．２２はバッファ制御４回路１７によシＩＩＩＩ御
され、切換え回路２０と同期して変化し、１−ＬｆＶＢ
１８，１９の出力３５．３６の選択を行なう。
イネーブル人力２１または２２．８ビツトの出力２８，
２９，３０，３１からなる。イネーブル人力２１または
２２がセットされたときのみ３ビツトの直号入力で択一
的に選ばれた出力がセットされる。このイネーブル入力
２１．２２はバッファ制御４回路１７によシＩＩＩＩ御
され、切換え回路２０と同期して変化し、１−ＬｆＶＢ
１８，１９の出力３５．３６の選択を行なう。
ＲＭＢｌ８，１９は６４ピツトの７リツプ７０ツブから
或シ、どららか一方のみがｄ込まれ、他方は読出されて
いる。
或シ、どららか一方のみがｄ込まれ、他方は読出されて
いる。
几ＭＢ１８．１９から読出されたデータは切換え回路２
０によシ現在誉込みの行なわれていない方が選ばれて、
几Ｍ５の書込み許可信号となる。
０によシ現在誉込みの行なわれていない方が選ばれて、
几Ｍ５の書込み許可信号となる。
Ｘ上位レジスタ３人、Ｘ上位レジスタ２人の出力はアド
レスラッチ２３．２４を通って几Ｍ５のアドレスを決定
する。アドレスラッチ２３．２４はバッファ制御回路１
７内の論理和ゲート２５の出力によりランチされる。こ
こでＸ下位レジスタ３Ｂからの桁上多信号１３、桁下り
信号１４、Ｘ下位レジスタ２Ｂからの桁上り信号１５、
桁下り信号１６は論理和ゲート２５へ入力される。論理
和ゲート２５の出力はフリップフロッグ（以下ＦＢ’と
呼ぶ）２６のトリガ入カヘ送られ、ＦＦ２６の出力が反
転する。
レスラッチ２３．２４を通って几Ｍ５のアドレスを決定
する。アドレスラッチ２３．２４はバッファ制御回路１
７内の論理和ゲート２５の出力によりランチされる。こ
こでＸ下位レジスタ３Ｂからの桁上多信号１３、桁下り
信号１４、Ｘ下位レジスタ２Ｂからの桁上り信号１５、
桁下り信号１６は論理和ゲート２５へ入力される。論理
和ゲート２５の出力はフリップフロッグ（以下ＦＢ’と
呼ぶ）２６のトリガ入カヘ送られ、ＦＦ２６の出力が反
転する。
この回路によシ現在書込みが行なわれているＲＭＢｌ
８または１９のＸ軸方向またはＸ軸方向どちらかの座標
値が几ＭＢのドツト列格納可能範囲を越えたことを知る
ことができる。この信号が論理和ゲート２５の出力で６
．？、ＦＦ２６の出力が反転するため、今までとは別の
几ＭＢが選択される。Ｘ上位レジスタ３人、Ｘ上位レジ
スタ２人の値はそれぞれアドレスランチ２３．２４によ
り、１読出しサイクルだけ遅れてＲ，Ｍ５へ送られる。
８または１９のＸ軸方向またはＸ軸方向どちらかの座標
値が几ＭＢのドツト列格納可能範囲を越えたことを知る
ことができる。この信号が論理和ゲート２５の出力で６
．？、ＦＦ２６の出力が反転するため、今までとは別の
几ＭＢが選択される。Ｘ上位レジスタ３人、Ｘ上位レジ
スタ２人の値はそれぞれアドレスランチ２３．２４によ
り、１読出しサイクルだけ遅れてＲ，Ｍ５へ送られる。
このだめＲＭ５のアドレスは現在読出しを行っているＲ
ＭＢに対応する表示ブロック７の座標を示すことになる
。
ＭＢに対応する表示ブロック７の座標を示すことになる
。
一方、ＲＭ５に書込むべき図形データはベクトル発生回
路ｌがおらかじめデータレジスタ２７に書込んである。
路ｌがおらかじめデータレジスタ２７に書込んである。
これは白黒データでめれば１ビツトであり、カラーデー
タであればその色の種類を表現するために必要なビット
数である。当然ながらカラー表示であればそのビット数
の分だけりフレッシュメモリのプレンが必要である。こ
の例では１ビツトの場合を示している。
タであればその色の種類を表現するために必要なビット
数である。当然ながらカラー表示であればそのビット数
の分だけりフレッシュメモリのプレンが必要である。こ
の例では１ビツトの場合を示している。
Ｒ，Ｍ５はＲＭＢ１８ｉたは１９で指示された位置にだ
けデータレジスタ２７の図形データを書込む。
けデータレジスタ２７の図形データを書込む。
デコーダ９の出力２８のＹＡＯからＹＡ７は・８ＭＢ１
８のＸアドレス、デコーダ１０の出力２９のＸＡＯから
ＸＡ７は几ＭＢ１８のＸアドレス、デコーダ１１の出力
３０のＹＢＯからＹＢ７はＲＭＢ１９のＸアドレス、デ
コーダ１１の出力３１のＸＢＯからＸＢ７はＲＭＢＡ９
のＸアドレスを示している。
８のＸアドレス、デコーダ１０の出力２９のＸＡＯから
ＸＡ７は几ＭＢ１８のＸアドレス、デコーダ１１の出力
３０のＹＢＯからＹＢ７はＲＭＢ１９のＸアドレス、デ
コーダ１１の出力３１のＸＢＯからＸＢ７はＲＭＢＡ９
のＸアドレスを示している。
８ＭＢ１８とＲＭＢ１９は同じ構成なので例として８Ｍ
Ｂ１８の詳細を第６図に示す。
Ｂ１８の詳細を第６図に示す。
８ＭＢ１８は６４個のＦＦ３２．６４個の論理積ゲート
３３、および微分回路３４から成る。微分回路３４は８
ＭＢ１８の旙込みが選ばれた瞬間に６４個のＦＦ３２全
体をリセットする。
３３、および微分回路３４から成る。微分回路３４は８
ＭＢ１８の旙込みが選ばれた瞬間に６４個のＦＦ３２全
体をリセットする。
今、ＹＡＯとＸＡＯがセットされたと仮定すると左上す
みＯＦＦのみがセットされ他の６３個ＯＦＦはセットさ
れない。
みＯＦＦのみがセットされ他の６３個ＯＦＦはセットさ
れない。
ベクトル発生回路が次のドツト位置を指定すると、それ
に従った別のＦＦのみがセットされる。
に従った別のＦＦのみがセットされる。
これらＦＦの出力３５はＲＭＢＡ（０，０）からＲＭＢ
Ａ（７，７）までの６４種類の出力病が付けられている
。
Ａ（７，７）までの６４種類の出力病が付けられている
。
几ＭＢ １７の場合はゲート人力２８のＹＡＯからＹＡ
７、ゲート人力２９のＸＡＯからＸＡ７がそれぞれゲー
ト人力３０のＹＢＯからＹＢ７、ゲート人力３１のＸＢ
ＯからＸＢ７に代わシ、ＦＦ３２の出力３５のＲＭＢＡ
（０，０）からＲ，ＭＢＡ（７，７）が出力３６のＲＭ
ＢＢ（ｏ、ｏ）からＲＭＢＢ（７，７）に代わり、微分
回路の入力が信号線２１から信号線２２に代わりただけ
である。
７、ゲート人力２９のＸＡＯからＸＡ７がそれぞれゲー
ト人力３０のＹＢＯからＹＢ７、ゲート人力３１のＸＢ
ＯからＸＢ７に代わシ、ＦＦ３２の出力３５のＲＭＢＡ
（０，０）からＲ，ＭＢＡ（７，７）が出力３６のＲＭ
ＢＢ（ｏ、ｏ）からＲＭＢＢ（７，７）に代わり、微分
回路の入力が信号線２１から信号線２２に代わりただけ
である。
これら出力は切換え回＠２０へ送られる。ここでは現在
１込みが行なわれていない側の几ＭＢが選ばれＲＭ５へ
送られる。
１込みが行なわれていない側の几ＭＢが選ばれＲＭ５へ
送られる。
切換え回路２０は第５図のように几１ＶＢ１８の出力３
５とＲＭＢ１９の出力３６のどちらかをＦＦ２６に従っ
て選び選択出力３７のｓｇＬ（０゜０）から５ＥＬ（７
，７）を得る。
５とＲＭＢ１９の出力３６のどちらかをＦＦ２６に従っ
て選び選択出力３７のｓｇＬ（０゜０）から５ＥＬ（７
，７）を得る。
第７図はＲＭ５の周辺の詳細を示す。切換え回路の出力
３７はメモリ素子８の書込み許可信号となる。
３７はメモリ素子８の書込み許可信号となる。
メモリ素子８のデータ入力は６４１固すべて結合されレ
ジスタ２７の出力に接、ｌ売されている。このレジスタ
２７は凡Ｍ５へ蓄くべきデータを保持している。すべて
のメモリ素子８は同じデータが書込めるようになってい
るが実際に書込まれるのは５ＥＬ（０，０）から５ＥＬ
（７，７）までの書込み許可信号のうち値がセットされ
ている部分だけである。他の部分は更新されることな〈
従来の値が残っている。
ジスタ２７の出力に接、ｌ売されている。このレジスタ
２７は凡Ｍ５へ蓄くべきデータを保持している。すべて
のメモリ素子８は同じデータが書込めるようになってい
るが実際に書込まれるのは５ＥＬ（０，０）から５ＥＬ
（７，７）までの書込み許可信号のうち値がセットされ
ている部分だけである。他の部分は更新されることな〈
従来の値が残っている。
このようにして表示ブロック７に相当する部分が一度に
書込まれたことになる。
書込まれたことになる。
このときの処理の流れをみるだめに４８図のような直線
をｄ込む場合を考える。直線は座標Ｂ（ｎ、ｍ）の表示
ブロックから始まり右斜め上へ進んでいる。表示ブロッ
クの座標のＸ座標またはＸ座標が１つだけ違う表示ブロ
ックを隣接表示ブロックと呼ぶ。この隣接表示ブロック
間では表示されるドツトの数は合、ｔＩ′８個を越えな
い。このように隣接する２つの表示ブロックのドツト書
込みを行なえば、そのドツト数は最大８個でるることが
わかる。
をｄ込む場合を考える。直線は座標Ｂ（ｎ、ｍ）の表示
ブロックから始まり右斜め上へ進んでいる。表示ブロッ
クの座標のＸ座標またはＸ座標が１つだけ違う表示ブロ
ックを隣接表示ブロックと呼ぶ。この隣接表示ブロック
間では表示されるドツトの数は合、ｔＩ′８個を越えな
い。このように隣接する２つの表示ブロックのドツト書
込みを行なえば、そのドツト数は最大８個でるることが
わかる。
すなわち、几ＭＢ１８と几Ｍ Ｂ １９という２つのＲ
ＭＢには最大８１１ｆｆｉのドツトの更新要求しかない
ことがわかる。今、ベクトル発生回＃！ｒ１がドツトの
アドレスを決定するまでの時間Ｔ１がＲ，Ｍ５のアクセ
ス時間Ｔ２の４倍高速になった場合を考える。
ＭＢには最大８１１ｆｆｉのドツトの更新要求しかない
ことがわかる。今、ベクトル発生回＃！ｒ１がドツトの
アドレスを決定するまでの時間Ｔ１がＲ，Ｍ５のアクセ
ス時間Ｔ２の４倍高速になった場合を考える。
Ｔ２＝４・Ｔ！
このとき８１固のドツトのアドレスを決定するためには
８Ｔ、時間必要である。
８Ｔ、時間必要である。
一方、８１固のドツトすなわち２つのＲＭＨのデータを
几Ｍにｄ込むためには２Ｔｚ時間必要である。ところが
、Ｔ２＝４ＴＸの関糸があるので８個のドツトのアドレ
スを決定する時間と８詞のドツトデータをＲＭへ、ｉ込
む時間は一致して、遅速なく処理が進行する。この様子
をタイミングチャートで示したのが第９図である。
几Ｍにｄ込むためには２Ｔｚ時間必要である。ところが
、Ｔ２＝４ＴＸの関糸があるので８個のドツトのアドレ
スを決定する時間と８詞のドツトデータをＲＭへ、ｉ込
む時間は一致して、遅速なく処理が進行する。この様子
をタイミングチャートで示したのが第９図である。
基準時間３８はＲＭ５のｊ込みサイクル、基準時間３９
はベクトル発生回路１のアドレス決定サイクルを示す。
はベクトル発生回路１のアドレス決定サイクルを示す。
、３（ｎ、ｍ）の表示ブロックのドツトデータをＲ，Ｍ
Ｂ１８に書込むとすると、パルス４０がＲＭＢ１８の誉
込みパルスでるる。この例では６個の１込みが終わると
Ｘ下位レジスタ２Ｂからの桁上り信号１５が出力される
ためゲート２５の出力がセットされる。このためＦＦ２
６の出力が反転し、以後ＲＭＢ１９への書込みとなる。
Ｂ１８に書込むとすると、パルス４０がＲＭＢ１８の誉
込みパルスでるる。この例では６個の１込みが終わると
Ｘ下位レジスタ２Ｂからの桁上り信号１５が出力される
ためゲート２５の出力がセットされる。このためＦＦ２
６の出力が反転し、以後ＲＭＢ１９への書込みとなる。
パルス４１がＲＭＢ１９への臀込みパルスである。この
例ではＢ（、ｎ＋１．ｍ）の表示ブロックが書込まれる
ので２個のドツトを書いた段階でＹ下位レジスタ３Ｂの
桁下シ信号１４が出力されゲート２５の出力がセットさ
れる。このためＦＦ２６の出力が反転し、以後同様な繰
返しとなる。
例ではＢ（、ｎ＋１．ｍ）の表示ブロックが書込まれる
ので２個のドツトを書いた段階でＹ下位レジスタ３Ｂの
桁下シ信号１４が出力されゲート２５の出力がセットさ
れる。このためＦＦ２６の出力が反転し、以後同様な繰
返しとなる。
このときのＹ上位レジスタ３Ａ、Ｘ上位レジスタ２Ａの
出力はそれぞれ図のように変化する。几Ｍ５のアドレス
はアドレスラッチ２３．２４の出力で示されたようにな
る。ＲＭ５の訃込みノ（ルス４２は基準時間３８に同期
して出力される。このとき切換え回路２０の出力は図の
ようＫなりＲ，Ｍ５のアドレスで指定された表示ブロッ
クに憾込みたいドツトだけが書込まれる。
出力はそれぞれ図のように変化する。几Ｍ５のアドレス
はアドレスラッチ２３．２４の出力で示されたようにな
る。ＲＭ５の訃込みノ（ルス４２は基準時間３８に同期
して出力される。このとき切換え回路２０の出力は図の
ようＫなりＲ，Ｍ５のアドレスで指定された表示ブロッ
クに憾込みたいドツトだけが書込まれる。
このようにリフレッシュメモリのｄ込みを行う間でろっ
てもベクトル発生回路は停止することなく処理を進行で
きる。さらにリフレッシュメモリバッファに書込まれる
ドツト数によってベクトル発生回路は処理の進行をさま
たげられることはない。
てもベクトル発生回路は停止することなく処理を進行で
きる。さらにリフレッシュメモリバッファに書込まれる
ドツト数によってベクトル発生回路は処理の進行をさま
たげられることはない。
以上、説明してきたように、本発明によればリフレッシ
ュメモリバッファを用いた図形表示システムにおいて図
形データが複数ビットになってもリフレッシュメモリバ
ッファは１つでよく新たな図形データを書込むとき、以
前に書いていたデータを消すことなく処理を行うことが
できる。さらにリフレッシュメモリバッファを２面持つ
ことによシ、リフレッシュメモリにデータを書込む間ベ
クトル発生回路が停止することなく処理を実行できる。
ュメモリバッファを用いた図形表示システムにおいて図
形データが複数ビットになってもリフレッシュメモリバ
ッファは１つでよく新たな図形データを書込むとき、以
前に書いていたデータを消すことなく処理を行うことが
できる。さらにリフレッシュメモリバッファを２面持つ
ことによシ、リフレッシュメモリにデータを書込む間ベ
クトル発生回路が停止することなく処理を実行できる。
第１図は表示平面の構成、第２図は従来のリフレッシュ
メモリ制御回路、第３図は実施列の表示平面分割方法、
第４図はリフレッシュメモリを構成するＲＡＭの配列、
第５図は実施例のリフレッシュメモリ制御回路、第６図
はリフレッシュメモリバッファの構成例、第７図はリフ
レッシュメモリの構成例、第８図は本発明を用いた直１
線表示例、第９図は本発明の動作タイミングチーヤード
を示す。 １・・・ベクトル発生回路、２・・・Ｘアドレスレジス
タ、３・・・Ｘアドレスレジスタ、１８．１９・・・リ
フレッシュメモリバッファ、２３．２４・・・アトレス
ラッ第 １ 図 Ｍ３ 図 り、 Ｊ 第 ４ 口 第 ７ 目 ２７ 釆 ８ 図
メモリ制御回路、第３図は実施列の表示平面分割方法、
第４図はリフレッシュメモリを構成するＲＡＭの配列、
第５図は実施例のリフレッシュメモリ制御回路、第６図
はリフレッシュメモリバッファの構成例、第７図はリフ
レッシュメモリの構成例、第８図は本発明を用いた直１
線表示例、第９図は本発明の動作タイミングチーヤード
を示す。 １・・・ベクトル発生回路、２・・・Ｘアドレスレジス
タ、３・・・Ｘアドレスレジスタ、１８．１９・・・リ
フレッシュメモリバッファ、２３．２４・・・アトレス
ラッ第 １ 図 Ｍ３ 図 り、 Ｊ 第 ４ 口 第 ７ 目 ２７ 釆 ８ 図
Claims (1)
- 【特許請求の範囲】 １、表示する線分をドツト列に展開し、各ドツトの表示
すべきアドレスをＸ座標、Ｙ座標として出力するベクト
ル発生回路と、そのベクトル発生回路から出力された座
標を保持するＸアドレスレジスタ、Ｙアドレスレジスタ
と、それらレジスタにより指定された番地にデータを格
納スるり７ンツシユメモリとからなる図形処理装置にお
いて、ＸアドレスレジスタをＸ上位レジスタとＸ下位レ
ジスタに分割し、ＹアドレスレジスタをＸ下位レジスタ
とＸ下位レジスタに分割し、それぞれ上位レジスタでリ
フレッシュメモリのアドレスを決定し、これら分割した
Ｘ下位レジスタ、Ｘ下位レジスタで指定すれるりフレッ
シュメモリバッファと、リフレッシュメモリへ書込むべ
き図形データを格納する図形データレジスタを設け、リ
フレッシュメモリバッファには図形データレジスタのデ
ータを書くべきリフレッシュメモリの位置のみを記憶さ
せ、ＸもしくはＹアドレスが一定値をこえたときに図形
データレジスタの値をリフレッシュメモリバッファで指
定されたりフレッシュメモリの位置だけに同時に書込む
ことを特徴とする図形処理装置。 ２、前記リフレッシュメモリバッファを二面設け、メモ
リもしくはＹアドレスが一定値をこえたとき、ベクトル
発生回路の使用するリフレッシュメモリバッファを交互
に切換える回路と、ベクトル発生回路が使用してｂない
側のリフレッシュメモリバッファを選択する回路と、そ
の回路により選ばれたリフレッシュメモリバッファの値
によシリ７レツシユメモリにデータを書込むときのリフ
レッシュメモリのアドレスを記憶するアドレスラッテを
設けたことを特許とする第１項の図形処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215422A JPH067304B2 (ja) | 1982-12-10 | 1982-12-10 | 図形処理装置 |
| US06/559,267 US4642625A (en) | 1982-12-10 | 1983-12-08 | Graphic processor for color and positional data of an image to be displayed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215422A JPH067304B2 (ja) | 1982-12-10 | 1982-12-10 | 図形処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59106066A true JPS59106066A (ja) | 1984-06-19 |
| JPH067304B2 JPH067304B2 (ja) | 1994-01-26 |
Family
ID=16672067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215422A Expired - Lifetime JPH067304B2 (ja) | 1982-12-10 | 1982-12-10 | 図形処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4642625A (ja) |
| JP (1) | JPH067304B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0231780A2 (en) * | 1986-01-20 | 1987-08-12 | Fujitsu Limited | Vector pattern processing circuit for bit map display system |
| JPS6432393A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Rendering processor |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2610825B2 (ja) * | 1986-04-16 | 1997-05-14 | キヤノン株式会社 | 図形処理装置 |
| US4782335B1 (en) * | 1986-10-30 | 1993-09-21 | L. Gussin Edward | Video art electronic system |
| US4816814A (en) * | 1987-02-12 | 1989-03-28 | International Business Machines Corporation | Vector generator with direction independent drawing speed for all-point-addressable raster displays |
| US4808986A (en) * | 1987-02-12 | 1989-02-28 | International Business Machines Corporation | Graphics display system with memory array access |
| GB2202718B (en) * | 1987-03-27 | 1991-09-18 | Ibm | Display adapter |
| JPH0634209B2 (ja) * | 1987-07-23 | 1994-05-02 | 株式会社日立製作所 | 表示図形検知方式 |
| US5506693A (en) * | 1992-09-30 | 1996-04-09 | Harris Corporation | Addressing mechanism for interfacing spatially defined imagery data with sequential memory |
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| US6606103B1 (en) | 1999-11-30 | 2003-08-12 | Uhc Llc | Infinite resolution scheme for graphical user interface object |
| US20050174337A1 (en) * | 2004-02-11 | 2005-08-11 | Nielsen Paul S. | Electronic handheld drawing and gaming system using television monitor |
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| JPS5716486A (en) * | 1980-04-19 | 1982-01-27 | Ibm | Graphic information memory and display device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3893075A (en) * | 1972-12-29 | 1975-07-01 | Richard Orban | Method and apparatus for digital scan conversion |
| US4491836A (en) * | 1980-02-29 | 1985-01-01 | Calma Company | Graphics display system and method including two-dimensional cache |
| US4425559A (en) * | 1980-06-02 | 1984-01-10 | Atari, Inc. | Method and apparatus for generating line segments and polygonal areas on a raster-type display |
| US4458330A (en) * | 1981-05-13 | 1984-07-03 | Intergraph Corporation | Banded vector to raster converter |
-
1982
- 1982-12-10 JP JP57215422A patent/JPH067304B2/ja not_active Expired - Lifetime
-
1983
- 1983-12-08 US US06/559,267 patent/US4642625A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS5716486A (en) * | 1980-04-19 | 1982-01-27 | Ibm | Graphic information memory and display device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0231780A2 (en) * | 1986-01-20 | 1987-08-12 | Fujitsu Limited | Vector pattern processing circuit for bit map display system |
| US4888584A (en) * | 1986-01-20 | 1989-12-19 | Fujitsu Limited | Vector pattern processing circuit for bit map display system |
| JPS6432393A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Rendering processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH067304B2 (ja) | 1994-01-26 |
| US4642625A (en) | 1987-02-10 |
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