JP5575261B2 - 描画装置、描画方法及びプログラム - Google Patents

Description

本発明は、空気調和装置や照明装置等の遠隔操作に用いられるリモートコントローラ等のフルドット液晶画面に画像を描画する描画装置、描画方法及びプログラムに関する。

従来、空気調和装置や照明装置等の遠隔操作に用いられるリモートコントローラの表示画面には、例えばセブンセグメントタイプの単純なものが用いられてきた。しかしながら、最近では、フルドット液晶の表示画面を備えるものが増えている（例えば、特許文献１参照）。

特開２０１０−１７５７８６号公報

フルドット液晶の表示画面において文字などの２次元画像を表示する際には、ＲＯＭ（Read Only Memory）から文字等のビットマップ画像がＶＲＡＭ（Video Random Access Memory）に転送される。その転送は、アドレス単位（例えば８ビット単位）で行われる。

このため、文字などの画像は、ＶＲＡＭ上に８ビット間隔でしか配置することができず、これにより、表示の自由度が制限されてしまうという不都合があった。また、シフト演算等を行って８ビット間隔の中間位置で文字などの画像を表示させようとすると、すでに表示されていた別の画像の一部が消失してしまうという不都合もあった。

本発明は、上記実情に鑑みてなされたもので、フルドット液晶の表示画面の表示の自由度を向上させることができる描画装置、描画方法及びプログラムを提供することを目的とする。

上記目的を達成するために、この発明に係る描画装置は、各行のデータ列が順番に連結されマイクロコンピュータに実装された記憶媒体に記憶された画像情報をアドレス単位で読み出して、マイクロコンピュータに実装された画像表示用メモリの所定の領域に書き込むことにより、画像情報に基づく画像を表示する。この描画装置において、第１の読み出し部は、マイクロコンピュータに実装され、記憶媒体に記憶された画像情報を、その先頭の読み出し開始位置からアドレス単位で読み出す。シフト演算部は、外部装置に実装され、第１の読み出し部によって読み出された画像情報における１行分の第１のデータ列を指定されたビット数だけシフトして第２のデータ列を生成する。第２の読み出し部は、マイクロコンピュータに実装され、画像表示用メモリの書き込み開始位置にすでに記憶されている第３のデータ列を読み出す。演算部は、外部装置に実装され、シフト演算部でシフトされた第２のデータ列と、第２の読み出し部から読み出された第３のデータ列とを用いて所定の演算を行って、第４のデータ列を生成する。書き込み部は、マイクロコンピュータに実装され、演算部で生成された第４のデータ列を、画像表示用メモリの書き込み開始位置からアドレス単位で横方向に順次書き込んでいく。書き込み位置更新部は、外部装置に実装され、書き込み部による各行のデータ列の書き込みが完了する度に、画像表示用メモリにおける書き込み開始位置を、次の行の同じ列の位置に更新する。また、第１の読み出し部は、記憶媒体から外部装置へＤＭＡ転送を行う第１のＤＭＡコントローラであり、第２の読み出し部は、画像表示用メモリから外部装置へＤＭＡ転送を行う第２のＤＭＡコントローラであり、書き込み部は、外部装置から画像表示用メモリへＤＭＡ転送を行う第３のＤＭＡコントローラである。

この発明によれば、記憶媒体から読み出した各行の画像データを指定されたビット数だけシフトさせて、すでに表示されていた周辺の画像と合成して表示することができるので、任意の位置で文字を表示させることができるうえ、すでに表示されていた周辺の画像の消失も防止することができる。この結果、フルドット液晶の表示画面の表示の自由度を向上させることができる。

この発明の実施の形態に係る描画装置の構成を示すブロック図である。 図２（Ａ）は、文字のビットマップ画像の一例を示す図である。図２（Ｂ）は、図２（Ａ）の文字のビットマップ画像のデータがＲＯＭに格納されている様子を模式的に示す図である。 図１のＤＭＡコントローラの構成を示すブロック図である。 図４（Ａ）は、図３のＤＭＡコントローラにおける第１の転送モードを説明するための図である。図４（Ｂ）は、図３のＤＭＡコントローラにおける第２の転送モードを説明するための図である。図４（Ｃ）は、図３のＤＭＡコントローラにおける第３の転送モードを説明するための図である。 図１のＶＲＡＭのメモリマップを説明するための図である。 図１の表示部の表示画面に表示される全体画像の一例を示す図である。 図１のコンパニオンチップの構成と、信号の流れを説明するためのブロック図である。 図８（Ａ）は、制御部の処理の一例（その１）を示す図である。図８（Ｂ）は、表示部に表示された画像の一例（その１）を示す図である。 図１の描画装置の処理シーケンス図である。 図１０（Ａ）は、制御部の処理の一例（その２）を示す図である。図１０（Ｂ）は、表示部に表示された画像の一例（その２）を示す図である。 図１１（Ａ）は、制御部の処理の一例（その３）を示す図である。図１１（Ｂ）は、表示部に表示された画像の一例（その３）を示す図である。

この発明の実施の形態について、図面を参照して詳細に説明する。

この発明の実施の形態に係る描画装置について説明する。

まず、図１を参照して、この実施の形態に係る描画装置１００の構成について説明する。この描画装置１００は、例えば、図示しない空気調和装置のリモートコントローラである。図１に示すように、描画装置１００は、マイクロコンピュータ１、表示部２及びコンパニオンチップ３を備える。

マイクロコンピュータ１は、ＣＰＵ１０、ＲＯＭ１１、ＲＡＭ（Random Access Memory）１２、ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅ、外部インターフェイス（Ｉ／Ｆ）１４、ＶＲＡＭ１５及び操作入力インターフェイス（Ｉ／Ｆ）１６を備える。これらはバス１７を介して互いにデータ送受信可能に接続されている。

プロセッサとしてのＣＰＵ１０は、描画装置１００全体を統括制御する。また、ＣＰＵ１０は、描画装置（リモートコントローラ）１００だけでなく、空気調和装置全体を統括制御するものであってもよい。また、ＣＰＵ１０は、複数の空気調和装置に跨る協調動作を行うものであってもよい。

記憶媒体としてのＲＯＭ１１には、表示される複数の画像データが記憶されている。このような画像データには、文字や図形などの画像データが含まれている。図２（Ａ）には、このような画像の一例として、文字「Ｄ」のビットマップ画像が示されている。このビットマップ画像は、１６ビット×１６ビットである。１バイトを８ビットとすると、ビットマップ画像は、合計３２バイトのデータである。

ここで、ビットマップ画像の最上行の左側８ビットをまとめてデータＤ１とし、最上行の右側８ビットをデータＤ２とする。また、次の行の左側８ビットをまとめてデータＤ３とし、その行の右側８ビットをデータＤ４とする。同様にして、各行の左側８ビットと右側８ビットとをそれぞれまとめていくと、ビットマップ画像の最下行の右側８ビットは、データＤ３２となる。

このビットマップ画像のデータは、ＲＯＭ１１に、図２（Ｂ）のようにして記憶されている。図２（Ｂ）に示すように、図２（Ａ）のビットマップ画像の最上行の左側８ビットのデータＤ１は、アドレスＡ１に格納されている。その次のアドレスＡ２には、データＤ２が格納されている。同様に、アドレスＡ３には、次の行の左側８ビットのデータＤ３が格納され、アドレスＡ４には、右側８ビットのデータＤ４が格納されている。そして、最後のアドレスＡ３２には、最下行の右側８ビットのデータＤ３２が格納されている。

このように、ＲＯＭ１１には、表示されるべき文字等の画像の各行のデータ列が順番に連結された状態で、アドレス順に記憶されている。

ＲＡＭ１２には、ＣＰＵ１０で用いられるデータ等が必要に応じて書き込まれる。

ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅは、ＣＰＵ１０とは独立してデータ転送を行う。図３には、ＤＭＡコントローラ１３Ａの構成が示されている。図３に示すように、ＤＭＡコントローラ１３Ａは、制御部２０、読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２及び転送回数レジスタ２３を備えている。

制御部２０は、バス１７を介して転送元から転送先にデータを転送する。読み出し開始アドレスレジスタ２１には、転送元における読み出し開始アドレスが設定される。書き込み開始アドレスレジスタ２２には、転送先における書き込み開始アドレスが設定される。転送回数レジスタ２３には、ＤＭＡ転送を行う回数が設定される。１回の転送につき転送されるデータサイズは１バイトであるため、例えば３２バイトのデータを転送する際の転送回数は３２回となる。

制御部２０は、読み出し開始アドレスレジスタ２１に設定された読み出し開始アドレスからデータをアドレス単位（１バイト）で読み取っていく。制御部２０は、読み取ったデータを、書き込み開始アドレスレジスタ２１に設定された書き込み開始アドレスから順次書き込むことにより、転送元から転送先へデータをＤＭＡ転送する。ＤＭＡ転送は、転送回数レジスタ２３に格納された転送回数で終了する。

ＤＭＡコントローラ１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅの構成も、図３に示すＤＭＡコントローラ１３Ａの構成と同じである。なお、以下では、読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２及び転送回数レジスタ２３をまとめてレジスタ群とも呼ぶ。

ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅは、３つの転送モードでのデータ転送が可能である。

図４（Ａ）には、第１の転送モードが模式的に示されている。図４（Ａ）に示すように、第１の転送モードは、転送元のアドレス及び転送先のアドレスを両方１バイト書き込む度にシフトさせていく転送モードである。この第１の転送モードによれば、転送元のデータは転送先にそのままコピーされる。

図４（Ｂ）には、第２の転送モードが模式的に示されている。図４（Ｂ）に示すように、第２の転送モードは、転送先のアドレスを固定する転送モードである。この第２の転送モードによれば、転送元のデータは、転送先の同じアドレス（書き込み開始アドレス）に上書きされる。

図４（Ｃ）には、第３の転送モードが模式的に示されている。図４（Ｃ）に示すように、第３の転送モードは、転送元のアドレスを固定する転送モードである。この第３の転送モードによれば、読み出し開始アドレスに書き込まれた転送元のデータが、書き込み開始アドレスから、転送先の複数のアドレスに転送回数に応じたバイト数だけ書き込まれる。

この実施の形態では、ＤＭＡコントローラ１３Ａが第２の転送モードで動作する。ＤＭＡコントローラ１３Ｂは第３の転送モードで動作する。ＤＭＡコントローラ１３Ｃ、１３Ｄ、１３Ｅは、第１の転送モードで動作する。

外部Ｉ／Ｆ１４は、外部の機器とのデータ送受信を行うための通信インターフェイスである。外部Ｉ／Ｆ１４には、コンパニオンチップ３が接続されている。これにより、コンパニオンチップ３は、ＣＰＵ１０、ＲＯＭ１１、ＲＡＭ１２、ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅ、外部Ｉ／Ｆ１４及びＶＲＡＭ１５とデータ送受信が可能である。

ＶＲＡＭ１５は、２次元の画像表示用メモリである。図５には、ＶＲＡＭ１５のメモリマップが模式的に示されている。図５に示すように、ＶＲＡＭ１５におけるアドレスの方向は、列方向（横方向）となっている。最小のアドレスは、ＶＲＡＭ１５の左上端となっており、最大のアドレスは、右下端となっている。

仮に、ＶＲＡＭ１５の特定の位置Ｐを基準に、画像データ４を書き込もうとする場合には、特定の位置Ｐに対応するアドレスから画像データ４を書き込んでいくようになる。この際、画像データ４における次の行のデータ列を書き込む場合には、転送先のアドレスを、次の行の書き込み開始アドレスと同列のアドレスに更新するか、オフセットを加算する必要がある。

操作入力インターフェイス１６は、ユーザによって操作されるボタン等の操作入力部を有するマンマシンインターフェイスである。

表示部２は、フルドット液晶の表示画面を有する。この表示画面のサイズは、例えば、縦が１２０乃至２４０ドットで、横が２５０乃至３２０ドットとなっている。ＶＲＡＭ１５に、画像データが書き込まれると、この表示画面には、その画像データに基づく画像が表示される。図６には、表示部２に表示された画面の一例が示されている。なお、表示画面上には、タッチパネルが設けられていてもよい。

図７には、コンパニオンチップ３の詳細な構成が示されている。図７に示すように、コンパニオンチップ３は、バッファ３０と、シフト演算部３１と、バッファ３２と、制御部３３と、バッファ３４と、レジスタデータメモリ（ＲＤＭ）３５、３６とを備える。

バッファ３０は、例えば１バイトのデータ列（第１のデータ列）を保持可能なメモリである。シフト演算部３１は、バッファ３０に格納されたデータ列（第１のデータ列）を、ＣＰＵ１０により指定されたビット数だけシフトして、２バイトのデータ（第２のデータ列）として格納する。

一方、バッファ３２には、ＶＲＡＭ１５の書き込み開始位置にすでに記憶されている２バイトのデータ列（第３のデータ列）が格納される。

制御部３３は、ＣＰＵ１０からの指示に従って、ＤＭＡ転送を制御する。さらに、制御部３３は、シフト演算部３１でシフトされた２バイトのデータ列（第２のデータ列）と、バッファ３２に読み出された２バイトのデータ列（第３のデータ列）とを用いて、所定の演算を行って、それらを合成したデータ列（第４のデータ列）を生成する。

バッファ３４には、制御部３３で生成されたデータ列（第４のデータ列）が格納される。制御部３３は、バッファ３４に記憶されたデータ列をＶＲＡＭ１５に書き込む。

レジスタデータメモリ３５は、ＤＭＡコントローラ１３Ｄの読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２及び転送回数レジスタ２３に設定されるデータを記憶するメモリである。レジスタデータメモリ３６は、ＤＭＡコントローラ１３Ｂの読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２及び転送回数レジスタ２３に設定されるデータを記憶するメモリである。

コンパニオンチップ３の構成についてさらに詳細に説明する。

バッファ３０には、ＲＯＭ１１から１バイト分の画像データがＤＭＡ転送される。このＤＭＡ転送は、ＤＭＡコントローラ１３Ａによって実行される。

このＤＭＡ転送に先立って、ＣＰＵ１０は、ＤＭＡコントローラ１３Ａのレジスタ群の設定を行う。この設定により、ＤＭＡコントローラ１３Ａの読み出し開始アドレスレジスタ２１には、ＲＯＭ１１の画像データの先頭アドレスが設定される。また、書き込み開始アドレスレジスタ２２には、コンパニオンチップ３のバッファ３０のアドレスが設定される。また、転送回数レジスタ２３には、画像情報全体のバイト数（すなわち画像データ全体の転送に必要な転送回数）が設定される。

コンパニオンチップ３の制御部３３は、ＤＭＡコントローラ１３Ａの制御部２０に対して制御信号を出力する。制御部３３が、ＤＭＡ転送開始の制御信号を出力すると、ＤＭＡコントローラ１３Ａの制御部２０は、ＲＯＭ１１からバッファ３０へのＤＭＡ転送を開始する。

一方、バッファ３２には、ＶＲＡＭ１５の書き込み開始アドレスから２バイト分の画像データがＤＭＡ転送される。このＤＭＡ転送は、ＤＭＡコントローラ１３Ｄによって実行される。

このＤＭＡ転送に先立って、ＤＭＡコントローラ１３Ｄのレジスタ群の設定が行われる。この設定により、ＤＭＡコントローラ１３Ｄの読み出し開始アドレスレジスタ２１には、ＶＲＡＭ１５の書き込み開始アドレスが設定される。また、書き込み開始アドレスレジスタ２２には、バッファ３２のアドレスが設定される。また、転送回数レジスタ２３には、１行分のデータ列のバイト数にもう１バイト加算したバイト数（ここでは２バイト）が設定される。これらのレジスタ設定は、以下のようにして行われる。

描画装置１００では、ＤＭＡコントローラ１３Ｄのレジスタ群への設定のためにＤＭＡコントローラ１３Ｅが設けられている。ＤＭＡコントローラ１３Ｅにより、ＤＭＡコントローラ１３Ｄのレジスタ群に設定されるデータは、コンパニオンチップ３のレジスタデータメモリ３５から、ＤＭＡコントローラ１３Ｄのレジスタ群へＤＭＡ転送される。

まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｅのレジスタ設定を行う。ＤＭＡコントローラ１３Ｅの読み出し開始アドレスレジスタ２１には、コンパニオンチップ３のレジスタデータメモリ３５のアドレスが設定される。また、書き込み開始アドレスレジスタ２２には、ＤＭＡコントローラ１３Ｄのレジスタ群のアドレスが設定される。また、転送回数レジスタ２３には、レジスタ群のバイト数が設定される。

ＣＰＵ１０は、コンパニオンチップ３の制御部３３に対して、ＲＯＭ１１から読み出す画像情報における縦横のバイト数や、ＶＲＡＭ１５へその画像を描画する位置（ＶＲＡＭ１５上の書き込み開始アドレス）を出力する。制御部３３は、ＶＲＡＭ１５上の書き込み開始アドレスと、バッファ３２のアドレスと、２バイトとを、レジスタデータメモリ３５に設定する。

制御部３３は、ＤＭＡコントローラ１３Ｅの制御部２０にＤＭＡ転送開始の制御信号を出力する。すると、ＤＭＡコントローラ１３Ｅの制御の下で、コンパニオンチップ３のレジスタデータメモリ３５に含まれるデータが、ＤＭＡコントローラ１３Ｄのレジスタ群にＤＭＡ転送される。この結果、上述のように、ＤＭＡコントローラ１３Ｄの読み出し開始アドレスレジスタ２１には、ＶＲＡＭ１５の書き込み開始アドレスが設定される。また、書き込み開始アドレスレジスタ２２には、コンパニオンチップ３のバッファ３２のアドレスが設定される。また、転送回数レジスタ２３にはバッファ３２のバイト数（２）が設定される。

図８（Ａ）に示すように、バッファ３０に読み込まれたデータ列をデータ列Ｂ１とする。データ列Ｂ１がシフト演算部３１でシフトされたデータ列を含む２バイトのデータ列をデータ列Ｂ２とする。また、バッファ３２に読み込まれた２バイトのデータ列をデータ列Ｂ３とする。データ列Ｂ２、Ｂ３は、制御部３３に入力される。制御部３３は、まず、データ列Ｂ３におけるデータ列Ｂ１に対応する部分の値をゼロクリアしてデータ列Ｂ５を生成する。さらに、制御部３３は、データ列Ｂ２と、データ列Ｂ５との論理和を、データ列Ｂ４として生成する。このデータ列Ｂ４は、バッファ３４に出力される。

バッファ３４にＤＭＡ転送された１バイト分の画像データは、ＶＲＡＭ１５へＤＭＡ転送される。このＤＭＡ転送は、ＤＭＡコントローラ１３Ｂによって実行される。

ＤＭＡ転送に先立って、ＤＭＡコントローラ１３Ｂのレジスタ群の設定が行われる。この設定により、ＤＭＡコントローラ１３Ｂの読み出し開始アドレスレジスタ２１には、コンパニオンチップ３のバッファ３４のアドレスが設定される。また、書き込み開始アドレスレジスタ２２には、ＶＲＡＭ１５の書き込み開始アドレスが設定される。また、転送回数レジスタ２３には、画像情報の各行のデータ列の長さに対応するバイト数にもう１バイト加算したバイト数（例えば２）が設定される。これらのレジスタ設定は、以下のようにして行われる。

描画装置１００では、ＤＭＡコントローラ１３Ｂのレジスタ群への設定のためにＤＭＡコントローラ１３Ｃが設けられている。ＤＭＡコントローラ１３Ｃにより、ＤＭＡコントローラ１３Ｂのレジスタ群に設定されるデータは、コンパニオンチップ３のレジスタデータメモリ３６から、ＤＭＡコントローラ１３Ｂのレジスタ群へＤＭＡ転送される。

まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｃのレジスタ設定を行う。ＤＭＡコントローラ１３Ｃの読み出し開始アドレスレジスタ２１には、コンパニオンチップ３のレジスタデータメモリ３６のアドレスが設定され、書き込み開始アドレスレジスタ２２には、ＤＭＡコントローラ１３Ｂのレジスタ群のアドレスが設定され、転送回数レジスタ２３には、レジスタ群のバイト数が設定される。

続いて、ＣＰＵ１０は、コンパニオンチップ３の制御部３３に対して、ＲＯＭ１１から読み出す画像データの縦横のバイト数や、ＶＲＡＭ１５へその画像を描画する位置（ＶＲＡＭ１５上の書き込み開始アドレス）を出力する。制御部３３は、バッファ３０のアドレスと、ＶＲＡＭ１５上の書き込み開始アドレスと、１行のデータ列のバイト数に１バイト加算したバイト数（転送回数）を、レジスタデータメモリ３６に設定する。

制御部３３は、ＤＭＡコントローラ１３Ｃの制御部２０にＤＭＡ転送開始の制御信号を出力する。すると、ＤＭＡコントローラ１３Ｃの制御の下で、コンパニオンチップ３のレジスタデータメモリ３６に含まれるデータが、ＤＭＡコントローラ１３Ｂのレジスタ群にＤＭＡ転送される。この結果、上述のように、ＤＭＡコントローラ１３Ｂの読み出し開始アドレスレジスタ２１には、コンパニオンチップ３のバッファ３４のアドレスが設定され、書き込み開始アドレスレジスタ２２には、ＶＲＡＭ１５の書き込み開始アドレスが設定され、転送回数レジスタ２３には、画像情報の各行のデータ列のバイト数に１バイト加算したバイト数（転送回数）が設定される。

コンパニオンチップ３の制御部３３は、ＲＯＭ１１から読み出す画像データの１行のデータ列のバイト数に１バイト加算したバイト数に基づいて、ＤＭＡコントローラ１３Ｂによる画像データの各行のデータ列のＶＲＡＭ１５への書き込みが完了したか否かを判定している。書き込みが完了したと判定された場合、制御部３３は、レジスタデータメモリ３６の書き込み開始アドレスに対応する領域に、次の行の書き込み開始アドレスと同じ列のアドレスを設定する。

続いて、制御部３３は、ＤＭＡコントローラ１３Ｃに、ＤＭＡ転送開始の制御信号を出力する。これを受けて、ＤＭＡコントローラ１３Ｃは、レジスタデータメモリ３６のデータを、ＤＭＡコントローラ１３ＢにＤＭＡ転送する。この結果、ＤＭＡコントローラ１３Ｂの書き込み開始アドレスレジスタ２１に設定されたアドレスは、次の行で書き込み開始アドレスと同列のアドレスに更新される。次からのデータ転送において、バッファ３４からＶＲＡＭ１５へのデータ転送は、更新された書き込み開始アドレスから再開される。

次に、この実施の形態に係る描画装置１００の動作について、図９のシーケンス図を参照して説明する。

図９には、ＣＰＵ１０が、ある文字の画像を表示部２の表示画面の所定の位置に表示させる場合の処理シーケンスが示されている。ここでは、横の幅が８ビットの文字の画像データを表示部２の表示画面に表示させる場合について説明する。なお、図９において、Ａ、Ｂ、Ｃ、Ｄ、Ｅは、それぞれ、ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅを指す。また、ＣＣは、コンパニオンチップ３を指す。

まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ａのレジスタ設定を行う（ステップＳ１）。これにより、ＲＯＭ１１からコンパニオンチップ３のバッファ３０へのＤＭＡ転送が可能な状態となる。

続いて、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｃのレジスタ設定を行う（ステップＳ２）。これにより、コンパニオンチップ３のレジスタデータメモリ３６からＤＭＡコントローラ１３Ｂのレジスタ群へのＤＭＡ転送が可能な状態となる。

続いて、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｅのレジスタ設定を行う（ステップＳ３）。これにより、コンパニオンチップ３のレジスタデータメモリ３５からＤＭＡコントローラ１３Ｄのレジスタ群へのＤＭＡ転送が可能な状態となる。

続いて、ＣＰＵ１０は、コンパニオンチップ３の制御部３３に、表示する画像データの縦横のバイト数や、ＶＲＡＭ１５の書き込み開始アドレス（左上のアドレス）、画像データをシフトするシフト数などを含む描画命令を送信する（ステップＳ４）。

この描画命令を受けて、コンパニオンチップ３の制御部３３は、レジスタデータメモリ３６に、バッファ３４のアドレスと、ＶＲＡＭ１５の書き込みアドレスと、転送回数（２バイト）とを設定する。

続いて、コンパニオンチップ３は、ＤＭＡコントローラ１３ＥにＤＭＡ転送開始の制御信号を出力する（ステップＳ１０）。これにより、コンパニオンチップ３のレジスタデータメモリ３５からＤＭＡコントローラ１３Ｄのレジスタ群へのＤＭＡ転送が行われる（ステップＳ１１）。これにより、ＶＲＡＭ１５からバッファ３２へのＤＭＡ転送が可能となる。

続いて、コンパニオンチップ３は、ＤＭＡコントローラ１３ＣにＤＭＡ転送開始の制御信号を出力する（ステップＳ１２）。これにより、コンパニオンチップ３のレジスタデータメモリ３６からＤＭＡコントローラ１３Ｂのレジスタ群へのＤＭＡ転送が行われる（ステップＳ１３）。これにより、バッファ３４からＶＲＡＭ１５へのＤＭＡ転送が可能となる。

続いて、コンパニオンチップ３は、ＤＭＡコントローラ１３ＡにＤＭＡ転送開始の制御信号を出力する（ステップＳ１４）。これにより、ＲＯＭ１１の画像データの先頭アドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送される（ステップＳ１５）。この後、コンパニオンチップ３では、図８（Ａ）に示すように、シフト演算部３１では、バッファ３０に読み込まれたデータ列が格納され、ＣＰＵ１０によって指定されたシフト数だけシフトされる。

続いて、コンパニオンチップ３は、ＤＭＡコントローラ１３ＤにＤＭＡ転送開始の制御信号を出力する（ステップＳ１６）。これにより、ＶＲＡＭ１５の書き込み開始アドレスからの２バイト分のデータが、コンパニオンチップ３のバッファ３２に転送される（ステップＳ１７）。

シフト演算部３１でシフトされたデータ列と、バッファ３２に読み込まれたデータ列は、制御部３３に入力され、図８（Ａ）に示すように、論理演算される。この論理演算により、両データ列の合成データ列が生成される。この合成データ列は、バッファ３４に書き込まれる。

続いて、コンパニオンチップ３の制御部３３は、ＤＭＡコントローラ１３ＣにＤＭＡ転送開始の制御信号を出力する（ステップＳ１８）。すると、バッファ３４に書き込まれた２バイトのデータ列が、ＶＲＡＭ１５の書き込み開始アドレスに転送される（ステップＳ１９）。

これらステップＳ１０乃至Ｓ１９の処理が１行目の書き込み処理である。

制御部３３は、この時点で、１行目の書き込みが終了したことを検出すると、上述した１行目の書き込み処理と同様に、２行目の書き込み処理を行う（ステップＳ２０乃至ステップ２９）。さらに、２行目の書き込み処理と同様にして、３行目乃至８行目の書き込み処理が行われる。

８行目の書き込みが完了すると、制御部３１は、ＣＰＵ１０に完了通知の信号を出力する（ステップＳ３０）。これにより、図８（Ｂ）に示すように、８ビット間隔ではない任意の位置に文字の画像データがＶＲＡＭ１５に書き込まれ、表示部２の表示画面に、その画像データに基づく画像（文字Ｂ）が表示される。また、ＶＲＡＭ１５の周辺の画像については、読み込んで文字Ｂと合成してから、ＶＲＡＭに再び書き込んでいるので文字Ｂが表示されても、その両端においてすでに表示されていた画像が消失することはない。

以上詳細に説明したように、この実施の形態によれば、ＲＯＭ１１から読み出した各行の画像データを任意のビット数だけシフトさせて表示することができる。このため、任意の位置で画像データに基づく画像を表示させることができる。また、ＶＲＡＭ１５から読み込んだ画像データとの論理演算により、最終的な画像データを生成するので、すでに表示されていた周辺の画像も防止することができる。この結果、フルドット液晶の表示画面の表示の自由度を向上させることができる。

なお、この実施の形態では、新たに表示する画像により、ＶＲＡＭ１５にすでに保持されている画像が消失しないような処理を行う描画装置１００について説明した。しかしながら、制御部３３で実行される演算処理はこれには限られず、表示させる画像に様々な表示エフェクトをかけることが可能となる。

例えば、図１０（Ａ）に示すように、表示する画像データをシフトしたデータ列Ｂ２と、ＶＲＡＭ１５から読み込んだデータ列Ｂ３との論理和をとることにより得られるデータ列Ｂ４を、バッファ３４に出力するようにしてもよい。このようにして得られるデータ列Ｂ４により表示される画像は、図１０（Ｂ）に示すように、ＲＯＭ１１から読み込まれた画像に対して、ＶＲＡＭ１５にすで保持されている画像が透過したような画像となる。

また、図１１（Ａ）に示すように、表示する画像データをシフトしたデータ列Ｂ２と、ＶＲＡＭ１５から読み込んだデータ列Ｂ３との排他的論理和をとることにより得られるデータ列Ｂ４を、バッファ３４に出力するようにしてもよい。このようにして得られるデータ列Ｂ４により表示される画像は、図１１（Ｂ）に示すように、ＶＲＡＭ１５にすで保持されている画像と、ＲＯＭ１１から読み込まれた画像とが合成された画像の反転画像となる。

制御部３３では、設定により、上述した３つの表示エフェクトのうち、いずれかを選択できるようにするのが望ましい。

この実施の形態では、画像データの横のサイズを１バイトとしたが、本発明は、２バイト以上のサイズを有する画像データにも適用することができる。

なお、バッファ３０への転送元をＲＯＭ１１とはせず、ＲＡＭ１２とするようにしてもよい。

なお、上記各実施の形態に係る描画装置１００は、空気調和装置のリモートコントローラであったが、照明装置や他の電気機器のリモートコントローラであってもよい。

この発明は、この発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、この発明の範囲を限定するものではない。すなわち、この発明の範囲、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。

本出願は、２０１０年１１月１日に出願された、日本国特許出願２０１０−２４５７０７号に基づく。本明細書中に日本国特許出願２０１０−２４５７０７号の明細書、特許請求の範囲、図面全体を参照として取り込むものとする。

本発明は、空気調和装置や照明装置などの電気機器のリモートコントローラに好適である。

１ マイクロコンピュータ
２ 表示部
３ コンパニオンチップ（ＣＣ）
４ 画像データ
１０ ＣＰＵ
１１ ＲＯＭ
１２ ＲＡＭ
１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅ ＤＭＡコントローラ
１４ 外部インターフェイス（Ｉ／Ｆ）
１５ ＶＲＡＭ
１６ 操作入力インターフェイス（Ｉ／Ｆ）
１７ バス
２０ 制御部
２１ 読み出し開始アドレスレジスタ
２２ 書き込み開始アドレスレジスタ
２３ 転送回数レジスタ
３０ バッファ
３１ シフト演算部
３２ バッファ
３３ 制御部
３４ バッファ
３５、３６ レジスタデータメモリ（ＲＤＭ）
１００ 描画装置
Ｐ 位置

Claims (7)

1. 各行のデータ列が順番に連結されマイクロコンピュータに実装された記憶媒体に記憶された画像情報をアドレス単位で読み出して、前記マイクロコンピュータに実装された画像表示用メモリの所定の領域に書き込むことにより、前記画像情報に基づく画像を表示する描画装置であって、
   前記マイクロコンピュータに実装され、前記記憶媒体に記憶された前記画像情報を、その先頭の読み出し開始位置からアドレス単位で読み出す第１の読み出し部と、
   外部装置に実装され、前記第１の読み出し部によって読み出された前記画像情報における１行分の第１のデータ列を、指定されたビット数だけシフトして第２のデータ列を生成するシフト演算部と、
   前記マイクロコンピュータに実装され、前記画像表示用メモリの書き込み開始位置にすでに記憶されている第３のデータ列を読み出す第２の読み出し部と、
   前記外部装置に実装され、前記シフト演算部でシフトされた前記第２のデータ列と、前記第２の読み出し部で読み出された第３のデータ列とを用いて所定の演算を行って、第４のデータ列を生成する演算部と、
   前記マイクロコンピュータに実装され、前記演算部で生成された前記第４のデータ列を、前記画像表示用メモリの書き込み開始位置から前記アドレス単位で横方向に順次書き込んでいく書き込み部と、
   前記外部装置に実装され、前記書き込み部による前記各行のデータ列の書き込みが完了する度に、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する書き込み位置更新部と、
   を備え、
   前記第１の読み出し部は、前記記憶媒体から前記外部装置へＤＭＡ転送を行う第１のＤＭＡコントローラであり、
   前記第２の読み出し部は、前記画像表示用メモリから前記外部装置へＤＭＡ転送を行う第２のＤＭＡコントローラであり、
   前記書き込み部は、前記外部装置から前記画像表示用メモリへＤＭＡ転送を行う第３のＤＭＡコントローラである、
   描画装置。
2. 前記マイクロコンピュータには、
   前記外部装置から前記第２のＤＭＡコントローラのレジスタへＤＭＡ転送を行う第４のＤＭＡコントローラと、
   前記外部装置から前記第３のＤＭＡコントローラのレジスタへＤＭＡ転送を行う第５のＤＭＡコントローラとがさらに設けられ、
   前記書き込み位置更新部は、
   前記第４のＤＭＡコントローラ及び前記第５のＤＭＡコントローラを用いて、前記第２のＤＭＡコントローラ及び前記第３のＤＭＡコントローラのレジスタを更新することにより、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する、
   請求項１に記載の描画装置。
3. 前記演算部は、
   前記第３のデータ列における前記第１のデータ列と重なる部分の値をゼロクリアすることにより、第５のデータ列を生成し、
   前記第２のデータ列と、前記第５のデータ列との論理和をとることにより得られるデータ列を、前記第４のデータ列として生成する、
   請求項１又は２に記載の描画装置。
4. 前記演算部は、
   前記第２のデータ列と、前記第３のデータ列との論理和をとることにより得られるデータ列を、前記第４のデータ列として生成する、
   請求項１又は２に記載の描画装置。
5. 前記演算部は、
   前記第２のデータ列と、前記第３のデータ列との排他的論理和をとることにより得られるデータ列を、前記第４のデータ列として生成する、
   請求項１又は２に記載の描画装置。
6. 各行のデータ列が順番に連結されマイクロコンピュータに実装された記憶媒体に記憶された画像情報をアドレス単位で読み出して、前記マイクロコンピュータに実装された画像表示用メモリの所定の領域に書き込むことにより、前記画像情報に基づく画像を表示する描画方法であって、
   前記記憶媒体に記憶された前記画像情報を、その先頭の読み出し開始位置からアドレス単位で読み出して外部装置に転送する第１の読み出し工程と、
   前記外部装置が、前記第１の読み出し工程において読み出された前記画像情報における１行分の第１のデータ列を、指定されたビット数だけシフトして第２のデータ列を生成するシフト演算工程と、
   前記外部装置の制御の下、前記マイクロコンピュータが、前記画像表示用メモリの書き込み開始位置にすでに記憶されている第３のデータ列を読み出す第２の読み出し工程と、
   前記外部装置が、前記シフト演算工程でシフトされた前記第２のデータ列と、前記第２の読み出し工程で読み出された第３のデータ列とを用いて所定の演算を行って、第４のデータ列を生成する演算工程と、
   前記外部装置の制御の下、前記マイクロコンピュータが、前記演算工程で生成された前記第４のデータ列を、前記画像表示用メモリの書き込み開始位置から前記アドレス単位で横方向に順次書き込んでいく書き込み工程と、
   前記外部装置が、前記書き込み工程における前記各行のデータ列の書き込みが完了する度に、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する書き込み位置更新工程と、
   を含み、
   前記第１の読み出し工程は、前記記憶媒体から前記外部装置へＤＭＡ転送を行う第１のＤＭＡコントローラが実行し、
   前記第２の読み出し工程は、前記画像表示用メモリから前記外部装置へＤＭＡ転送を行う第２のＤＭＡコントローラが実行し、
   前記書き込み工程は、前記外部装置から前記画像表示用メモリへＤＭＡ転送を行う第３のＤＭＡコントローラが実行する、
   描画方法。
7. 各行のデータ列が順番に連結された状態で画像情報を記憶する記憶媒体と画像表示用メモリとを実装し、前記記憶媒体に記憶された前記画像情報をアドレス単位で読み出して前記画像表示用メモリの所定の領域に書き込むことにより、前記画像情報に基づく画像を表示するコンピュータを、
   前記コンピュータに実装され外部装置へＤＭＡ転送を行う第１のＤＭＡコントローラを制御して、前記記憶媒体に記憶された前記画像情報を、その先頭の読み出し開始位置からアドレス単位で読み出す第１の読み出し手段、
   前記外部装置を制御して、前記第１の読み出し手段によって読み出された前記画像情報における１行分の第１のデータ列を、指定されたビット数だけシフトして第２のデータ列を生成するシフト演算手段、
   前記コンピュータに実装され前記画像表示用メモリから前記外部装置へＤＭＡ転送を行う第２のＤＭＡコントローラを制御して、前記画像表示用メモリの書き込み開始位置にすでに記憶されている第３のデータ列を読み出す第２の読み出し手段、
   前記外部装置を制御して、前記シフト演算手段でシフトされた前記第２のデータ列と、前記第２の読み出し手段で読み出された第３のデータ列とを用いて所定の演算を行って、第４のデータ列を生成する演算手段、
   前記コンピュータに実装され前記外部装置から前記画像表示用メモリへＤＭＡ転送を行う第３のＤＭＡコントローラを制御して、前記演算手段で生成された前記第４のデータ列を、前記画像表示用メモリの書き込み開始位置から前記アドレス単位で横方向に順次書き込んでいく書き込み手段、
   前記外部装置を制御して、前記書き込み手段による前記各行のデータ列の書き込みが完了する度に、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する書き込み位置更新手段、
   として機能させるプログラム。

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