JPH10187133A - デ−タ展開処理装置と画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 イメ−ジメモリへの展開を高速で処理できる
デ−タ展開処理装置とプリンタを提供する。 【解決手段】 フォントの幅デ−タを記憶するフォント
幅レジスタ１４と、イメ−ジメモリ４の展開開始位置を
展開開始アドレスとビット位置とで記憶する展開アドレ
スレジスタ１３と、ＣＰＵ１によるフォントメモリ３の
読み出し信号に連動し、フォントメモリ３からフォント
デ−タを取り込み、フォント幅レジスタ１４の内容と展
開アドレスレジスタ１３の内容とからイメ−ジメモリ３
への展開アドレスを演算し、その展開アドレスで指定さ
れたイメ−ジメモリ３の内容を読み出し、フォントデ−
タと重ね合わせ演算し、再び同じ展開アドレスで指定さ
れたイメ−ジメモリ３に書き込む展開処理手段３０とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフォントデ−タをイ
メ−ジメモリに展開処理するデ−タ展開処理装置と画像
処理装置に関する。

【０００２】

【従来の技術】従来、デ−タに基づいてフォントデ−タ
をイメ−ジメモリに展開処理する画像処理装置、例え
ば、電子写真プリンタには上位装置から入力した印刷デ
−タ及び制御デ−タにより、中央処理装置（以後ＣＰＵ
と記す）がフォントメモリから文字等のフォントデ−タ
を読み出し、ペ−ジ単位でイメ−ジメモリに展開処理し
て印刷するものがある。

【０００３】

【発明が解決しようとする課題】従来の電子写真プリン
タにあっては、上位装置から印刷デ−タ及び制御デ−タ
を入力すると、中央処理装置ＣＰＵは印刷デ−タに基づ
いてフォントメモリからフォントデ−タを読み出し、読
み出したフォントデ−タを制御デ−タに基づいてイメ−
ジメモリに展開処理するので、ＣＰＵの負担が重くな
り、イメ−ジメモリへの展開処理を高速化できないとい
う問題点があった。

【０００４】本発明は、イメ−ジメモリへの展開を高速
で処理できるデ−タ展開処理装置とプリンタを提供する
ことを目的としている。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明のデ−タ展開処理装置においては、フォントの
幅デ−タを記憶するフォント幅レジスタと、イメ−ジメ
モリの展開開始位置を展開開始アドレスとビット位置と
で記憶する展開アドレスレジスタと、中央処理装置によ
るフォントメモリの読み出し信号に連動し、フォントメ
モリからフォントデ−タを取り込み、フォント幅レジス
タの内容と展開アドレスレジスタの内容とからイメ−ジ
メモリへの展開アドレスを演算し、その展開アドレスで
指定されたイメ−ジメモリの内容を読み出し、フォント
デ−タと重ね合わせ演算し、再び同じ展開アドレスで指
定されたイメ−ジメモリに書き込む展開処理手段とを備
える。

【０００６】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。尚、各図面に共通な要素には
同一符号を付す。第１の実施の形態 図２は第１の実施の形態による電子写真プリンタの構成
図である。電子写真プリンタ１００は、コントロ−ラ部
１０１、プリンタ部１０２で構成され、上位装置として
の端末機１０３にセントロニクスインタ−フェ−スなど
の外部接続インタ−フェ−ス部１０４で接続されてい
る。コントロ−ラ部１０１は、本発明のデ−タ展開処理
装置を含み、図示せぬ受信バッファ、中央処理装置（以
後ＣＰＵと記す）、汎用メモリ、フォントメモリ、イメ
−ジメモリ、展開回路部、プログラムメモリ、操作パネ
ル等により構成され、端末機１０３から印刷デ−タを受
信し、画像デ−タに展開し、プリンタ部１０２にて印刷
を行う。

【０００７】図１は図２に示した電子写真プリンタのデ
−タ展開処理装置を示すブロック図である。デ−タ展開
処理装置はＣＰＵ１、プログラムＲＯＭ２、フォントメ
モリ３、イメ−ジメモリ４、展開回路部１０を有する。

【０００８】プログラムＲＯＭ２には、ＣＰＵ１のプロ
グラムが格納されており、ＣＰＵ１はＣＰＵ・アドレス
バス５及びＣＰＵ・デ−タバス６を通じてプログラムを
読み出し、実行する。

【０００９】フォントメモリ３は、複数の文字のフォン
トデ−タを格納しているＲＡＭ、又はＲＯＭで構成さ
れ、ＣＰＵ・アドレスバス５及びＣＰＵ・デ−タバス６
に接続されている。

【００１０】イメ−ジメモリ４は、１ペ−ジ、あるいは
複数ペ−ジの印刷デ−タであるイメ−ジデ−タを記憶す
るＲＡＭで構成されたメモリであり、ＣＰＵ・アドレス
バス５及びＣＰＵ・デ−タバス６、イメ−ジメモリアド
レスバス７及びイメ−ジメモリデ−タバス８に接続され
ている。

【００１１】イメ−ジメモリ４の調停機能は、ＣＰＵ１
がＣＰＵ・アドレスバス５及びＣＰＵ・デ−タバス６を
通じてイメ−ジメモリ４にアクセスしても、展開回路部
１０がイメ−ジメモリアドレスバス７及びイメ−ジメモ
リデ−タバス８を通じてイメ−ジメモリ４にアクセスし
ても互いに干渉しないように調停している。

【００１２】展開回路部１０は展開アドレスレジスタ１
３、フォント幅レジスタ１４、展開処理手段３０を有
し、展開処理手段３０はアドレスデコ−ド回路１１、タ
イミング回路１２、展開アドレスレジスタ１３、フォン
ト幅レジスタ１４、アドレス演算器１５、フォントデ−
タレジスタ１６、シフト回路１７、イメ−ジデ−タレジ
スタ１８、デ−タ演算器１９、イメ−ジデ−タバス制御
回路２０、イメ−ジアドレスバス制御回路２１、展開ワ
−ド数カウンタ２２、フォントデ−タロ−ド回路２３を
有する。

【００１３】イメ−ジデ−タレジスタ１８は、イメ−ジ
メモリ４から読み出されたイメ−ジデ−タを一時的に記
憶させるレジスタである。

【００１４】アドレス演算器１５は、展開アドレスレジ
スタ１３の内容とフォント幅レジスタ１４の内容とか
ら、フォントデ−タのシフト値とイメ−ジメモリ４のア
ドレスを算出する。シフト回路１７はビット単位でシフ
トし、フォントデ−タをイメ−ジメモリ４の書き込み位
置に合わせる。

【００１５】デ−タ演算器は新たに書き込むフォントデ
−タと、イメ−ジメモリ４にすでに書き込まれているイ
メ−ジデ−タをビット単位で重ね合わせる演算を行う。

【００１６】展開ワ−ド数カウンタ２２は、フォントデ
−タが何ワ−ドイメ−ジメモリ４に書き込まれたかをカ
ウントし、イメ−ジデ−タバス制御回路２０はイメ−ジ
メモリデ−タバス８にアドレスを出力し、イメ−ジアド
レスバス制御回路２１はイメ−ジメモリアドレスバス７
にアドレスを出力する。

【００１７】アドレスデコ−ド回路１１は、ＣＰＵ１が
出力するアドレス信号をＣＰＵ・アドレスバス５から受
信してデコ−ドし、ＣＰＵ１が展開回路１０のどのレジ
スタにデ−タを書き込むのかをタイミング回路１２に与
える。タイミング回路１２はデコ−ド信号に基づき、各
レジスタにＣＰＵ・デ−タバス６からデ−タを取り込む
タイミング信号を与え、さらにＣＰＵ１へ同期をとるレ
ディ信号を与える。

【００１８】フォントデ−タロ−ド回路２３は、ＣＰＵ
１が出力するアドレス信号とリ−ド信号とを監視し、Ｃ
ＰＵ１の動作がフォントメモリ３をリ−ドする動作とな
ったことを識別するとともに、リ−ド動作に連動してタ
イミング回路１２にロ−ド信号を出力する。

【００１９】タイミング回路１２は、ロ−ド信号がフォ
ントデ−タロ−ド回路２３から出力されると、ＣＰＵ１
がフォントデ−タレジスタ１６に書き込みを行う場合と
同様に、フォントデ−タレジスタ１６の書き込みタイミ
ングを制御する。

【００２０】これにより、ＣＰＵ１が直接フォントデ−
タレジスタ１６にデ−タを書き込まなくとも、ＣＰＵ１
がフォントメモリ３をリ−ドするだけで、ＣＰＵ１の動
作に連動してＣＰＵ１がリ−ドしたフォントデ−タと同
じデ−タをフォントデ−タレジスタ１６に取り込むこと
ができる。

【００２１】タイミング回路１２は、フォントデ−タレ
ジスタ１６にデ−タを書き込んだ場合には、アドレス演
算器１５の演算終了後、イメ−ジアドレスバス制御回路
２１からアドレスを出力し、イメ−ジメモリ４からイメ
−ジデ−タを読み出してイメ−ジデ−タレジスタ１８に
取り込む。

【００２２】イメ−ジデ−タレジスタ１８に取り込んだ
イメ−ジデ−タに対して、デ−タ演算器１９による演算
終了後、イメ−ジデ−タの演算結果を上述した経路でイ
メ−ジメモリ４に書き込む。

【００２３】また、タイミング回路１２は、アドレス演
算器１５がフォントデ−タをシフトすることにより桁あ
ふれを起こし、イメ−ジメモリへの展開が必要であるこ
とを示す桁あふれ信号を出力している場合には、フォン
トデ−タレジスタ１６にデ−タを取り込んだ場合と同様
にそれぞれの制御信号を出力し、イメ−ジメモリ４の読
み書きを行う。

【００２４】また、タイミング回路１２は、フォントデ
−タレジスタ１６にデ−タを取り込み、演算を行い、イ
メ−ジメモリ４に格納するまでの間に、ＣＰＵ１がレジ
スタの値を書き換えようとしたり、ＣＰＵ１がフォント
メモリ３をリ−ドしたときには、ＣＰＵ１へ同期をとる
レディ信号を、デ−タをイメ−ジメモリ４に格納される
のを待って出力することでＣＰＵ１を待たせる。

【００２５】ＣＰＵ１は、展開回路部１０のレジスタの
値を書き換えるときには、展開回路部１０からレディ信
号が応答されるのを待って書き込み動作を終了するが、
フォントメモリ３をリ−ドするときには、フォントメモ
リ３と展開回路部１０との両方からレディ信号が応答さ
れるのを待ってリ−ド動作を終了する。

【００２６】ＣＰＵ１のレディ信号に対する動作によ
り、ＣＰＵ１のフォントデ−タの読み込みと、展開回路
部１０のフォントデ−タレジスタ１６に同じデ−タを取
り込む動作が同期される。

【００２７】また、タイミング回路１２は、ＣＰＵ１が
展開アドレスレジスタ１３に書き込みを行うと展開ワ−
ド数カウンタ２２をクリアし、ＣＰＵ１がフォントデ−
タレジスタ１６にデ−タを書き込むたびに、展開ワ−ド
数カウンタ２２をカウントアップする。

【００２８】図３はフォントデ−タの説明図であり、
（Ａ）は１文字分のフォントデ−タ例を示し、（Ｂ）は
（Ａ）がフォントメモリに記憶された状態を示してお
り、３1.1 、３1.2 は１ライン目のデ−タ、３2.1 、３
2.2 は２ライン目のデ−タを示す。フォントメモリはワ
−ド（１６ビット）単位で構成されている。

【００２９】図４はイメ−ジデ−タの説明図であり、
（Ａ）は１ペ−ジ分のイメ−ジデ−タ例の部分図を示
し、（Ｂ）は（Ａ）がイメ−ジメモリに記憶された状態
を示しており、４1.1 、４1.2 、４1.3 、４1.4 ・・・
・は１ライン目のデ−タ、４3.1、４3.2 、４3.3 、４
3.4 ・・・・は３ライン目のデ−タを示す。イメ−ジメ
モリはワ−ド（１６ビット）単位で構成されている。

【００３０】図５は展開時のデ−タ操作の説明図であ
り、（Ａ）は図３に示したフォントデ−タとフォントメ
モリとを示し、（Ｂ）は図４に示したイメ−ジメモリ内
のイメ−ジデ−タを示し、（Ｃ）はフォントデ−タとイ
メ−ジデ−タとの展開処理動作を示している。

【００３１】図６は図１に示したコントロ−ラ部の動作
を説明するタイムチャ−トである。（Ａ）〜（Ｋ）は基
本クロック信号ＣＬＫ、ＣＰＵ・アドレスバス信号ＣＰ
Ｕ・Ａ・ＢＵＳ、ＣＰＵ・デ−タバス信号ＣＰＵ・Ｄ・
ＢＵＳ、デ−タリ−ド信号ＣＰＵ・ＲＤ・Ｎ、デ−タラ
イト信号ＣＰＵ・ＷＲ・Ｎ、フォントメモリ３からＣＰ
Ｕ１へ同期をとる同期信号ＦＯＮＴ・ＭＥＭ・ＲＤＹ・
Ｎ、展開回路部１０からＣＰＵ１へ同期をとる同期信号
ＢＬＴ・ＲＤＹ・Ｎ、イメ−ジメモリアドレスバス信号
Ｉ・Ａ・ＢＵＳ、イメ−ジメモリデ−タバス信号Ｉ・Ｄ
・ＢＵＳ、展開回路部１０がイメ−ジデ−タをリ−ドす
る信号Ｉ・ＲＤ・Ｎ、展開回路部１０がイメ−ジデ−タ
をライトする信号Ｉ・ＷＲ・Ｎである。

【００３２】尚、各信号の末尾に付与してある・Ｎはア
クティブロ−を示し、ロ−レベルのとき信号が有効であ
ることを示す。また、Ｃ1 〜Ｃ4 は、それぞれＣＰＵ１
の動作サイクルを示し、Ｃ4 サイクルまでしか示してい
ないが、１文字分の動作サイクルとしてはＣ1 〜Ｃ26サ
イクル必要である。ＣＰＵ１はＣ1 〜Ｃ26以外の時間で
は、プログラムのリ−ド、ＣＰＵ内部の演算処理等を行
っている。

【００３３】次に動作について説明する。先ず、図６に
示すように、Ｃ1 サイクルで、ＣＰＵ１は１文字分の展
開動作に先立ち、展開する文字のイメ−ジメモリ４内の
展開開始位置Ｐを展開アドレスレジスタ１３に書き込
む。展開開始位置Ｐは、例えば図５に示すように、イメ
−ジメモリ４の展開開始アドレス４3.1 と１ワ−ド内の
ビット位置の値Ｄとで構成されている。これにより、展
開ワ−ド数カウンタ２２はクリアされ、アドレス演算器
１５はイメ−ジメモリ４内の展開開始アドレス４3.1
と、フォントデ−タをシフトするシフト値Ｄを演算す
る。

【００３４】次に、Ｃ2 サイクルで、ＣＰＵ１は展開す
る文字のビット幅を、例えば図５（Ａ）に示すように、
２ワ−ドとし、フォント幅レジスタ１４の内容に２を書
き込む。アドレス演算器１５は展開アドレスレジスタ１
３の内容からイメ−ジメモリ４の展開開始アドレスを取
り出して展開開始アドレスとし、展開ワ−ド数カウンタ
２２の内容とフォント幅レジスタ１４の内容とから展開
開始アドレスを原点としたライン方向のワ−ド数とライ
ン数とを算出し、展開開始アドレスに加算することによ
りイメ−ジメモリ４内の展開アドレスを演算し、イメ−
ジアドレスバス制御回路２０に出力する。

【００３５】例えば、ワ−ド数はフォント幅レジスタ１
４の内容が「２」とすれば、展開開始アドレスの１ワ−
ドを加えて３ワ−ドとなる。ライン数は展開ワ−ド数カ
ウンタ２２の内容をワ−ド数で割って整数部分で表すよ
うにすれば、クリア後の展開ワ−ド数カウンタ２２の内
容「０」とワ−ド数「３」とから、０ライン目の展開ア
ドレスは展開開始アドレス４3.1 を１ワ−ド目とし、ラ
イン方向に３ワ−ドとなる。

【００３６】次に、Ｃ3 サイクルで、ＣＰＵ１はフォン
トメモリ３にリ−ド信号を出力してフォントメモリ３か
ら１ワ−ド目のフォントデ−タ３1.1 を読み出すと同時
に、タイミング回路１２からＣＰＵ１のリ−ド動作に連
動してフォントデ−タレジスタ１６、展開ワ−ド数カウ
ンタ２２に同時にタイミング信号を出力させ、ＣＰＵ１
がリ−ドしたデ−タをフォントデ−タレジスタ１６に取
り込むとともに展開ワ−ド数カウンタ２２の内容を＋１
カウントアップする。

【００３７】さらに、展開回路部１０はＣ2 サイクルで
求めたイメ−ジメモリ４内の展開アドレス４3.1 のデ−
タを受信してイメ−ジデ−タレジスタ１８に取り込む。

【００３８】他方、シフト回路１７は、フォントデ−タ
レジスタ１６からフォントデ−タ３1.1 を受信すると、
図５（Ｃ）に示すように、アドレス演算器１５から受信
したシフト値Ｄに基づきＤビット分シフトし、１ワ−ド
からあふれたデ−タを保持する。

【００３９】デ−タ演算器１９はシフト回路１７の内容
とイメ−ジデ−タレジスタ１８の内容とを受信して重ね
合わせ演算し、イメ−ジデ−タバス制御回路２１に出力
する。イメ−ジデ−タバス制御回路２１に出力されたデ
−タは、アドレス演算器１５の出力に基づいてイメ−ジ
メモリの展開アドレス４3.1 に格納される。

【００４０】アドレス演算器１５は、展開ワ−ド数カウ
ンタ２２の内容「１」とワ−ド数「３」とから、展開ア
ドレスは０ライン目の２ワ−ド目となり、展開開始アド
レス４3.1 に隣接するアドレス４3.2 をイメ−ジアドレ
スバス制御回路２０に出力する。

【００４１】次に、Ｃ4 サイクルで、ＣＰＵ１はフォン
トメモリ３にリ−ド信号を出力してフォントメモリ３か
ら２ワ−ド目のフォントデ−タ３1.2 を読み出すと同時
に、タイミング回路１２からＣＰＵ１のリ−ド動作に連
動してフォントデ−タレジスタ１６、展開ワ−ド数カウ
ンタ２２に同時にタイミング信号を出力させ、ＣＰＵ１
がリ−ドしたデ−タをフォントデ−タレジスタ１６に取
り込むとともに展開ワ−ド数カウンタ２２の内容を＋１
カウントアップする。

【００４２】次いでイメ−ジデ−タレジスタ１８には展
開アドレス４3.2 のイメ−ジデ−タが取り込まれ、シフ
ト回路１７はフォントデ−タ３1.1 のあふれデ−タとフ
ォントデ−タ３1.2 とをつなぎ合わせ、１ワ−ドからあ
ふれたデ−タを保持する。デ−タ演算器１９はシフト回
路１７の内容とイメ−ジデ−タレジスタ１８の内容とを
受信して重ね合わせ演算し、アドレス演算器１５の出力
に基づいてイメ−ジメモリの展開アドレス４3.2 に書き
込まれる。

【００４３】アドレス演算器１５は、展開ワ−ド数カウ
ンタ２２の内容「２」とワ−ド数「３」とから、展開ア
ドレスは０ライン目の３ワ−ド目となり、アドレス４3.
2 に隣接するアドレス４3.3 をイメ−ジアドレスバス制
御回路２０に出力する。

【００４４】次に、Ｃ5 サイクルで、ＣＰＵ１はフォン
トメモリ３にリ−ド信号を出力してフォントメモリ３か
ら２ワ−ド目のフォントデ−タ３1.2 を読み出すと同時
に、タイミング回路１２からＣＰＵ１のリ−ド動作に連
動してフォントデ−タレジスタ１６、展開ワ−ド数カウ
ンタ２２に同時にタイミング信号を出力させ、ＣＰＵ１
がリ−ドしたデ−タをフォントデ−タレジスタ１６に取
り込むとともに展開ワ−ド数カウンタ２２の内容を＋１
カウントアップする。

【００４５】次いでイメ−ジデ−タレジスタ１８には展
開アドレス４3.3 のイメ−ジデ−タが取り込まれ、シフ
ト回路１７はフォントデ−タ３1.2 のあふれデ−タを保
持する。デ−タ演算器１９はシフト回路１７の内容とイ
メ−ジデ−タレジスタ１８の内容とを受信して重ね合わ
せ演算し、アドレス演算器１５の出力に基づいてイメ−
ジメモリの展開アドレス４3.3 に書き込まれる。

【００４６】アドレス演算器１５は、展開ワ−ド数カウ
ンタ２２の内容「３」とワ−ド数「３」とから、展開ア
ドレスは１ライン目の１ワ−ド目となり、アドレス４4.
1 をイメ−ジアドレスバス制御回路２０に出力する。

【００４７】次に、Ｃ6 サイクルで、ＣＰＵ１はフォン
トメモリ３にリ−ド信号を出力してフォントメモリ３か
ら３ワ−ド目のフォントデ−タ３2.1 を読み出すと同時
に、タイミング回路１２からＣＰＵ１のリ−ド動作に連
動してフォントデ−タレジスタ１６、展開ワ−ド数カウ
ンタ２２に同時にタイミング信号を出力させ、ＣＰＵ１
がリ−ドしたデ−タをフォントデ−タレジスタ１６に取
り込むとともに展開ワ−ド数カウンタ２２の内容を＋１
カウントアップする。

【００４８】さらに、展開回路部１０はＣ5 サイクルで
求めたイメ−ジメモリ４内の展開アドレス４4.1 のデ−
タを受信してイメ−ジデ−タレジスタ１８に取り込む。

【００４９】他方、シフト回路１７は、フォントデ−タ
レジスタ１６からフォントデ−タ３2.1 を受信すると、
図５（Ｃ）に示すように、アドレス演算器１５から受信
したシフト値Ｄに基づきＤビット分シフトし、１ワ−ド
からあふれたデ−タを保持する。

【００５０】デ−タ演算器１９はシフト回路１７の内容
とイメ−ジデ−タレジスタ１８の内容とを受信して重ね
合わせ演算し、イメ−ジデ−タバス制御回路２１に出力
する。イメ−ジデ−タバス制御回路２１に出力されたデ
−タは、アドレス演算器１５の出力に基づいてイメ−ジ
メモリの展開アドレス４4.1 に格納される。

【００５１】アドレス演算器１５は、展開ワ−ド数カウ
ンタ２２の内容「４」とワ−ド数「３」とから、展開ア
ドレスは１ライン目の１ワ−ド目となり、アドレス４4.
1 に隣接するアドレス４4.2 をイメ−ジアドレスバス制
御回路２０に出力する。

【００５２】以下同様に展開処理を行い、Ｃ26サイクル
で１文字分の展開が終了すると、Ｃ1 サイクルに戻り、
ＣＰＵ１は展開アドレスレジスタ１３に１ワ−ドの展開
開始アドレスとビット位置とで構成された展開開始位置
をセットする。これにより、展開ワ−ド数カウンタ２２
はクリアされる。以下同様に展開処理を行う。

【００５３】また、アドレス演算器１５は、１ライン分
のフォントデ−タの右端で、桁あふれを判定し、桁あふ
れを発生した場合には、その文字を次のラインの最初に
展開する必要があることを示すあふれ信号をタイミング
回路１２に出力する。

【００５４】第２の実施の形態 図７は第２の実施の形態のデ−タ展開処理装置を示すブ
ロック図であり、第１の実施の形態のデ−タ展開処理装
置と異なるところは、フォントデ−タロ−ド回路２３の
機能を一時的に停止させることを指示するロ−ドストッ
プレジスタ２４を設け、展開回路部１０が直接フォント
メモリ３のデ−タを取り込む場合と、ＣＰＵ１がフォン
トデ−タレジスタ１６にデ−タを書き込む場合とを任意
にＣＰＵ１が指定できるようにした点である。

【００５５】即ち、ロ−ドストップレジスタ２４はＣＰ
Ｕ１からフォントデ−タロ−ド回路２３の機能を一時的
に停止させる指示を書き込まれると、フォントデ−タロ
−ド回路２３へロ−ド禁止信号を出力し、フォントデ−
タロ−ド回路２３がタイミング回路１２へロ−ド信号を
送ることを停止させる。

【００５６】ＣＰＵ１は、フォントデ−タに加工を加え
ずに展開する場合には、ロ−ドストップレジスタ２４に
フォントデ−タロ−ド回路２３の機能を有効にする指示
を書き込み、第１の実施の形態で説明した展開処理を行
う。

【００５７】ＣＰＵ１がフォントデ−タに加工を加えて
展開する場合には、展開処理に先立ち、ロ−ドストップ
レジスタ２４にフォントデ−タロ−ド回路２３の機能を
無効にする指示を書き込む。これにより、タイミング回
路１２はフォントメモリ３をリ−ドするＣＰＵ１の動作
に連動してフォントデ−タをフォントデ−タレジスタ１
６に取り込ませない。

【００５８】第２の実施の形態はロ−ドストップレジス
タを設けたことにより、第１の実施の形態に比べて、網
かけ文字等を印刷する場合、１文字を展開した後にもう
一度網かけデ−タを上書きするのではなく、フォントメ
モリのデ−タをＣＰＵに読み込み、網かけ文字等のデ−
タ加工を行ってから展開できるので、ＣＰＵの負担を軽
減し、展開処理を高速化できる。

【００５９】第３の実施の形態 図８は第３の実施の形態のデ−タ展開処理装置を示すブ
ロック図であり、図９はアドレス監視回路の詳細なブロ
ック図である。第３の実施の形態のデ−タ展開処理装置
と第１の実施の形態のデ−タ展開処理装置とが異なると
ころは、ＣＰＵ・デ−タバス６とフォントデ−タロ−ド
回路２３との間に、ＣＰＵ１がフォントメモリ３のデ−
タを読み出す際に出力するアドレス信号を監視するアド
レス監視回路２５を設けた点である。

【００６０】アドレス監視回路２５は、図９に示すよう
に、フォントメモリ３の予め指定されるアドレス範囲の
上限アドレス、下限アドレスをそれぞれ格納する上限ア
ドレスレジスタ２６、下限アドレスレジスタ２７と、Ｃ
ＰＵ１が出力するアドレスと上限アドレスレジスタ２６
の内容と下限アドレスレジスタ２７の内容とを比較し
て、ＣＰＵ１が出力するアドレスが上限アドレスと下限
アドレスとの範囲内であれば、フォントデ−タロ−ド回
路２３の機能を有効とする信号をタイミング回路１２に
出力するアドレス比較回路２８とを有する。

【００６１】ＣＰＵ１は一連の展開処理に先立ち、フォ
ントデ−タを加工せずに展開するフォントメモリ３のア
ドレス範囲の上限アドレス、下限アドレスをそれぞれ上
限アドレスレジスタ２６、下限アドレスレジスタ２７に
格納する。

【００６２】展開時、ＣＰＵ１がフォントメモリ３をリ
−ドすると、アドレス比較回路２８は、ＣＰＵ１が出力
するフォントメモリ３のアドレスが上限アドレスの内容
と下限アドレスの内容との範囲内であるかを判定し、範
囲内であればフォントデ−タロ−ド回路２３の機能を有
効とする信号を出力する。

【００６３】これにより、タイミング回路１２はＣＰＵ
１のフォントデ−タ読み出し動作と連動して、ＣＰＵ１
がリ−ドしたデ−タと同じデ−タをフォントデ−タレジ
スタ１６に取り込む。

【００６４】他方、ＣＰＵ１が出力するフォントメモリ
３のアドレスが上限アドレスの内容と下限アドレスの内
容との範囲外であれば、アドレス比較回路２８はフォン
トデ−タロ−ド回路２３の機能を停止させる信号を出力
する。

【００６５】これにより、タイミング回路１２はＣＰＵ
１のフォントデ−タ読み出し動作と連動するフォントデ
−タレジスタ１６へのデ−タ取り込みを停止する。この
場合ＣＰＵ１は、フォントデ−タを読み込んで加工した
後、フォントデ−タレジスタ１６へ格納して展開処理を
行う。

【００６６】第３の実施の形態はアドレス比較回路を設
けたことにより、第１及び第２の実施の形態に比べて、
フォントデ−タを加工してから展開処理する場合、例え
ば複数の網かけ文字等を印刷する場合に、ＣＰＵはその
デ−タのアドレス範囲を予めアドレス比較回路に設定し
ておけば、ＣＰＵが毎回、展開回路部に通知しなくとも
自動的に処理されるのでＣＰＵの負担を軽減し、展開処
理を高速化できる。

【００６７】

【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載される効果を奏する。フォントの
幅デ−タを記憶するフォント幅レジスタと、イメ−ジメ
モリの展開開始位置を展開開始アドレスとビット位置と
で記憶する展開アドレスレジスタと、フォントメモリの
読み出し信号に連動し、フォントメモリからフォントデ
−タを取り込み、フォント幅レジスタの内容と展開アド
レスレジスタの内容とからイメ−ジメモリへの展開アド
レスを演算し、その展開アドレスで指定されたイメ−ジ
メモリの内容を読み出し、フォントデ−タと重ね合わせ
演算し、再び同じ展開アドレスで指定されたイメ−ジメ
モリに書き込む展開処理手段とを備えたことにより、イ
メ−ジメモリの展開開始位置とフォント幅とをセットす
れば、フォントメモリの読み出し信号に連動し、フォン
トメモリからフォントデ−タを取り込み、ＣＰＵの介在
なしにイメ−ジメモリへ自動的に展開処理するのでイメ
−ジメモリへの展開を高速で処理できる。

【図面の簡単な説明】

【図１】コントロ−ラ部のデ−タ展開処理装置を示すブ
ロック図である。

【図２】第１の実施の形態による電子写真プリンタの構
成図である。

【図３】フォントデ−タの説明図である。

【図４】イメ−ジデ−タの説明図である。

【図５】展開時のデ−タ操作の説明図である。

【図６】デ−タ展開処理装置の動作を説明するタイムチ
ャ−トである。

【図７】第２の実施の形態のデ−タ展開処理装置を示す
ブロック図である。

【図８】第３の実施の形態のデ−タ展開処理装置を示す
ブロック図である。

【図９】アドレス監視回路の詳細なブロック図である。

【符号の説明】

１ ＣＰＵ ３ フォントメモリ ４ イメ−ジメモリ １０ 展開回路部 １３ 展開アドレスレジスタ １４ フォント幅レジスタ ３０ 展開処理手段

Claims (7)

【特許請求の範囲】
1. 【請求項１】 上位装置から受信した印刷デ−タ及び制
   御デ−タによりフォントメモリから文字等のフォントデ
   −タを読み出し、イメ−ジメモリに展開処理する中央処
   理装置を備えたデ−タ展開処理装置において、 フォントの幅デ−タを記憶するフォント幅レジスタと、 イメ−ジメモリの展開開始位置を展開開始アドレスとビ
   ット位置とで記憶する展開アドレスレジスタと、 中央処理装置によるフォントメモリの読み出し信号に連
   動し、フォントメモリからフォントデ−タを取り込み、
   フォント幅レジスタの内容と展開アドレスレジスタの内
   容とからイメ−ジメモリへの展開アドレスを演算し、そ
   の展開アドレスで指定されたイメ−ジメモリの内容を読
   み出し、フォントデ−タと重ね合わせ演算し、再び前記
   展開アドレスで指定されたイメ−ジメモリに書き込む展
   開処理手段とを備えたことを特徴とするデ−タ展開処理
   装置。
2. 【請求項２】 上記展開処理手段は、フォントメモリか
   ら読み出されたフォントデ−タを記憶するフォントデ−
   タレジスタと、フォントメモリの読み出し信号に同期さ
   せてフォントデ−タをフォントデ−タレジスタに取り込
   むフォントデ−タ取り込み手段と、イメ−ジメモリから
   読み出されたイメ−ジデ−タを記憶するイメ−ジデ−タ
   レジスタと、展開アドレスレジスタに展開開始位置をセ
   ットする毎にクリアされ、フォントメモリからフォント
   デ−タが読み出される毎にカウントアップする展開デ−
   タ数カウンタと、上記展開アドレスレジスタの内容と上
   記フォント幅レジスタの内容と展開デ−タ数カウンタの
   内容とからイメ−ジメモリの展開アドレスを算出する展
   開アドレス算出手段と、フォントデ−タレジスタの内容
   とイメ−ジデ−タレジスタの内容とを重ね合わせ演算す
   る展開デ−タ算出手段と、展開アドレスで指定されたイ
   メ−ジメモリの内容をイメ−ジデ−タレジスタに出力
   し、展開デ−タ算出手段によりフォントデ−タと重ね合
   わせ演算された展開デ−タを同じ展開アドレスで指定さ
   れたイメ−ジメモリに書き込むデ−タ展開手段とを備え
   た請求項１記載のデ−タ展開処理装置。
3. 【請求項３】 請求項２記載のデ−タ展開処理装置は、
   さらに、フォントデ−タレジスタからのフォントデ−タ
   と展開アドレス算出手段からのシフト値とを入力してフ
   ォントデ−タをシフトさせるとともにシフトの際に桁あ
   ふれを生じたデ−タを保持して次のフォントデ−タにつ
   なぎ合わせするシフト回路とを備え、上記展開アドレス
   算出手段は展開開始位置のビット位置からシフト値を算
   出してシフト回路に出力することを特徴とするデ−タ展
   開処理装置。
4. 【請求項４】 上記展開アドレス算出手段は１ライン分
   のフォントデ−タの右端で、桁あふれを判定し、桁あふ
   れを発生した場合には、その文字を次のラインの最初に
   展開する請求項３記載のデ−タ展開処理装置。
5. 【請求項５】 上記フォントメモリから読み出されるフ
   ォントデ−タを読み出し信号と同期して上記フォントデ
   −タレジスタに記憶させることを停止させるロ−ドスト
   ップ手段を設けた請求項１記載、又は、請求項３記載の
   デ−タ展開処理装置。
6. 【請求項６】 フォントメモリから読み出されるフォン
   トデ−タを読出しタイミングと同期して上記フォントデ
   −タレジスタに記憶させるアドレス範囲の上限アドレ
   ス、下限アドレスをそれぞれ格納する上限アドレスレジ
   スタ、下限アドレスレジスタと、フォントメモリのデ−
   タ読出しアドレスと上限アドレスレジスタ及び下限アド
   レスレジスタの内容とを比較するアドレス比較回路とを
   有するアドレス監視手段を設けた請求項２記載、又は、
   請求項３記載のデ−タ展開処理装置。
7. 【請求項７】 上位装置から受信した印刷デ−タ及び制
   御デ−タによりフォントメモリから文字等のフォントデ
   −タを読み出し、イメ−ジメモリに展開処理する画像処
   理装置において、 上記いずれかの請求項記載のデ−タ展開処理装置を設け
   たことを特徴とする画像処理装置。