JPH06103156A - 可逆メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 応用目的にあったシステムが構築できる可逆
メモリ装置を提供することにある。用途の多様化を図っ
た半導体記憶装置を提供する。 【構成】 スタックメモリとそのコントローラからなる
可逆メモリ装置において、上記スタックメモリ及びその
コントローラにおける論理的時間変数を指定するエポッ
クポインタを実装基板上に搭載してそれが接続されるシ
ステム仕様に応じて記憶容量を拡張可能にする。また、
スタックメモリを構成する複数からなるメモリとコント
ローラとの間及びシステム側とを共通化されたアドレス
用とデータ用のバスによりそれぞれ接続する。 【効果】 実装基板上でのメモリ数の増減により応用目
的に応じたメモリシステムを構築できる。また、バスの
共通化によってコントローラの端子数を減らすことがで
き、コントローラのＬＳＩ化が容易になるとともに応用
目的に応じたメモリとの接続が簡単に行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、可逆メモリ装置に関
し、例えば論理型言語の処理などのようなバックトラッ
クを含む処理に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】新しいデータを書き込んだメモリの内容
を元に戻して失われたデータを復元したいという要求
は、深さ優先の木探索やエディタのコマンド取り消しな
どのようなバックトラックを含む処理の中でしばしば現
れる。このようなバックトラック処理をソフトウェアに
より等価的に行うものに代え、ハードウェアにより実現
した可逆メモリ装置が提案されている。このような可逆
メモリ装置に関しては、例えば特開平１−１２９３３３
号公報、１９８７年１２月『電子情報通信学会論文誌』
頁2793〜頁2795がある。可逆メモリ装置の構成例とて
は、同文献にも示されているようにコントローラ（制御
回路）を１個のＬＳＩチップに収納し、スタックメモリ
を構成するアドレスマップＡＭ、トレイルスタックＴＳ
及びエポックポインタＥＰを外付けすること、あるいは
上記コントローラと比較的小さな間口及び奥行きサイズ
のメモリを１チップ内に組み込み、大きな奥行きサイズ
が必要なときだけトレイルスタックＴＳ用のメモリチッ
プを外部に追加する方法が提案されている。

【０００３】

【発明が解決しようとする課題】本願発明者において、
上記可逆メモリ装置の実用化を検討した結果、以下のよ
うな問題の生じることが明らかになった。上記公報又は
文献に示された可逆メモリ装置では、コントローラと各
メモリとが個々のバスにより接続されるものであるた
め、半導体集積回路化にあっては後述するように内部の
信号線の数が膨大になって極端に集積度が悪くなる。ま
た、オンチップ化においては、メモリ容量が固定になる
ことになる。これに対して可逆メモリ装置は、その応用
目的に応じてメモリの間口サイズや奥行サイズが区々と
なる。したがって、上記のようなオンチップ化された可
逆メモリ装置としては、小量多品種となってしまい量産
によってコストを下げる半導体集積回路装置には不利な
ものとなる。また、上記外付けメモリを設ける場合に
は、図９に示すように、コントローラＣＯＮＴとマイク
ロプロセッサＭＰＵ及びスタックメモリを構成す各メモ
リとの間でデータ用にＤＴ１〜ＤＴ７、アドレス用にＡ
Ｄ１〜ＡＤ４の合計で１１種類もの信号線が必要にな
る。例えば、各バス幅ｎを３２ビットとにすると、アド
レス用とデータ用だけで３２×１１もの膨大な端子数が
必要になってしまうという問題が生じる。この発明の目
的は、応用目的にあったシステムが構築できる可逆メモ
リ装置を提供することにある。この発明の他の目的は、
コントローラとの接続を簡素化した可逆メモリ装置を提
供することにある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、スタックメモリとそのコン
トローラからなる可逆メモリ装置において、上記スタッ
クメモリ及びそのコントローラに含まれる論理的時間変
数を指定するエポックポインタを実装基板上に搭載して
それが接続されるシステム仕様に応じて記憶容量を拡張
可能にする。また、スタックメモリを構成する複数から
なるメモリとコントローラとの間及びシステム側とを共
通化されたアドレス用とデータ用のバスによりそれぞれ
接続する。

【０００５】

【作用】上記した手段によれば、実装基板上でのメモリ
数の増減により応用目的に応じたメモリシステムを構築
できる。また、バスの共通化によってコントローラの端
子数を減らすことができ、コントローラのＬＳＩ化が容
易になるとともに応用目的に応じたメモリとの接続が簡
単に行える。

【０００６】

【実施例】図１には、この発明に係る可逆メモリ装置の
一実施例のブロック図が示されている。同図において、
特に制限されないが、各回路ブロックは１ないし複数か
らなる半導体集積回路装置により構成され、同図に破線
で示すようなプリント基板等のような実装基板（ ボー
ド）上に搭載される。この実施例の可逆メモリ装置（re
versible memory ；ＲＥＭ）は、半導体集積回路装置Ｌ
ＳＩにより構成されたコントローラＣＯＮＴの外部端子
数を減らすために、実装基板上に形成された４つのバス
を介して相互に接続される。この実施例では、特に制限
されないが、マイクロプロセッサＭＰＵは、３２ビット
構成とされ、Ｄ０〜Ｄ３１の３２ビットからなるデータ
バスＤ０〜Ｄ３１とＡ０〜Ａ３１の３２ビットからなる
アドレスバスＡ０〜Ａ３１及びＣ１〜Ｃ６を含むコント
ロールバスを持つ。Ａバスは主としてデータ用のバスで
あり、ゲート機能を持つ入出力バッファＩＯＢを介して
上記Ｄ０〜Ｄ３１からなるデータバスに接続される。Ｂ
バスはアドレスバスであり、ゲート機能を持つ入力バッ
ファＩＢ１を介して、上記Ａ０〜Ａ３１からなるアドレ
スバスに接続される。コントロールバスは、特に制限さ
れないが、入力バッファＩＢ２を介して入力された制御
信号とクロックパルスからなる６種類の信号をコントロ
ーラＣＯＮＴに伝える。これらの信号は、図示ないが、
クロックパルスＣＬＫ、リセット信号ＲＥＳ、チップイ
ネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、インク
リメントエポック信号ＩＮＦＥ、デクリメントエポック
信号ＤＥＣＥから構成される。

【０００７】ＲＥＭを構成する実装基板上に形成された
たＡバスには、コントローラＣＯＮＴのデータ端子の
他、エポックポインタ（Epoch Pointer)ＥＰのデータ端
子、デプリケートカウンタ(Duplicate Counter) ＤＰの
データ端子、バックワードポインタ（Backword Pointe
r) ＢＰのデータ端子、アドレスマップ（Address Map)
ＡＭのデータ端子、データ用メモリＤＡＴＡのデータ端
子及びラッチ回路ＬＴの入力端子がそれぞれ共通に接続
される。上記実装基板上に形成されたＢバスには、コン
トローラＣＯＮＴのアドレス端子の他、アドレスマップ
ＡＭのアドレス端子とアドレスマップポインタ(Address
Map Pointer）ＡＭＰのデータ端子がそれぞれ共通に接
続される。そして、上記実装基板上に形成されたＣバス
には、エポックポインタＥＰのアドレス端子、デプリケ
ートカウンタＤＰのアドレス端子、バックワードポイン
タＢＰのアドレス端子、データ用メモリＤＡＴＡのアド
レス端子及びアドレスマップポインタＡＭＰのアドレス
端子がそれぞれ共通に接続される。上記各メモリやポイ
ンタのアドレス端子から入力されたアドレス信号はデコ
ーダＤＥＣによって解読され、各デコーダＤＥＣによっ
てそのアドレス信号に対応したメモリエリアが選択され
る。上記ラッチ回路ＬＴは、Ａバスの信号を保持し、そ
れをＣバスに伝える。例えば、アドレスマップＭＡから
出力されたアドレス信号はＡバスを通してラッチ回路Ｌ
Ｔに伝えられ、このラッチ回路ＬＴを通してアドレスマ
ップポインタＡＭＰやデータ用メモリＤＡＴＡ等のアク
セスが行われる。

【０００８】上記各回路ブロックの各機能は、後に詳細
に説明するが、その概略は次の通りである。エポックポ
インタＥＰは、インクリメントエポックの際にスタック
ポインタＳＰの値を格納するメモリである。デプリケー
トカウンタＤＰは、書き込みを行わずにインクリメント
エポックをした場合、その回数を格納するメモリであ
る。バックワードポインタＢＰは、データの付属情報と
して１エポック前のデータが格納されているデータ用メ
モリＤＡＴＡのアドレスを格納するメモリである。言い
換えるならば、スタックメモリの戻り用のアドレスを格
納するメモリである。アドレスマップＡＭは、データ用
メモリＤＡＴＡ、バックワードポインタＢＰ及びアドレ
スマップポインタＡＭＰのアドレスを格納するメモリで
ある。ＤＡＴＡは、データ格納を行うメモリである。ア
ドレスマップポインタＡＭＰは、データの付属情報とし
ての入力アドレス（ＡＭのアドレス）を格納するメモリ
である。

【０００９】次に、可逆メモリ装置の概略を、前記文献
を引用して次に説明する。通常のリードライトに関して
は、アドレスを与えてデータにアドレスする一般のＲＡ
Ｍ（ランダム・アドレス・メモリ）と変わるところはな
い。ライトされた内容を順次もとに戻す動作を、ソフト
ウェアの指令で適切に実行するためには、メモリの内
部，外部（ＭＰＵ側）で論理的な時間、又は世代の概念
を共有する必要がある。この実施例においては、これを
「エポック」と呼ぶものとする。エポックは、１から始
まる整数値をとる変数の値で表される。このメモリはリ
ード／ライトの外に、インクリメントエポック，デクリ
メントエポック及びイニシャライズの制御指令を受け付
ける。この実施例の可逆メモリ装置は、これらの指令に
対して以下のように応答する。

【００１０】図４には、可逆メモリの動作を説明するた
めの概念図が示されている。同図では時系列の例（左か
ら右へ）が示されている。過去に書き込まれた内容の読
み出しについては、一般のメモリと変わるところはな
い。すなわち、現在をエポックｎとすると、エポック１
からエポックｎまでのいずれの世代に書かれたものであ
っても、その後同じ番地にオーバーライトされない限
り、現在そのまま読み出される。ここで、デクメリント
エポックを実行すると、メモリの状態がそっくりエポッ
クｎ−１の最後の時点、すなわちｎ−１からｎにインク
リメントされる直前の時点の状態に戻ってしまう。すな
わちエポックｎにおいてアドレス（１）に書かれた内容
４は失われ、エポックｎでオーバーライトによって消失
した記憶内容８が復帰する。したがって、 エポックｎ
−２においてアドレス（１）に３を書き込みんだ後にア
ドレス（１）に８を書き込んだように、同一エポック内
に２度以上同じ番地に書き込んだ場合は、そのエポック
内で最後に書いたもの８だけが上記のように復元でき
る。ここでもう一度デクリメントエポックを行うと、今
度はエポックｎ−２の最終状態まで復帰する。すなわ
ち、アドレス（０）内容は２に、アドレス（１）の内容
は７に、アドレス（２）の内容は６に、アドレス（３）
の内容は４に復帰する。

【００１１】インクリメントエポックは、それが実行さ
れた時点をそのエポックの最終状態と定義し、それ以後
を次のエポックとするものである。したがって、プログ
ラム上で、今のメモリの状態を後で復元する必要がある
ときには、インクリメントエポックを指令すればよい。
なお、イニシャライズ指令により、メモリの内容はすべ
て「未定義コード」，エポックは１になる。可逆メモリ
装置は、通常のノイマン型マイクロプロセッサＭＰＵに
接続され、アドレシング、リード／ライトに関しては通
常のメモリサイクルが適用される。インクルメントエポ
ック、デクリメントエポック及びイニシャライズ指令に
ついては、マイクロプロセッサＭＰＵからのＩ／Ｏ命令
などによって与えられる。可逆メモリ装置のメモリ容量
については、以下の３通りの規定が設けられる。 （ａ）通常のメモリサイズと同じ意味のアドレスバスか
ら見た空間の大きさ、以下「間口サイズ」と呼ぶことに
する。（ｂ）復帰可能な情報の最大量、これは後述する
ように内部のトレイスタックＴＳのサイズによって規定
され、以後「奥行きサイズ」と呼ぶことにする。（ｃ）
エポックの最大値。それぞれのサイズとその比率は、応
用されるシステムの応用目的により依存される。

【００１２】図５には、可逆メモリ内部の論理構造が示
されている。この実施例の可逆メモリ装置は、アドレス
マップＡＭと、トレイルスタックＴＳと、エポックカウ
ンタＥＣと、エポックポインタＥＰと、スタックポイン
タＳＰとから構成される。トレイルスタックＴＳは、ア
ドレスマップポインタＡＭＰと、バックワードポインタ
ＢＰとデータ用メモリＤＡＴＡとか構成される。なお、
可逆メモリ装置は、図示しないアンドゥフラグやイニシ
ャライズフラグを持つ。同図においては、現在がエポッ
ク２で、エポック１で４番地にＤＡＴＡ４，２番地にＤ
ＡＴＡ２を書き込み、エポック２で４番地にＤＡＴＡ
４’を書き込んだ後の状態を示している。

【００１３】エポックカウンタＥＣの内容は、現在のエ
ポックから１を減じた値であり、これはまたエポックポ
インタＥＰをポイントする。エポックポインタＥＰは、
過去の各エポックで使用された最後のトレイルスタック
ＴＳをポイントする。スタックポインタＳＰは、現在ま
でに使用しているトレイルスタックＴＳの最後の位置を
指す。アドレスマップＡＭは、高速ＲＡＭなどにより構
成され、トレイルスタックＴＳに対するポインタを格納
する。トレイルスタックＴＳは、ダイナミック型ＲＡＭ
などで構成され、アドレスマップポインタＡＭＰ、バッ
クワードポインタＢＰ及びデータ用メモリＤＡＴＡの３
ワードからなるレコードを順次格納する。

【００１４】図６には、この実施例の可逆メモリの動作
の一例をより詳細に説明するための概念図が示されれ、
図７には上記図６の動作概念図に対応した可逆メモリ装
置の一実施例のブロック図が示されている。図６は、前
記図４と同様に左から右への時系列の例が示されてい
る。ただし、エポックのインクリメント又はディクリメ
ントによってメモリ内容が変化しないものは一部省略し
て描かれている。図７において、可逆メモリ装置は、コ
ントローラＣＯＮＴにレジスタＡ〜Ｅが設けられる。レ
ジスタＡ〜Ｄは、Ａバスに対応した内部バスに並列形態
に接続され、レジスタＥはＢバスに対応した内部バスに
接続される。レジスタＡは、Ａバス（データバス）から
入力されるデータ及びアドレスマップＡＭ、バックワー
ドポインタＢＰ、データ用メモリＤＡＴＡからの出力デ
ータを一時的に格納するためのものである。レジスタＢ
は、バックワードポインタＢＰ、データ用メモリＤＡＴ
Ａ、アドレスマップポインタＡＭＰをアクセスするため
のものである。レジスタＣは、エポックポインタＥＰ、
デプリケートカウンタＤＰをアクセスするためのもので
ある。レジスタＤは、図４のエポックｎ等の値を格納す
るためのものである。レジスタＥは、Ｂバス（アドレス
バス）から入力されるアドレス及びアドレスマップポイ
ンタＡＭＰの出力を一時的に格納するためのものであ
る。なお、上記レジスタＢ，Ｃ及びＤは、必要に応じて
ＡＬＵ部でインクリメント、デクリメントされる。

【００１５】図６においては、エポックは０から開始さ
れる。図６の左側のエポック０のときには、図７のアド
レスマップＡＭのアドレス０〜３には順に０，１，２，
３が格納され、データ用メモリＤＡＴＡのアドレス０〜
７のうち、アドレス０〜３には順に２，７，６，４が格
納されている。レジスタＡには無効データが、レジスタ
Ｂには上記のようにデータ用メモリには既に４つのデー
タが格納されているから最終アドレスに対応した３が、
レジスタＣには０が、レジスタＤにはエポック０が、レ
ジスタＥには無効データがそれぞれ格納されている。

【００１６】インクリメントエポック（ＩＮＣ）は、次
のように行われる。レジスタＣのアドレス０がラッチ回
路ＬＴに取り込まれる。このラッチ回路ＬＴに保持され
たアドレス０は、エポックポインタＥＰに伝えられてア
ドレス０が指定される。そして、レジスタＢの３がＡバ
スを通してエポックポインタＥＰのアドレス０に書き込
まれる。上記ラッチ回路ＬＴに保持されたアドレス０
は、デプリケートカウンタＤＰに伝えられてアドレス０
が指定される。ＡＬＵにより形成されたデータ０がＡバ
スを通してデプリケートカウンタＤＰのアドレス０に書
き込まれる。ＡＬＵは、＋１の演算動作を行いレジスタ
ＣとＤに１を書き込む。このようにしてインクリメント
エポックが行われ、エポックは０から１に変わる。

【００１７】エポック１でのアドレス１のメモリ内容を
３に書き換える動作は、次のようにして行われる。マイ
クロプロセッサＭＰＵからＢバス（アドレスバス）を通
してアドレス１がレジスタＥと、Ａバス（データバス）
を通してデータ３がレジスタＡにそれぞれ書き込まれ
る。ＡＬＵは、レジスタＢのアドレスを３から４にイン
クリメントさせる。レジスタＢのアドレス４は、ラッチ
回路ＬＴに伝えられる。ラッチ回路ＬＴに取り込まれた
アドレス４は、Ｃバスを通してデータ用メモリＤＡＴＡ
に伝えられてアドレス４が指定される。レジスタＡに取
り込まれたデータ３が、Ａバスを通してデータ用メモリ
ＤＡＴＡのアドレス４に書き込まれる。上記ラッチ回路
ＬＴに保持されたアドレス４は、Ｃバスを通してアドレ
スマップポイタＡＭＰに伝えられてアドレス４が指定さ
れる。レジスタＥに取り込まれたアドレス１はＢバスを
通してアドレスマップポインタＡＭＰのアドレス４に書
き込まれる。上記レジスタＥに取り込まれたアドレス１
は、Ｂバスを通してアドレスマップＡＭに伝えられてア
ドレス１が指定される。アドレスマップＡＭのアドレス
１に格納されていたアドレス１が読み出されてＡバスを
通してレジスタＡに書き込まれる。上記ラッチ回路ＬＴ
に保持されたアドレス４は、Ｃバスを通してバックワー
ドポインタＢＰに伝えられてアドレス４が指定される。
レジスタＡに取り込まれたアドレス１は、Ａバスを通し
てバックワードポインタＢＰのアドレス４に書き込まれ
る。レジスタＥに取り込まれたアドレス１は、Ｂバスを
通してアドレスマップＡＭに伝えられてアドレス１が指
定される。レジスタＢのアドレス４はＡバスを通してア
ドレスマップＡＭのアドレス１に書き込まれる。

【００１８】エポック２へのインクリメント動作は、次
のようにして行われる。レジスタＣのアドレス１は、ラ
ッチ回路ＬＴに取り込まれる。ラッチ回路ＬＴに保持さ
れたアドレス１は、Ｃバスを通してエポックポインタＥ
Ｐに伝えられてアドレス１が指定される。レジスタＢに
格納されたアドレス４はＡバスを通してエポックポイン
タＥＰのアドレス１に書き込まれる。上記ラッチ回路Ｌ
Ｔに保持されたアドレス１は、Ｃバスを通してデプリケ
ートカンウタＤＰに伝えられてアドレス１が指定され
る。ＡＬＵにより形成されたデータ０はＡバスを通して
デプリケートカウンタＤＰのアドレス１に書き込まれ
る。そして、ＡＬＵは、＋１の演算動作を行いレジスタ
ＣとＤに２を書き込む。このようにしてインクリメント
エポックが行われ、エポックは１から２に変わる。

【００１９】メモリ内容の変更を伴わないでエポック２
から３へのインクリメント動作は、次のようにして行わ
れる。ＡＬＵは、アドレス１を形成してＡバスを通して
ラッチ回路ＬＴに伝える。これによりラッチ回路ＬＴに
保持されたアドレス１は、Ｃバスを通してデプリケート
カウンタＤＰに伝えられてアドレス１が指定される。Ａ
ＬＵは、＋１の演算動作を行い、データ１を形成してＡ
バスを通してデプリケートカウンタＤＰのアドレス１に
書き込む。そして、ＡＬＵは、＋１の演算動作を行いレ
ジスタＤに３を書き込む。このようにしてインクリメン
トエポックが行われ、エポックは２から３に変わる。

【００２０】エポック３でのアドレス２のメモリ内容を
９に書き換える動作は、次のようにして行われる。前記
エポック１の場合と同様にマイクロプロセッサＭＰＵか
らＢバス（アドレスバス）を通してアドレス２がレジス
タＥと、Ａバス（データバス）を通してデータ９がレジ
スタＡにそれぞれ書き込まれる。ＡＬＵは、レジスタＢ
のアドレスを４から５にインクリメントさせる。レジス
タＢのアドレス５は、ラッチ回路ＬＴに伝えられる。ラ
ッチ回路ＬＴに取り込まれたアドレス５は、Ｃバスを通
してデータ用メモリＤＡＴＡに伝えられてアドレス５が
指定される。レジスタＡに取り込まれたデータ９が、Ａ
バスを通してデータ用メモリＤＡＴＡのアドレス５に書
き込まれる。上記ラッチ回路ＬＴに保持されたアドレス
５は、Ｃバスを通してアドレスマップポイタＡＭＰに伝
えられてアドレス５が指定される。レジスタＥに取り込
まれたアドレス２はＢバスを通してアドレスマップポイ
ンタＡＭＰのアドレス５に書き込まれる。上記レジスタ
Ｅに取り込まれたアドレス２は、Ｂバスを通してアドレ
スマップＡＭに伝えられてアドレス２が指定される。ア
ドレスマップＡＭのアドレス２に格納されていたアドレ
ス２が読み出されてＡバスを通してレジスタＡに書き込
まれる。上記ラッチ回路ＬＴに保持されたアドレス５
は、Ｃバスを通してバックワードポインタＢＰに伝えら
れてアドレス５が指定される。レジスタＡに取り込まれ
たアドレス２は、Ａバスを通してバックワードポインタ
ＢＰのアドレス５に書き込まれる。レジスタＥに取り込
まれたアドレス２は、Ｂバスを通してアドレスマップＡ
Ｍに伝えられてアドレス２が指定される。レジスタＢの
アドレス５はＡバスを通してアドレスマップＡＭのアド
レス２に書き込まれる。

【００２１】エポック２へのデクリメント（ＤＥＣ）動
作は、次のようにして行われる。ＡＬＵは、−１の演算
動作を行いレジスタＤに２を書き込む。ＡＬＵはアドレ
ス１を形成してＡバスを通してラッチ回路ＬＴに伝え
る。ラッチ回路ＬＴに保持されたアドレス１は、Ｃバス
を通してデプリケートカウンタＤＰに伝えられアドレス
１が指定される。ＡＬＵは、−１の演算動作を行いデー
タ０を形成してＡバスを通してデプリケートカウンタＤ
Ｐのアドレス１に書き込む。このようにして、エポック
が３から２にデクリメントされる。

【００２２】引き続いて行われるエポック１へのデクリ
メント動作は、次のようにして行われる。レジスタＢに
格納されていたアドレス５がＡバスを通してラッチ回路
ＬＴに伝えられた保持される。ラッチ回路ＬＴに保持さ
れたアドレス５は、Ｃバスを通してバックワードポイン
タＤＰとアドレスマップポインタＡＭに伝えられてアド
レス５がそれぞれ指定される。バックワードポインタＤ
Ｐのアドレス５に保持されていたデータ２が読み出され
てＡバスを通してレジスタＡに格納される。アドレスマ
ップポインタＡＭＰのアドレス５に保持されていたアド
レス２が読み出されてＢバスを通してレジスタＥに格納
される。レジスタＥに格納されたアドレス２は、Ｂバス
を通してアドレスマップＡＭに伝えられてアドレス２が
指定される。上記レジスタＡに格納されたデータ２は、
Ａバスを通してアドレスマップＡＭのアドレス２に書き
込まれる。これにより、アドレスマップＡＭにアドレス
２の内容が５から２に変更され、アドレス２にはデータ
用メモリＤＡＴＡのアドレス２に対応したデータ６とな
ってメモリ内容が９から６に回復される。ＡＬＵは、−
１の演算動作を行いレジスタＢに４を書き込む。そし
て、同様に−１の演算動作を行いレジスタＣとＤに１を
書き込む。このようにしてエポック２からエポック１へ
のデクリメントが行われる。

【００２３】引き続いて行われるエポック０へのデクリ
メント動作は、次のようにして行われる。レジスタＢに
格納されていたアドレス４がＡバスを通してラッチ回路
ＬＴに伝えられた保持される。ラッチ回路ＬＴに保持さ
れたアドレス４は、Ｃバスを通してバックワードポイン
タＢＰとアドレスマップポインタＡＭに伝えられてアド
レス４がそれぞれ指定される。バックワードポインタＤ
Ｐのアドレス４に保持されていたデータ１が読み出され
てＡバスを通してレジスタＡに格納される。アドレスマ
ップポインタＡＭＰのアドレス４に保持されていたアド
レス１が読み出されてＢバスを通してレジスタＥに格納
される。レジスタＥに格納されたアドレス１は、Ｂバス
を通してアドレスマップＡＭに伝えられてアドレス１が
指定される。上記レジスタＡに格納されたデータ１は、
Ａバスを通してアドレスマップＡＭのアドレス１に書き
込まれる。これにより、アドレスマップＡＭにアドレス
１の内容が４から１に変更され、アドレス１にはデータ
用メモリＤＡＴＡのアドレス１に対応したデータ７とな
ってメモリ内容が３から７に回復される。ＡＬＵは、−
１の演算動作を行いレジスタＢに３を書き込む。そし
て、同様に−１の演算動作を行いレジスタＣとＤに０を
書き込む。このようにしてエポック１からエポック０へ
のデクリメントが行われる。

【００２４】図８と図９には、この実施例の可逆メモリ
装置の動作の一例を説明するためのフローチャート図が
示されている。図８に示すように、アドレスバスから与
えられるアドレス信号により、まずアドレスマップＡＭ
が アドレスされる。したがって、アドレスマップＡＭ
のサイズは間口サイズに等しい。リードアドレスの場
合、データはアドレスマップＡＭの当該番地が指してい
るトレイルスタックＴＳのデータ用メモリＤＡＴＡから
読み出される。但し、アンドゥもしくはイニシャライズ
が行われている最中、すなわちウンドゥフラグＵＦもく
しはイニシャライズフラグＩＦが１のときにはステップ
（１）により待機する。このときには、適当な方法によ
りシステム側のマイクロプロセッサＭＰＵのメモリサイ
クルを延長させる必要がある。

【００２５】ライトアドレスの場合は、現在のエポック
内ですでにその番地に書き込みが行われているか否かで
動作が異なる。すでに書き込みが行われている場合は、
ステップ（６）にて単にトレイルスタックＴＳのデータ
領域であるデータ用メモリＤＡＴＡを書き直すだけであ
る。一方、現在のエポックでの初めての書き込みのとき
には、ステップ（２）より、スタックポインタＳＰをイ
ンクリメントして新たにトレイルスタックＴＳ内のデー
タ用メモリＤＡＴＡを確保してここにデータを書き込む
とともに、ステップ（３）にて現在のアドレスマップＡ
Ｍの値をバックワードポインタＢＰ、ステップ（４）に
て新たなスタックポインタＳＰの値をアドレスマップＡ
Ｍに、ステップ（５）にてアドレスされているアドレス
マップＡＭのアドレスをアドレスマップポインタＡＭＰ
に書き込んでポインタのリンクを完成する。

【００２６】図９に示すように、インクリメントエポッ
クは、エポックカウンタＥＣの値を１増加し、エポック
ポインタＥＰ内の新たにポイントされた位置にスタック
ポインタＳＰの値を書き込むだけでよい。一方デクリメ
ントエポックに対しては、アンドゥが行われる。すなわ
ち、スタックポインタＳＰの値がエポックカウンタＥＣ
によって指されているエポックポインタＥＰの位置の内
容に等しくなるまで順にスタックポインタＳＰの値を減
じながら、そのつどスタックポインタＳＰによってポイ
ントされたトレイルスタックＴＳのバックワードポイン
タＢＰの値を、アドレスマップポインタＡＭＰによって
指されたアドレスマップＡＭの位置に書き込んで行く。
終了後にエポックカウンタＥＣの値を１減じる。この動
作中アンドゥフラグＵＦは１が立てられる。もし、アン
ドゥ動作中再度デクリメントエポックがされたときに
は、ただエポックカウンタＥＣを減じてアンドゥ動作を
継続すればよい。

【００２７】図２には、この発明に係る可逆メモリ装置
の他の一実施例のブロック図が示されている。この実施
例では、高速読み出し用データメモリＨＳＤＡＴＡが追
加される。すなわち、高速読み出し用データメモリＨＳ
ＤＡＴＡは、デコーダＤＥＣがＢバスに接続されること
により前記説明したデータ用メモリＤＡＴＡと異なり、
外部からのアドレス信号Ａ０〜Ａ３１によりアクセス可
能にされる。すなわち、図１の実施例においては、マイ
クロプロセッサＭＰＵによるメモリリードが、（１）Ｍ
ＰＵによるＡＭリードアクセス、（２）ＡＭの出力によ
るＤＡＴＡのリードアクセス、（３）ＤＡＴＡの出力を
ＭＰＵのデータバスへ出力、という手順をとるものであ
る。これに対して、この実施例では（１）ＭＰＵによる
ＨＳＤＡＴＡのリードアクセス、（２）ＨＳＤＡＴＡの
出力をＭＰＵのデータバスへ出力、という手順を用いる
ことができ、リードアクセスの高速化が可能になる。他
の構成は、前記図１のものと同様であるのでその説明を
省略する。なお、上記高速読み出し用データメモリＨＳ
ＤＡＴＡは、最新の世代（エポック）のデータを格納す
るアドレスマップＡＭと同じアドレス空間の広さを持つ
高速読み出し用メモリである。

【００２８】図３には、この発明に係る可逆メモリ装置
の更に他の一実施例のブロック図が示されている。この
実施例では、システムの簡素化のために図１の可逆メモ
リ装置に対して、デプリケートカウンタＤＰが省略され
る。このデプリケートカウンタＤＰは、書き込みを行わ
なずにインクリメントエポックした回数を格納するメモ
リであるから、エポックポインタＥＰがメモリ容量を余
分に持てば問題ない。すなわち、その応用目的に対応し
て上記書き込みを行わないでエポックをインクリメント
することが少ないものでは、上記デプリケートカウンタ
ＤＰを搭載しないで、エポックポインタＤＰを用いた方
がシステムの簡素化の観点からは有利になるものであ
る。他の構成は、前記図１の同様であるので、その説明
は省略する。

【００２９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） スタックメモリとそのコントローラからなる可
逆メモリ装置において、上記スタックメモリ及びコント
ロールに含まれ、論理的時間変数を指定するエポックポ
インタを実装基板上に搭載してそれが接続されるシステ
ム仕様に応じて記憶容量を拡張可能にすることにより、
応用目的に応じたメモリシステムを構築できるという効
果が得られる。 （２） スタックメモリを構成する複数からなるメモリ
とコントローラとの間及びシステム側とを共通化された
アドレス用とデータ用のバスによりそれぞれ接続するこ
とにより、コントローラの端子数を減らすことができ、
コントローラのＬＳＩ化が容易になるとともに応用目的
に応じたメモリとの接続が簡単に行えるという効果が得
られる。 （３） 実装基板上において、可逆メモリシステとして
の内部バスと、その入力信号を保持するラッチ回路を設
けてデータバスを一時的にアドレスバスと共用して用い
ることにより、実装基板上におけるバス構成を簡素化で
きるという効果が得られる。 （４） 最新世代のデータを格納する高速読み出し用デ
ータメモリを設けることにより、この高速読み出し用デ
ータメモリを外部アドレスでアクセスするだけで最新世
代のデータが高速に得られるという効果が得られる。

【００３０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
各メモリの呼びかたは同様な機能を持つものであればよ
い。各メモリは、それぞれに要求されるアクセスタイム
や記憶容量に応じてダイナミック型ＲＡＭ又はスタティ
ック型ＲＡＭあるいはこれらを組み合わせて使用でき
る。高速読み出し用メモリとしては、Ｂｉ−ＣＭＯＳ構
成のスタティック型ＲＡＭを利用できる。実装基板は、
プリント配線基板やセラミック配線基板等何であっても
よい。実装基板への半導体集積回路装置の接続は、ＩＣ
ソケットを介して行うもの他、実装基板に対して半導体
集積回路装置のリードを半田付け等により直接接続する
ものであってもよい。この発明は、可逆メモリ装置とし
て広く適用できる。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スタックメモリとそのコン
トローラからなる可逆メモリ装置において、上記スタッ
クメモリ及びコントロールに含まれ、論理的時間変数を
指定するエポックポインタを実装基板上に搭載してそれ
が接続されるシステム仕様に応じて記憶容量を拡張可能
にすることにより実装基板上におけるメモリ数の増減さ
せて応用目的に応じたメモリシステムを構築することが
できる。また、スタックメモリを構成する複数からなる
メモリとコントローラとの間及びシステム側とを共通化
されたアドレス用とデータ用のバスによりそれぞれ接続
することによりコントローラの端子数を減らすことがで
き、コントローラのＬＳＩ化が容易になるとともに応用
目的に応じたメモリとの接続が簡単に行える。

【図面の簡単な説明】

【図１】この発明に係る可逆メモリ装置の一実施例を示
すブロック図である。

【図２】この発明に係る可逆メモリ装置の他の一実施例
を示すブロック図である。

【図３】この発明に係る可逆メモリ装置の更に他の一実
施例を示すブロック図である。

【図４】可逆メモリ装置の動作を説明するための概念図
である。

【図５】可逆メモリ装置の内部論理構造図である。

【図６】この発明の可逆メモリ装置の動作を詳細に説明
するための概念図である。

【図７】図６の動作概念図に対応した可逆メモリ装置の
一実施例を示すブロック図である。

【図８】可逆メモリ装置の動作の一例を示すフローチャ
ート図である。

【図９】可逆メモリ装置の動作の他の一例を示すフロー
チャート図である。

【図１０】従来の可逆メモリ装置の一例を示すブロック
図である。

【符号の説明】

ＭＰＵ…マイクロプロセッサ、ＣＯＮＴ…コントロー
ラ、ＴＳ…トレイルスタック、ＥＰ…エポックポイン
タ、ＥＣ…エポックカウンタ、ＤＰ…デプリケートカウ
ンタ、ＢＰ…バックワードポインタ、ＡＭ…アドレスマ
ップ、ＤＡＴＡ…データ用メモリ、ＡＭＰ…アドレスマ
ップポインタ、ＩＯＢ…入出力バッファ、ＩＢ１，ＩＢ
２…入力バッファ、ＨＳＤＡＴＡ…高速データ用メモ
リ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 隆 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 スタックメモリとそのコントローラから
   なり、新しいデータを書き込んだメモリの内容を基に戻
   して失われたデータを復元する機能を持つ可逆メモリ装
   置において、上記スタックメモリ及びそのコントローラ
   に含まれる論理的時間変数を指定するエポックポインタ
   を実装基板上に搭載し、それが接続されるシステムの応
   用目的応じて記憶容量を拡張可能に構成することを特徴
   とする可逆メモリ装置。
2. 【請求項２】 上記スタックメモリは、スタックメモリ
   のアドレスを格納すするアドレスマップと、このアドレ
   スマップのアドレスを格納するアドレスマップポインタ
   と、上記アドレスマップの戻り用のアドレスを格納する
   バックワードポインタと、スタックポインタに格納され
   たアドレスにより指定されるデータ用メモリとを含み、
   上記コントローラにはデータの論理的時間変数を決める
   スタックカウンタと、上記スタックカウンタにより指定
   されるエポックポインタと、上記スタックメモリのスタ
   ックポインタとを含むものであることを特徴とする請求
   項１の可逆メモリ装置。
3. 【請求項３】 上記実装基板上においては、書き込みを
   行わないでインクリメントされたエポックの回数を格納
   するデプリケートカウンタも外付けされて搭載されるも
   のであることを特徴とする請求項１又は２の可逆メモリ
   装置。
4. 【請求項４】 上記エポックポインタ及びデプリケート
   カウンタを除くコントローラを構成する回路は１つの半
   導体集積回路により構成されるものであることを特徴と
   する請求項１、２又は３の可逆メモリ装置。
5. 【請求項５】 スタックメモリとそのコントローラから
   なり、新しいデータを書き込んだメモリの内容を基に戻
   して失われたデータを復元する機能を持つ可逆メモリ装
   置において、スタックメモリを構成する複数からなるメ
   モリとコントローラとの間及びシステム側とを共通化さ
   れたアドレス用とデータ用のバスによりそれぞれ接続す
   ることを特徴とする可逆メモリ装置。
6. 【請求項６】 上記スタックメモリは、スタックメモリ
   のアドレスを格納すするアドレスマップと、このアドレ
   スマップのアドレスを格納するアドレスマップポインタ
   と、上記アドレスマップの戻り用のアドレスを格納する
   バックワードポインタト、スタックポインタに格納され
   たアドレスにより指定されるデータ用メモリとを含み、
   上記コントローラにはデータの論理的時間変数を決める
   スタックカウンタにより指定されるエポックポインタを
   含むものであり、共通化されたアドレスバスにはアドレ
   スマップのアドレス端子、アドレスマップポインタのデ
   ータ端子及びコントローラのアドレス端子が接続され、
   共通化されたデータバスにはバックワードポインタのデ
   ータ端子、アドレスマップのデータ端子、データ用メモ
   リのデータ端子、エポックポインタのデータ端子、ラッ
   チ回路の入力端子及びコントローラのデータ端子が接続
   され、共通化された内部バスにはラッチ回路の出力端
   子、エポックポインタのアドレス端子、バックワードポ
   インタのアドレス端子、データ用メモリのアドレス端子
   及びアドレスマップポインタのアドレス端子が接続され
   るものであることを特徴とする請求項５の可逆メモリ装
   置。
7. 【請求項７】 上記アドレスバス、データバス及び内部
   バスは実装基板上に構成され、それが接続されるシステ
   ム仕様に応じて記憶容量が拡張可能にされるものである
   ことを特徴とする請求項５又は６の可逆メモリ装置。