JPH0222578A - 半導体試験装置のパターンシーケンス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体試験装置のパターンシーケンス制御回
路に関する。

「従来の技術」 パターンプログラム内でパターンループを多重に構成す
る場合従来においては第３図に示すよへに構成していた
。バス１１からのデータがレジスタ１２ａ、１２ｂに格
納され、レジスタ１２ａ。

１２ｂのデータがループ回数初期値としてループカウン
タ１３ａ、１３ｂにそれぞれロードされる。

第４図に示すように１つおきのクロックでループカウン
タ１３ａ、１３ｂが交互に−ｌされ、ループカウンタ１
３ａ、１３ｂはゼロフラグが立つまでカウントダウンさ
れ、マルチプレクサ１４で使用すべきカウンタのゼロフ
ラグが選択され、パターンシーケンス制御部へ与えられ
、ループカウンタ１３ａ、１３ｂの動作が制御される。

例えばパターンプログラムのＢＢ番地に、ループカウン
タ１３ａを１だけカウントダウンしてｃｃ番地へ分岐し
、ゼロフラグが立つと次の番地へ抜けるという命令があ
り、ＣＣ番地にはループカウンタ１３ｂを１だけカウン
トダウンしてＢＢ番地へ分岐し、ゼロフラグが立つと次
の番地へ抜けるという命令があり、パターンシーケンス
にループが組まれる。そのループの使用回数がループカ
ウンタ１３ａ、１３ｂにより制御される。

従来においてはループごとにループカウンタを設けてお
り、ループを１つ増加するためにはレジスタとループカ
ウンタとをそれぞれ１つ必要となり、ループ数に比例し
て回路規模が大きくなり、多重ループを組むには適さな
い。

「課題を解決するための手段」 この発明によれば各パターンループと対応し、そのルー
プ回数の初期値が格納される第１メモリと、各パターン
ループの途中のループ回数が格納される第２メモリとが
設けられる。第１メモリの読出し出力と、第２メモリの
読出し出力との一方がマルチプレクサで選択され、その
マルチプレクサの出力はカウンタにプリセットされ、そ
のカウンタの計数内容が途中のループ回数として第２メ
モリに格納される。各パターンループごとに第１メモリ
、第２メモリの何れかの対応アドレスが読出され、その
読出された出力はカウンタにセントされ、そのカウンタ
が１減算され、その減算結果が第２メモリのループ対応
アドレスに書込まれる。

「実施例」 第１図はこの発明の実施例を示す。メモリ２１には各ル
ープと対応したアドレスにそのループの初期値がバスＩ
Ｉから格納される。メモリ２２には各ループと対応した
アドレスにそのループ途中の回数が格納される。メモリ
２１．２２の各続出し出力はマルチプレクサ２３で選択
されてカウンタ２４にセットされる。カウンタ２４の計
数内容はラッチ２５を介して途中のループ回数としてメ
モリ２２のループ対応アドレスに格納される。メモリコ
ントローラ２Ｇはメモリ２１．２２の書込み先の選択と
、マルチプレクサ２３の選択を制御する。

ループが二つの場合の動作例を第２図に示す。

メモリ２７には各ループと対応したアドレスにカウント
ダウン後に発生したゼロフラグが書き込まれる。第２図
に示すように位相の異なる４種類のクロックを用いてい
る。クロック１はパターンシーケンス制御部全体のタイ
ミングを決めており、このクロックｌでパターンシーケ
ンス制御の次の動きが決められる。クロック２はカウン
タ２４にメモリからのデータをセットするクロック、ク
ロック３はクロック２でセントされたデータをデクリメ
ント（−１）するクロック、クロ７り４はクロック３で
デクリメントされた結果をメモリ２２に書込むクロック
である。

カウンタ２４のデクリメント命令が来るとメモ１７２１
．２２にアドレスａが与えられ、最初はメモリ２１の読
出し出力が選択され、そのデータＡ。

がクロック２によりカウンタ２４にセットされ（ＬＤＡ
）　、クロック３でそのデータはデクリメントされてＡ
Ｉ　となり、最後のクロック４でメモリ２２のアドレス
ａへ書込まれる。

次のクロック１でメモリ２１．２２にアドレスｂが与え
られ、メモリ２１の読出し出力が選択されてデータＢ６
がカウンタ２４にセットされ（ＬＤＢ）　、そのデータ
はデクリメントされてＢ、となり、そのデータはメモリ
２２のアドレスｂへ書込まれる。次のクロックｌでメモ
リ２１．２２にアドレスａが与えられ、その読出し出力
はメモリ２２が選択され、そのデータＡ、がカウンタ２
４にセットされ、これがデクリメントされてＡＩとなり
、そのデータＡ！はメモリ２２のアドレスａに書込まれ
る。次のクロックｌでメモリ２１．２２にアドレスｂが
与えられ、その読出し出力はメモＩＪ２２が選択され、
データＢ＋がカウンタ２４にセットされ、これがデクリ
メントされてＢ２となり、このデータＢ２がメモリ２２
のアドレスｂに書込まれる。

以下同様にしてクロック１ごとにメモリ２２のアドレス
ａ、ｂのデータが交互に選択されてカウンタ２４にセッ
トされ、そのデータはデクリメントされて、メモリ２２
の対応アドレスに書込まれることが繰返される。この動
作においてカウンタ２４のデータがゼロになるとゼロフ
ラグが立ち、これがパターンシーケンス制御部へ与えら
れる。

同時にメモリ２７にゼロフラグが書き込まれ、次回の読
出し出力としてメモリ２１が選択される様な制御を行う
。

「発明の効果」 以上述べたようにこの発明によれば２つのメモリと１つ
のカウンタとにより複数のループカウンタが存在する場
合と同等の働きが行われ、メモリアドレスの制御を１ビ
ット増すだけで、ループカウンタの数を倍に増加したの
と同じ効果があり、ハード規模をほとんど変えずに多重
ループが実現できる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
その動作例を示すタイムチャート、第３図は従来のパタ
ーンシーケンス制御回路を示すブロック図、第４図はそ
の動作の説明に供するタイムチャートである。

Claims (1)

【特許請求の範囲】
1. （１）各パターンループと対応しそのループ回数の初期
   値が格納される第１メモリと、 各パターンループの途中のループ回数が格納される第２
   メモリと、 上記第１メモリの読出し出力と、上記第２メモリの読出
   し出力との一方を選択するマルチプレクサと、 そのマルチプレクサの出力がプリセットされ、計数内容
   を上記第２メモリへ格納するカウンタとを有し、 上記各パターンループごとに上記第１メモリ、第２メモ
   リの何れかを読出して上記カウンタへセットし、そのカ
   ウンタの減算した結果を上記第２メモリのループ対応ア
   ドレスに書込む半導体試験装置のパターンシーケンス制
   御回路。