JPH097394A - ダイナミックｂｔ可能な半導体集積回路 - Google Patents
ダイナミックｂｔ可能な半導体集積回路Info
- Publication number
- JPH097394A JPH097394A JP7149306A JP14930695A JPH097394A JP H097394 A JPH097394 A JP H097394A JP 7149306 A JP7149306 A JP 7149306A JP 14930695 A JP14930695 A JP 14930695A JP H097394 A JPH097394 A JP H097394A
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- JP
- Japan
- Prior art keywords
- frequency
- address
- circuit
- mode
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】メモリを搭載した半導体集積回路で、ダイナミ
ックＢＴ時に疑似ランダムアクセスを行う。 【構成】メモリを搭載した半導体集積回路において発振
回路５および６を設け、ＢＴ時にはスキャン接続された
アドレスＦ／Ｆ３および４に、発振回路６の出力がセッ
トされる。このときのクロックは発振回路５の出力であ
り、両者の周波数をわずかに異なるように設計すること
により、メモリ１および２に対し疑似的なランダムアク
セスを行う。
ックＢＴ時に疑似ランダムアクセスを行う。 【構成】メモリを搭載した半導体集積回路において発振
回路５および６を設け、ＢＴ時にはスキャン接続された
アドレスＦ／Ｆ３および４に、発振回路６の出力がセッ
トされる。このときのクロックは発振回路５の出力であ
り、両者の周波数をわずかに異なるように設計すること
により、メモリ１および２に対し疑似的なランダムアク
セスを行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にメモリのダイナミックバーンインテスト（ＢＴ）を
可能とした半導体集積回路に関する。
特にメモリのダイナミックバーンインテスト（ＢＴ）を
可能とした半導体集積回路に関する。
【０００２】
【従来の技術】一般に、半導体集積回路は信頼性評価時
に、電源バイアスをかけて試験を行うバーンインテスト
（ＢＴ）を行う。ところが、メモリを搭載した半導体集
積回路においては電源バイアスをかけたのみではメモリ
セルが活性化されず、十分な信頼性評価を実施例できな
い。このため種々の方法が提案されている。
に、電源バイアスをかけて試験を行うバーンインテスト
（ＢＴ）を行う。ところが、メモリを搭載した半導体集
積回路においては電源バイアスをかけたのみではメモリ
セルが活性化されず、十分な信頼性評価を実施例できな
い。このため種々の方法が提案されている。
【０００３】例えば、特開平２−１４６１８６によれ
ば、図４に示すように、シフトレジスタ１０１および１
０２、切換回路２０１および２０２ＲＡＭ、ブロック３
０１および３０２、カウンタ４０１、並列１直列シフト
切換制御回路４０２、制御信号入力５０１を有してい
る。クロック発生回路により発生するクロックが入力５
０１に印加されこのクロックがカウンタ４０１を動作さ
せ、並列１直列シフト切換回路４０２により直列データ
に変換されたカウンタの内容は、シフトレジスタ１０
１，１０２および切換回路２０１，２０２を通じてＲＡ
Ｍブロック３０１，３０２へ送出される。シフトレジス
タ１０１および１０２はＲＡＭブロック３０１，３０２
に対するアドレスデータであって、信頼性試験時に、全
メモリセルにアクセスすることが可能となる。
ば、図４に示すように、シフトレジスタ１０１および１
０２、切換回路２０１および２０２ＲＡＭ、ブロック３
０１および３０２、カウンタ４０１、並列１直列シフト
切換制御回路４０２、制御信号入力５０１を有してい
る。クロック発生回路により発生するクロックが入力５
０１に印加されこのクロックがカウンタ４０１を動作さ
せ、並列１直列シフト切換回路４０２により直列データ
に変換されたカウンタの内容は、シフトレジスタ１０
１，１０２および切換回路２０１，２０２を通じてＲＡ
Ｍブロック３０１，３０２へ送出される。シフトレジス
タ１０１および１０２はＲＡＭブロック３０１，３０２
に対するアドレスデータであって、信頼性試験時に、全
メモリセルにアクセスすることが可能となる。
【０００４】
【発明が解決しようとする課題】この、従来の半導体集
積回路においては、ＢＴ時において、読出し状態のみし
かテストできないという問題点と、全アドレスをアクセ
スしているが、カウンタの出力を用いて順次アクセスし
ているため、アクセス順序が固定的になり、いわゆるラ
ンダムアクセス状態のテストが実施できないという問題
点を有する。
積回路においては、ＢＴ時において、読出し状態のみし
かテストできないという問題点と、全アドレスをアクセ
スしているが、カウンタの出力を用いて順次アクセスし
ているため、アクセス順序が固定的になり、いわゆるラ
ンダムアクセス状態のテストが実施できないという問題
点を有する。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、第１のよび第２の発振回路と、少なくともアドレス
データ入力をフリップフロップ群を介して行うメモリ
と、前記第１の発振回路の出力またはノーマルクロック
の一方を選択して出力する第２の選択回路を有する。
は、第１のよび第２の発振回路と、少なくともアドレス
データ入力をフリップフロップ群を介して行うメモリ
と、前記第１の発振回路の出力またはノーマルクロック
の一方を選択して出力する第２の選択回路を有する。
【０００６】
【作用】第１の発振回路と第２の発振回路の発振周波数
をわずかにずらせて設計することにより、ＢＴ試験時
に、メモリに対し疑似ランダムアクセスを行う。また、
読出し、書込みを行い、書込みデータもランダムパタン
となる。
をわずかにずらせて設計することにより、ＢＴ試験時
に、メモリに対し疑似ランダムアクセスを行う。また、
読出し、書込みを行い、書込みデータもランダムパタン
となる。
【０００７】
【実施例】次に、本発明について図を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
端子５００には、ＢＴモードであるかどうかを示すＢＴ
信号５０が印加される。発振回路５はＢＴ信号５０が
「ＢＴモード」の時に動作し、周波数ｆ１の信号を線５
４から送出する。同様に、発振回路６はＢＴ信号５０が
「ＢＴモード」の時に動作し、周波数ｆ１とわずかに異
なる周波数ｆ２の信号を線５７から送出する。セレクタ
７は通常動作で用いるノーマルクロック５１と、発振回
路５の出力５４を受け、ＢＴ信号５０が「ＢＴモード」
の場合は、発振回路５の信号５４を、通常動作を示す
「ノーマルモード」の場合はノーマルクロック５１を線
５５から出力する。セレクタ８はスキャン信号５２と発
振回路６の出力５７を受け、ＢＴ信号５０が「ＢＴモー
ド」の場合は発振回路６の信号５７を、「ノーマルモー
ド」の場合はスキャン信号５２を線５６から出力する。
アドレスフリップフロップ（以下Ｆ／Ｆ）３および４は
セレクタ７と線５５によって接続されており、線５５か
らのクロック信号によって、メモリ１およびメモリ２に
対するアドレスデータをセットする。（アドレスデータ
は図示せず）セットされたアドレスデータは、線５９お
よび線５０によりメモリ１およびメモリ２に送出され
る。アドレスＦ／Ｆ３および４は、メモリ１およびメモ
リ２のアドレスビット分のＦ／Ｆから成り、図２に示す
ように各々のＦ／Ｆがスキャンパス接続されている。上
記のＦ／Ｆは、シフトモード信号（図示せず）が「シフ
トモード」の時に、ノーマルクロック５１により、前段
のＦ／Ｆの出力をとり込む。また、セレクタ８の出力５
６はアドレスＦ／Ｆ３の最初のスキャン入力と接続し、
アドレスＦ／Ｆ３の最後のスキャン出力とアドレスＦ／
Ｆ４の最初のスキャン入力は線５８により接続されてい
る。また、アドレスＦ／Ｆ４の最後のスキャン出力は、
線５３により次のスキャン入力へと接続される（図示せ
ず）。
る。図１は本発明の一実施例を示すブロック図である。
端子５００には、ＢＴモードであるかどうかを示すＢＴ
信号５０が印加される。発振回路５はＢＴ信号５０が
「ＢＴモード」の時に動作し、周波数ｆ１の信号を線５
４から送出する。同様に、発振回路６はＢＴ信号５０が
「ＢＴモード」の時に動作し、周波数ｆ１とわずかに異
なる周波数ｆ２の信号を線５７から送出する。セレクタ
７は通常動作で用いるノーマルクロック５１と、発振回
路５の出力５４を受け、ＢＴ信号５０が「ＢＴモード」
の場合は、発振回路５の信号５４を、通常動作を示す
「ノーマルモード」の場合はノーマルクロック５１を線
５５から出力する。セレクタ８はスキャン信号５２と発
振回路６の出力５７を受け、ＢＴ信号５０が「ＢＴモー
ド」の場合は発振回路６の信号５７を、「ノーマルモー
ド」の場合はスキャン信号５２を線５６から出力する。
アドレスフリップフロップ（以下Ｆ／Ｆ）３および４は
セレクタ７と線５５によって接続されており、線５５か
らのクロック信号によって、メモリ１およびメモリ２に
対するアドレスデータをセットする。（アドレスデータ
は図示せず）セットされたアドレスデータは、線５９お
よび線５０によりメモリ１およびメモリ２に送出され
る。アドレスＦ／Ｆ３および４は、メモリ１およびメモ
リ２のアドレスビット分のＦ／Ｆから成り、図２に示す
ように各々のＦ／Ｆがスキャンパス接続されている。上
記のＦ／Ｆは、シフトモード信号（図示せず）が「シフ
トモード」の時に、ノーマルクロック５１により、前段
のＦ／Ｆの出力をとり込む。また、セレクタ８の出力５
６はアドレスＦ／Ｆ３の最初のスキャン入力と接続し、
アドレスＦ／Ｆ３の最後のスキャン出力とアドレスＦ／
Ｆ４の最初のスキャン入力は線５８により接続されてい
る。また、アドレスＦ／Ｆ４の最後のスキャン出力は、
線５３により次のスキャン入力へと接続される（図示せ
ず）。
【０００８】以上の様な構成で、本発明の実施例の動作
について説明する。まず、通常動作時は、ＢＴ信号５０
が「ノーマルモード」に設定されており、アドレスＦ／
Ｆ３および４はノーマルクロック５１により、所定のア
ドレスデータをセットし、メモリ１および２に対してア
ドレスデータを送出する。また、発振回路５および６は
動作しない。
について説明する。まず、通常動作時は、ＢＴ信号５０
が「ノーマルモード」に設定されており、アドレスＦ／
Ｆ３および４はノーマルクロック５１により、所定のア
ドレスデータをセットし、メモリ１および２に対してア
ドレスデータを送出する。また、発振回路５および６は
動作しない。
【０００９】一方、ＢＴモード時には、ＢＴ信号５０を
「ＢＴモード」とし、さらにシフトモード信号（図示せ
ず）を「シフトモード」とする。この時、発振回路５は
周波数ｆ１，発振回路６は周波数ｆ１とわずかに異なる
周波数ｆ２（ｆ２＝ｆ１＋Δｆ）を発生する。また、ア
ドレスＦ／Ｆ３および４は図２に示すように接続されて
おり、かつ、「シフトモード」であるから３−１を除く
それぞれのアドレスＦ／Ｆ３−２〜３−ｎ，４−１〜４
−ｍは、その前段のアドレスＦ／Ｆの出力３−１〜３ｎ
−１，３−ｎ〜４−ｍ−１を、周波数ｆ１のクロックに
よりセットする。また、「ＢＴモード」であるから、ア
ドレスＦ／Ｆ３−１は発振回路６の出力（周波数ｆ２）
を入力とする。従って、周波数ｆ２の入力データが、次
に周波数の異なる周波数ｆ１のクロックでセットされる
ことになり、疑似的なランダムパターンをアドレスＦ／
Ｆ３および４に発生することができる。このアドレスに
より、メモリ１および２がアクセスされるから、疑似的
なランダムパターンによるダイナミックＢＴが可能とな
る。
「ＢＴモード」とし、さらにシフトモード信号（図示せ
ず）を「シフトモード」とする。この時、発振回路５は
周波数ｆ１，発振回路６は周波数ｆ１とわずかに異なる
周波数ｆ２（ｆ２＝ｆ１＋Δｆ）を発生する。また、ア
ドレスＦ／Ｆ３および４は図２に示すように接続されて
おり、かつ、「シフトモード」であるから３−１を除く
それぞれのアドレスＦ／Ｆ３−２〜３−ｎ，４−１〜４
−ｍは、その前段のアドレスＦ／Ｆの出力３−１〜３ｎ
−１，３−ｎ〜４−ｍ−１を、周波数ｆ１のクロックに
よりセットする。また、「ＢＴモード」であるから、ア
ドレスＦ／Ｆ３−１は発振回路６の出力（周波数ｆ２）
を入力とする。従って、周波数ｆ２の入力データが、次
に周波数の異なる周波数ｆ１のクロックでセットされる
ことになり、疑似的なランダムパターンをアドレスＦ／
Ｆ３および４に発生することができる。このアドレスに
より、メモリ１および２がアクセスされるから、疑似的
なランダムパターンによるダイナミックＢＴが可能とな
る。
【００１０】図３は本発明の実施例の第２の実施例を示
すブロック図である。図３において、メモリ１に対する
書込みデータＦ／Ｆ９およびライトイネーブルＦ／Ｆ１
０，メモリ２に対する書込みデータＦ／Ｆ１１およびラ
イトイネーブル信号１２が、前記アドレスＦ／Ｆととも
にスキャンパス接続されている。この場合、書込みデー
タおよび書込みの制御信号に対しても、疑似的なランダ
ムパターンが与えられるので、ダイナミックＢＴ時に疑
似的な読出し／書込みを行うことができる。
すブロック図である。図３において、メモリ１に対する
書込みデータＦ／Ｆ９およびライトイネーブルＦ／Ｆ１
０，メモリ２に対する書込みデータＦ／Ｆ１１およびラ
イトイネーブル信号１２が、前記アドレスＦ／Ｆととも
にスキャンパス接続されている。この場合、書込みデー
タおよび書込みの制御信号に対しても、疑似的なランダ
ムパターンが与えられるので、ダイナミックＢＴ時に疑
似的な読出し／書込みを行うことができる。
【００１１】
【発明の効果】以上説明したように、本発明は、少なく
ともアドレス入力をフリップフロップ群を介して行うメ
モリを有する半導体集積回路において、第１および第２
の発振回路を設け、その発振周波数をわずかに異なるよ
うに設定しているので、疑似的なダイナミックＢＴ試験
を実施できるという効果を有する。
ともアドレス入力をフリップフロップ群を介して行うメ
モリを有する半導体集積回路において、第１および第２
の発振回路を設け、その発振周波数をわずかに異なるよ
うに設定しているので、疑似的なダイナミックＢＴ試験
を実施できるという効果を有する。
【図１】本発明の一実施例のブロック図。
【図２】図１に示すＦ／Ｆの詳細な図。
【図３】本発明の第２の実施例のブロック図。
【図４】従来例を示すブロック図。
１，２ メモリ ３，４ アドレスフリップフロップ ５，６ 発振回路 ７，８ セレクタ ９，１１ 書込みデータフリップフロップ １０，１２ ライトイネーブルフリップフロップ
Claims (1)
- 【請求項１】 第１の発振回路と、前記第１の発振回路
と発振周波数が異なる第２の発振回路と、少なくともア
ドレス入力をフリップフロップ群を介して行うメモリ
と、モード指定信号に応じて前記第１の発振回路の出力
またはノーマルクロックの一方を選択して出力する第１
の選択回路と、前記モード指定信号に応じて前記第２の
発振回路の出力またはスキャンデータの一方を選択して
出力する第２の選択回路とを有し、前記モード指定信号
が通常使用を示す時には前記フリップフロップによりセ
ットされ、前記モード指定信号がＢＴモードを示す時に
は前記フリップフロップ群に対するアドレス及び入力デ
ータは前記第１の発振回路の出力によりセットされ、か
つ、スキャンパス接続された前記メモリのフリップフロ
ップ群の入力データは、前記第２の選択回路から出力さ
れるデータからなることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149306A JPH097394A (ja) | 1995-06-16 | 1995-06-16 | ダイナミックｂｔ可能な半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149306A JPH097394A (ja) | 1995-06-16 | 1995-06-16 | ダイナミックｂｔ可能な半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097394A true JPH097394A (ja) | 1997-01-10 |
Family
ID=15472259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149306A Pending JPH097394A (ja) | 1995-06-16 | 1995-06-16 | ダイナミックｂｔ可能な半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH097394A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63117276A (ja) * | 1986-11-05 | 1988-05-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02146186A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | ランダムアクセスメモリ装置 |
| JPH03204721A (ja) * | 1990-01-08 | 1991-09-06 | Hitachi Ltd | 乱数発生回路 |
| JPH05250900A (ja) * | 1992-03-09 | 1993-09-28 | Mitsubishi Electric Corp | テスト機能付き半導体集積回路 |
-
1995
- 1995-06-16 JP JP7149306A patent/JPH097394A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63117276A (ja) * | 1986-11-05 | 1988-05-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02146186A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | ランダムアクセスメモリ装置 |
| JPH03204721A (ja) * | 1990-01-08 | 1991-09-06 | Hitachi Ltd | 乱数発生回路 |
| JPH05250900A (ja) * | 1992-03-09 | 1993-09-28 | Mitsubishi Electric Corp | テスト機能付き半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971224 |