CN115798544B - 一种读写电路、读写方法和存储器 - Google Patents

Abstract

本公开实施例提供了一种读写电路、读写方法和存储器，该读写电路包括：写驱动电路，用于向数据线进行预充电并将待写入数据写入至数据线；控制电路，在掩码写模式下，控制电路用于在数据读取后至数据写入前控制写驱动电路停止向数据线进行预充电；在未处于掩码写模式时，控制电路用于在数据写入前控制写驱动电路向数据线进行预充电。这样，在掩码写模式下，通过控制电路来控制写驱动电路在数据读取后至数据写入前停止向数据线进行预充电，从而能够节省掩码写模式时的电流，并且提高掩码写模式时数据写入的速度。

Description

一种读写电路、读写方法和存储器

技术领域

本公开涉及半导体技术领域，尤其涉及一种读写电路、读写方法和存储器。

背景技术

动态随机存取存储器（Dynamic Random Access Memory，DRAM）是一种半导体存储器，主要的作用原理是利用电容内存储的电荷量来代表一个二进制比特是1还是0。在DRAM中，通常情况下在数据读取（Read）开始前和结束后会将数据线预充电到电源电压（VCC）。

其中，掩码写模式（Mask Write）包括读取操作（Pseudo Read）和写入操作（WriteBack）。而在相关技术中，在Pseudo Read和Write Back之间也会将数据线预充电到电源电压，从而造成电流浪费。

发明内容

本公开实施例提供了一种读写电路、读写方法和存储器，能够节省掩码写模式时的电流，并且可以提高掩码写模式时数据写入的速度。

第一方面，本公开实施例提供了一种读写电路，包括：

写驱动电路，用于向数据线进行预充电并将待写入数据写入至所述数据线；

控制电路，在掩码写模式下，所述控制电路用于在数据读取后至数据写入前控制所述写驱动电路停止向所述数据线进行预充电；在未处于掩码写模式时，所述控制电路用于在数据写入前控制所述写驱动电路向所述数据线进行预充电。

在一些实施例中，所述控制电路包括第一逻辑电路和第二逻辑电路，其中：

所述第一逻辑电路，用于接收放大使能信号和掩码写入标识信号，并对所述放大使能信号和所述掩码写入标识信号进行逻辑运算，生成第一中间信号；

所述第二逻辑电路，用于接收读使能信号和所述第一中间信号，并对所述读使能信号和所述第一中间信号进行逻辑运算，生成预充电信号；

其中，所述掩码写入标识信号用于指示所述读写电路是否处于掩码写模式，所述预充电信号用于控制所述写驱动电路是否向所述数据线进行预充电。

在一些实施例中，在所述掩码写入标识信号处于第一电平状态时，所述读写电路处于掩码写模式，以使所述预充电信号在数据读取后至数据写入前控制所述写驱动电路停止向所述数据线进行预充电；

在所述掩码写入标识信号处于第二电平状态时，所述读写电路未处于掩码写模式，以使所述预充电信号在数据写入前控制所述写驱动电路向所述数据线进行预充电。

在一些实施例中，所述读写电路还包括读驱动电路，其中：

所述读驱动电路，用于放大所述数据线上的数据；其中，所述放大使能信号用于在数据读取时控制电源向所述读驱动电路提供电源电压。

在一些实施例中，所述第一逻辑电路包括第一非门、第一与非门和第二非门，其中：

所述第一非门的输入端用于接收所述掩码写入标识信号，所述第一非门的输出端与所述第一与非门的第二输入端连接；

所述第一与非门的第一输入端用于接收所述放大使能信号，所述第一与非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端用于输出所述第一中间信号。

在一些实施例中，所述第二逻辑电路包括锁存电路，其中：

所述锁存电路的第一输入端用于接收所述读使能信号，所述锁存电路的第二输入端用于接收所述第一中间信号，所述锁存电路的输出端用于输出所述预充电信号。

在一些实施例中，所述第二逻辑电路还包括第一脉冲生成电路和第二脉冲生成电路，其中：

所述第一脉冲生成电路的输入端用于接收所述读使能信号，并用于根据所述读使能信号的上升沿生成第一脉冲，将所述第一脉冲提供给所述锁存电路的第一输入端；

所述第二脉冲生成电路的输入端用于接收所述第一中间信号，并用于根据所述第一中间信号的下降沿生成第二脉冲，将所述第二脉冲提供给所述锁存电路的第二输入端。

在一些实施例中，所述第一脉冲生成电路包括第三非门、第一延迟电路和第二与非门，其中：

所述第三非门的输入端用于接收所述读使能信号，所述第三非门的输出端与所述第一延迟电路的输入端连接，所述第一延迟电路的输出端与所述第二与非门的第二输入端连接，所述第二与非门的第一输入端用于接收所述读使能信号，所述第二与非门的输出端作为所述第一脉冲生成电路的输出端与所述锁存电路的第一输入端连接。

在一些实施例中，所述第二脉冲生成电路包括第四非门、第二延迟电路和第一或非门，其中：

所述第四非门的输入端用于接收所述第一中间信号，所述第四非门的输出端与所述第二延迟电路的输入端连接，所述第二延迟电路的输出端与所述第一或非门的第二输入端连接，所述第一或非门的第一输入端用于接收所述第一中间信号，所述第一或非门的输出端作为所述第二脉冲生成电路的输出端与所述锁存电路的第二输入端连接。

在一些实施例中，所述锁存电路包括第三与非门和第四与非门，其中：

所述第三与非门的第一输入端与所述第一脉冲生成电路的输出端连接，所述第三与非门的第二输入端与所述第四与非门的输出端连接；

所述第四与非门的第一输入端与所述第三与非门的输出端连接，所述第四与非门的第二输入端与所述第二脉冲生成电路的输出端连接，且所述第三与非门的输出端作为所述锁存电路的输出端用于输出所述预充电信号。

在一些实施例中，所述第一电平状态为高电平状态，所述第二电平状态为低电平状态。

在一些实施例中，所述写驱动电路包括驱动电路和预充电电路，其中：

所述驱动电路，用于根据写控制信号将所述待写入数据写入至所述数据线；

所述预充电电路，用于根据预充电信号向所述数据线进行预充电。

在一些实施例中，所述驱动电路包括第一驱动电路和第二驱动电路，所述数据线包括全局数据线和互补全局数据线，其中：

所述第一驱动电路，用于根据所述写控制信号将所述待写入数据写入至所述全局数据线；

所述第二驱动电路，用于根据所述写控制信号将所述待写入数据写入至所述互补全局数据线。

在一些实施例中，所述第一驱动电路包括第一上拉电路和第一下拉电路，其中：

所述第一上拉电路，用于根据所述待写入数据和所述写控制信号上拉所述全局数据线的电位；

所述第一下拉电路，用于根据所述待写入数据下拉所述全局数据线的电位。

在一些实施例中，所述第一上拉电路包括第五与非门和第一P型晶体管；所述第一下拉电路包括第五非门和第一N型晶体管，其中：

所述第五与非门的第一输入端用于接收所述待写入数据，所述第五与非门的第二输入端用于接收所述写控制信号，所述第五与非门的输出端与所述第一P型晶体管的栅极端连接；

所述第五非门的输入端用于接收所述待写入数据，所述第五非门的输出端与所述第一N型晶体管的栅极端连接；

所述第一P型晶体管的第二端与电源电压连接，所述第一N型晶体管的第二端与接地端连接，所述第一P型晶体管的第一端和所述第一N型晶体管的第一端均与所述全局数据线连接。

在一些实施例中，所述第二驱动电路包括第二上拉电路和第二下拉电路，其中：

所述第二上拉电路，用于根据所述待写入数据上拉所述互补全局数据线的电位；

所述第二下拉电路，用于根据所述待写入数据和所述写控制信号下拉所述互补全局数据线的电位。

在一些实施例中，所述第二上拉电路包括第六非门、第七非门和第二P型晶体管；所述第二下拉电路包括第八非门、第三或非门和第二N型晶体管，其中：

所述第六非门的输入端用于接收所述待写入数据，所述第六非门的输出端与所述第七非门的输入端连接，所述第七非门的输出端与所述第二P型晶体管的栅极端连接；

所述第八非门的输入端用于接收所述写控制信号，所述第八非门的输出端与所述第三或非门的第二输入端连接，所述第三或非门的第一输入端与所述第六非门的输出端连接，所述第三或非门的输出端与所述第二N型晶体管的栅极端连接；

所述第二P型晶体管的第二端与电源电压连接，所述第二N型晶体管的第二端与接地端连接，所述第二P型晶体管的第一端和所述第二N型晶体管的第一端均与所述互补全局数据线连接。

在一些实施例中，所述预充电电路包括第九非门、第十非门、第三P型晶体管、第四P型晶体管和第五P型晶体管，其中：

所述第九非门的输入端用于接收所述预充电信号，所述第九非门的输出端与所述第十非门的输入端连接，所述第十非门的输出端与所述第三P型晶体管的栅极端连接；所述第三P型晶体管的第二端与全局数据线连接，所述第三P型晶体管的第一端与互补全局数据线连接；

所述第四P型晶体管和所述第五P型晶体管的栅极端均与所述第十非门的输出端连接；所述第四P型晶体管的第二端与电源电压连接，所述第四P型晶体管的第一端与所述全局数据线连接；所述第五P型晶体管的第二端与电源电压连接，所述第五P型晶体管的第一端与所述互补全局数据线连接。

在一些实施例中，所述数据线包括全局数据线和互补全局数据线，所述写驱动电路包括第二与门、第二或非门、第一P型晶体管、第五非门、第一N型晶体管、第九非门、第十非门、第三P型晶体管、第六非门、第四或非门、第二P型晶体管、第八非门、第三或非门和第二N型晶体管，其中：

所述第二与门的第一输入端用于接收所述待写入数据，所述第二与门的第二输入端用于接收写控制信号，所述第二与门的输出端与所述第二或非门的第一输入端连接，所述第九非门的输入端用于接收预充电信号，所述第九非门的输出端分别与所述第二或非门的第二输入端、所述第十非门的输入端和所述第四或非门的第一输入端连接，所述第二或非门的输出端与所述第一P型晶体管的栅极端连接；所述第五非门的输入端用于接收所述待写入数据，所述第五非门的输出端与所述第一N型晶体管的栅极端连接；所述第一P型晶体管的第二端与电源电压连接，所述第一N型晶体管的第二端与接地端连接；

所述第六非门的输入端用于接收所述待写入数据，所述第六非门的输出端分别与所述第四或非门的第二输入端和所述第三或非门的第一输入端连接，所述第四或非门的输出端与所述第二P型晶体管的栅极端连接；所述第八非门的输入端用于接收所述写控制信号，所述第八非门的输出端与所述第三或非门的第二输入端连接，所述第三或非门的输出端与所述第二N型晶体管的栅极端连接；所述第二P型晶体管的第二端与电源电压连接，所述第二N型晶体管的第二端与接地端连接；

所述第十非门的输出端与所述第三P型晶体管的栅极端连接；所述第一P型晶体管的第一端、所述第一N型晶体管的第一端和所述第三P型晶体管的第二端均与全局数据线连接；所述第二P型晶体管的第一端、所述第二N型晶体管的第一端和所述第三P型晶体管的第一端均与互补全局数据线连接。

第二方面，本公开实施例提供了一种读写方法，所述方法包括：

通过写驱动电路向数据线进行预充电并将待写入数据写入至所述数据线；

在掩码写模式下，通过控制电路在数据读取后至数据写入前控制所述写驱动电路停止向所述数据线进行预充电；在未处于掩码写模式时，通过所述控制电路在数据写入前控制所述写驱动电路对所述数据线进行预充电。

第三方面，本公开实施例提供了一种存储器，所述存储器包括如第一方面中任一项所述的读写电路。

本公开实施例提供了一种读写电路、读写方法和存储器，该读写电路包括：写驱动电路，用于向数据线进行预充电并将待写入数据写入至数据线；控制电路，在掩码写模式下，控制电路用于在数据读取后至数据写入前控制写驱动电路停止向数据线进行预充电；在未处于掩码写模式时，控制电路用于在数据写入前控制写驱动电路向数据线进行预充电。这样，对于控制电路而言，可以根据当前操作模式来确定是否控制写驱动电路停止向数据线进行预充电；只有在当前操作模式为掩码写模式时，这时候通过控制电路控制写驱动电路在数据读取后至数据写入前停止向数据线进行预充电，从而能够节省掩码写模式时的电流，并且可以提高掩码写模式时数据写入的速度，进而提高存储器性能。

附图说明

图1为一种数据写入电路的组成结构示意图；

图2为一种数据写入电路的信号时序示意图；

图3为本公开实施例提供的一种读写电路的组成结构示意图一；

图4为本公开实施例提供的一种读写电路的组成结构示意图二；

图5为本公开实施例提供的一种读写电路的组成结构示意图三；

图6为本公开实施例提供的一种第一逻辑电路的组成结构示意图一；

图7为本公开实施例提供的一种第一逻辑电路的组成结构示意图二；

图8为本公开实施例提供的一种第二逻辑电路的组成结构示意图一；

图9为本公开实施例提供的一种第二逻辑电路的组成结构示意图二；

图10为本公开实施例提供的一种第二逻辑电路的组成结构示意图三；

图11为本公开实施例提供的一种第一脉冲生成电路的组成结构示意图；

图12为本公开实施例提供的一种第二脉冲生成电路的组成结构示意图；

图13为本公开实施例提供的一种信号时序示意图一；

图14为本公开实施例提供的一种信号时序示意图二；

图15为本公开实施例提供的一种写驱动电路的详细结构示意图一；

图16为本公开实施例提供的一种写驱动电路的详细结构示意图二；

图17A为本公开实施例提供的一种控制电路的详细结构示意图一；

图17B为本公开实施例提供的一种控制电路的详细结构示意图二；

图18为本公开实施例提供的一种信号时序示意图三；

图19为本公开实施例提供的一种读写转换电路的详细结构示意图；

图20为本公开实施例提供的一种读驱动电路的详细结构示意图；

图21为本公开实施例提供的一种读写方法的流程示意图；

图22为本公开实施例提供的一种存储器的组成结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关申请，而非对本公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

对本公开实施例进行进一步详细说明之前，先对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释：

动态随机存取存储器（Dynamic Random Access Memory，DRAM）；

错误检查与纠正（Error Checking and Correcting，ECC）；

P型金属氧化物半导体场效应管/P型晶体管（Positive channel Metal OxideSemiconductor field effect transistor，PMOS管）；

N型金属氧化物半导体场效应管/N型晶体管（Negative channel Metal OxideSemiconductor field effect transistor，NMOS管）；

本地数据线（Io）；

互补本地数据线（IoN）；

全局数据线（Yio）；

互补全局数据线（YioN）；

灵敏放大器（Sense Amplifier，SA）。

可以理解，掩码写模式包括读取操作和写入操作，也就是说，掩码写模式的过程是先读取数据然后将读出数据中的部分位进行替换，再将替换后的数据进行ECC校验之后重新写入存储器中；其中，对于没有ECC功能的半导体存储器，不需要读取操作，而对于包含ECC功能的半导体存储器，在掩码写时必须要有读取操作。

示例性地，图1为一种数据写入电路的组成结构示意图。如图1所示，该数据写入电路包括写驱动电路和存储阵列。其中，这里的写驱动电路具体可以是DRAM中的2nd SA &Yio的写驱动电路，其与存储阵列（Memory Array）之间具有128条Yio&YioN，以实现数据的写入操作。

在这里，对于DRAM中的2nd SA & Yio，通常情况下在Read开始前和结束后都会把Yio预充电到电源电压（VCC）。另外，Write之间需不需对Yio进行预充电可以通过测试模式信号（Test Mode Signal）来控制。而对于Mask Write来说，Mask Write是一个包含伪读（Pseudo Read） + 回写（Write Back）的操作，其中，伪读是从存储单元读取数据至纠错检错（Error Checking and Correcting，ECC）电路进行纠错检错，但读取的数据并不读出到存储器外部，回写是将伪读读取的部分数据替换后再重新写入原先的存储单元，相关技术是在Pseudo Read到Write Back之间也需要将Yio预充电到VCC，具体参见图2，这里示出了一种数据写入电路的信号时序示意图。如图2所示，在接收到外部命令（Ext.Cmd），也就是掩码写命令（Mask Write Cmd）之后，可以执行掩码写操作。掩码写命令分为读取命令（即Int.Pseudo Read Cmd）和写入命令（即Int. Write Back Cmd），当Int. Pseudo Read Cmd为高电平时，预充电信号（Int. YioEqN）为高电平，不向数据线（Yio/YioN）进行预充电；而在数据读取后至数据写入前，Int. YioEqN由高电平变成低电平，Yio/YioN开始进行预充电直至预充电到VCC，如图2中虚线圈表示。另外，Int. Pseudo Read Cmd、Int. Write Back Cmd和Int. YioEqN都是经过译码之后得到的内部命令或者内部信号。

基于此，本公开实施例提供了一种读写电路，包括：写驱动电路，用于向数据线进行预充电并将待写入数据写入至数据线；控制电路，在掩码写模式下，控制电路用于在数据读取后至数据写入前控制写驱动电路停止向数据线进行预充电；在未处于掩码写模式时，控制电路用于在数据写入前控制写驱动电路向数据线进行预充电。这样，对于控制电路而言，可以根据当前操作模式来确定是否控制写驱动电路停止向数据线进行预充电；只有在当前操作模式为掩码写模式时，这时候通过控制电路控制写驱动电路在数据读取后至数据写入前停止向数据线进行预充电，从而能够节省掩码写模式时的电流，并且可以提高掩码写模式时数据写入的速度，进而提高存储器性能。

下面将结合附图对本公开各实施例进行详细说明。

本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种读写电路的组成结构示意图一。如图3所示，该读写电路10包括：

写驱动电路11，用于向数据线进行预充电并将待写入数据写入至数据线；

控制电路12，在掩码写模式下，控制电路12用于在数据读取后至数据写入前控制写驱动电路11停止向数据线进行预充电；在未处于掩码写模式时，控制电路12用于在数据写入前控制写驱动电路11向数据线进行预充电。

需要说明的是，本公开实施例中写驱动电路11将待写入数据写入的数据线是全局数据线Yio和互补全局数据线YioN，本实施例提供的读写电路10用于数据的读取和写入，具体是在掩码写模式下无需对数据线进行预充电，以达到节省电流的目的。其中，在掩码写模式下，数据写入前需要先进行读取操作；而在未处于掩码写模式时，数据可以是先读取后再写入，也可以是一直进行数据写入，还可以是刷新后再写入等；也就是说，在未处于掩码写模式时，数据写入前不一定是数据读取操作，这里对此不作具体限定。

还需要说明的是，在掩码写模式下，读写电路10中的控制电路12控制写驱动电路11在数据读取后至数据写入前不向数据线进行预充电，从而能够节省掩码写模式时的电流。示例性地，在掩码写模式下，在数据读取后至数据写入前不对Yio/YioN进行预充电，以LPDDR4产品为例，大约可以节省3%的掩码写电流。

还需要说明的是，在读取“1”之后，全局数据线Yio上的电压为1，互补全局数据线YioN上的电位小于或等于VCC-250mV，若回写需要写入“0”到数据线，在需要向数据线进行预充电时，预充电后数据线上的电位均回到VCC，这时候的电压变化是从电源电压变化到0（即VCC---->0），而对于不需要向数据线进行预充电的情况，这时候互补全局数据线YioN的电压变化是从电源电压减去250毫伏（millivolt，mV）变化到0（（VCC-250mV）---->0)，从而在掩码写模式下，在数据读取后至数据写入前不对Yio/YioN进行预充电，还可以提高数据写入的速度。另外，需要注意的是，250mV是数据读取时Yio/YioN的区分（Split）电压差，也就是说，在进行读取的时候，Yio/YioN之间的电压差达到此数值才能被灵敏放大器正确识别和放大。

在一些实施例中，对于读写电路10而言，除了写驱动电路11和控制电路12之外，读写电路还可以包括读写转换电路和读驱动电路（图3未示出），其中：读写转换电路，用于将数据线上的数据写入至本地数据线和互补本地数据线，或者将本地数据线和互补本地数据线中的数据读出至数据线；读驱动电路，用于放大数据线上的数据。

在这里，读写转换电路可以根据写控制信号（WrEn）将全局数据线（Yio）和互补全局数据线（YioN）上的数据写入至本地数据线（Io）和互补本地数据线（IoN）；或者也可以根据读使能信号（RdEn）将本地数据线（Io）和互补本地数据线（IoN）上的数据读出至全局数据线（Yio）和互补全局数据线（YioN）。

进一步地，对于控制电路12而言，在一些实施例中，参见图4，其示出了本公开实施例提供的一种读写电路的组成结构示意图二。如图4所示，控制电路12包括第一逻辑电路121和第二逻辑电路122，其中：

第一逻辑电路121，用于接收放大使能信号和掩码写入标识信号，并对放大使能信号和掩码写入标识信号进行逻辑运算，生成第一中间信号；

第二逻辑电路122，用于接收读使能信号和第一中间信号，并对读使能信号和第一中间信号进行逻辑运算，生成预充电信号；

其中，掩码写入标识信号用于指示读写电路10是否处于掩码写模式，预充电信号用于控制写驱动电路11是否向数据线进行预充电。另外，放大使能信号用于在数据读取时控制电源向读驱动电路提供电源电压。

需要说明的是，如图4所示，第一逻辑电路121的输入端用于接收放大使能信号（YsaEn）和掩码写入标识信号（Mask Write Flag），第一逻辑电路121的输出端用于输出第一中间信号，且第一逻辑电路121的输出端与第二逻辑电路122相连；第二逻辑电路122的输入端用于接收读使能信号和第一中间信号，第二逻辑电路122的输出端用于输出预充电信号（YioEqN）。也就是说，控制电路12接收放大使能信号和读使能信号，并通过引入掩码写入标识信号来指示读写电路10是否处于掩码写模式，进而控制写驱动电路11是否向数据线进行预充电，并且能够通过读使能信号来判断掩码写模式下读操作的结束时间。

在一些实施例中，在掩码写入标识信号处于第一电平状态时，读写电路10处于掩码写模式，以使预充电信号在数据读取后至数据写入前控制写驱动电路11停止向数据线进行预充电；

在掩码写入标识信号处于第二电平状态时，读写电路10未处于掩码写模式时，即未进入掩码写模式，以使预充电信号在数据写入前控制写驱动电路11向数据线进行预充电。

需要说明的是，在本公开实施例中，第一电平状态可以为高电平状态，第二电平状态可以为低电平状态；或者，第一电平状态可以为低电平状态，第二电平状态可以为高电平状态。

也就是说，在本公开实施例中，掩码写入标识信号可以存在高电平和低电平两种电平状态。其中，以第一电平状态为高电平状态，第二电平状态为低电平状态为例，在掩码写入标识信号处于高电平状态时，此时的读写电路10处于掩码写模式；在掩码写入标识信号处于低电平状态时，此时的读写电路10未处于掩码写模式。

进一步地，在一些实施例中，在图4所示读写电路10的基础上，参见图5，其示出了本公开实施例提供的一种读写电路的组成结构示意图三。如图5所示，控制电路12还可以包括接收电路123，其中：

接收电路123，用于接收测试模式信号，并根据测试模式信号生成掩码写入标识信号；其中，若测试模式信号指示进入掩码写模式，则确定掩码写入标识信号处于第一电平状态；若测试模式信号指示不进入掩码写模式，则确定掩码写入标识信号处于第二电平状态。

需要说明的是，对于接收电路123而言，在接收到测试模式信号之后，可以根据测试模式信号生成掩码写入标识信号并输入第一逻辑电路121，第一逻辑电路121再将生成的第一中间信号输入第二逻辑电路122，第二逻辑电路122生成预充电信号并提供给写驱动电路11。

还需要说明的是，对于接收电路123而言，在接收到测试模式信号之后，可以根据存储器所处的模式生成不同电平状态的掩码写入标识信号。其中，进入掩码写模式时，此时掩码写入标识信号处于高电平状态；未处于掩码写模式时，此时掩码写入标识信号处于低电平状态。这样，在确定出掩码写入标识信号的电平状态之后，然后根据不同电平状态的掩码写入标识信号来控制预充电信号的电平状态（例如，低电平状态或者高电平状态），进而控制写驱动电路11是否向数据线进行预充电。可以理解地，掩码写入标识信号的状态与存储器所处的模式有关，即在不同的模式下，掩码写入标识信号可以处于不同的电平状态，从而适应不同的模式对预充电信号的电平状态进行控制。

这样，本公开实施例通过引入掩码写入标识信号，根据掩码写入标识信号对预充电信号的电平状态进行控制，使得在掩码写模式下，根据预充电信号可以停止向数据线进行预充电；从而能够节省掩码写模式时的电流，并且可以提高掩码写模式中数据写入的速度。

还需要说明的是，在本公开实施例中，掩码写入标识信号可以用Mask Write Flag表示。示例性地，以在掩码写入标识信号处于高电平状态（即Mask Write Flag=“High”）时，读写电路10处于掩码写模式，而且预充电信号处于高电平状态，以使写驱动电路11停止向数据线进行预充电为例对本公开实施例的具体实现进行详细描述。

进一步地，对于第一逻辑电路121而言，在一种可能的实现方式中，参见图6，其示出了本公开实施例提供的一种第一逻辑电路的组成结构示意图一。如图6所示，第一逻辑电路121可以包括第一非门1211和第一与门1212，其中：

第一非门1211的输入端用于接收掩码写入标识信号，第一非门1211的输出端与第一与门1212的第二输入端连接；

第一与门1212的第一输入端用于接收放大使能信号，第一与门1212的输出端用于输出第一中间信号。

需要说明的是，第一逻辑电路121可以由第一非门1211和第一与门1212连接组成。其中，通过第一非门1211对掩码写入标识信号进行非逻辑运算，得到掩码写入标识反相信号；然后通过第一与门1212对掩码写入标识反相信号和放大使能信号进行与逻辑运算，得到第一中间信号，并将第一中间信号提供给第二逻辑电路122。

在另一种可能的实现方式中，参见图7，其示出了本公开实施例提供的一种第一逻辑电路的组成结构示意图二。如图7所示，第一逻辑电路121可以包括第一非门1211、第一与非门1213和第二非门1214，其中：

第一非门1211的输入端用于接收掩码写入标识信号，第一非门1211的输出端与第一与非门1213的第二输入端连接；

第一与非门1213的第一输入端用于接收放大使能信号，第一与非门1213的输出端与第二非门1214的输入端连接，第二非门1214的输出端用于输出第一中间信号。

还需要说明的是，第一逻辑电路121还可以由第一非门1211、第一与非门1213和第二非门1214连接组成。其中，第一与门可以等效替换为第一与非门1213和第二非门1214。在这里，通过第一非门1211对掩码写入标识信号进行非逻辑运算，得到掩码写入标识反相信号；然后通过第一与非门1213对掩码写入标识反相信号和放大使能信号进行与非逻辑运算，得到第二中间信号，再通过第二非门1214对第二中间信号进行非逻辑运算，得到第一中间信号，并将第一中间信号提供给第二逻辑电路。

进一步地，对于第二逻辑电路122而言，在一种可能的实现方式中，参见图8，其示出了本公开实施例提供的一种第二逻辑电路的组成结构示意图一。如图8所示，第二逻辑电路122可以包括锁存电路1223，其中：

锁存电路1223的第一输入端用于接收读使能信号，锁存电路1223的第二输入端用于接收第一中间信号，锁存电路1223的输出端用于输出预充电信号。

在另一种可能的实现方式中，参见图9，其示出了本公开实施例提供的一种第二逻辑电路的组成结构示意图二。如图9所示，第二逻辑电路122可以包括第一脉冲生成电路1221、第二脉冲生成电路1222和锁存电路1223，其中：

第一脉冲生成电路1221的输入端用于接收读使能信号，并用于根据读使能信号的上升沿生成第一脉冲，将第一脉冲提供给锁存电路1223的第一输入端；

第二脉冲生成电路1222的输入端用于接收第一中间信号，并用于根据第一中间信号的下降沿生成第二脉冲，将第二脉冲提供给锁存电路1223的第二输入端。

需要说明的是，如图9所示，第一脉冲生成电路1221的输出端与锁存电路1223的第一输入端连接，第二脉冲生成电路1222的输出端与锁存电路1223的第二输入端连接。

还需要说明的是，在本公开实施例中，第一脉冲生成电路1221为上升沿触发的脉冲生成电路，第二脉冲生成电路1222为下降沿触发的脉冲生成电路。在本公开实施例中，经过第一脉冲生成电路1221和第二脉冲生成电路1222生成的脉冲信号可以是7g的窄脉冲信号。其中，7g表示脉冲宽度，可以为7个逻辑门电路的延迟时间。另外，本公开实施例可以根据延迟时间来确定脉冲信号的脉冲宽度，在延迟时间较短时，相较于输入信号，经过第一脉冲生成电路1221和第二脉冲生成电路1222生成的脉冲信号可以为窄脉冲信号，这里对此并不作具体限定。

还需要说明的是，在本公开实施例中，由于读使能信号和第一中间信号均为脉冲信号，那么第二逻辑电路122可以只由锁存电路1223组成，这时候通过锁存电路1223对输入的读使能信号和第一中间信号进行锁存处理，即可得到预充电信号。或者，考虑到读使能信号和第一中间信号的脉冲宽度较大，第二逻辑电路122也可以由第一脉冲生成电路1221、第二脉冲生成电路1222和锁存电路1223共同组成。这时候读使能信号通过第一脉冲生成电路1221生成一个新的较小脉冲信号，第一中间信号通过第二脉冲生成电路1222生成一个新的较小脉冲信号，然后再通过锁存电路1223进行锁存处理，也可以得到预充电信号。

这样，基于掩码写入标识信号和放大使能信号，通过第一逻辑电路121可以得到第一中间信号；然后通过第二逻辑电路122对读使能信号和第一中间信号进行逻辑处理，可以得到预充电信号。如此，预充电信号与掩码写入标识信号之间具有关联关系，那么可以使得在掩码写模式下，根据预充电信号的电平状态控制写驱动电路11停止对数据线的预充电，从而达到节省电流的目的。

进一步地，在一些实施例中，对于第二逻辑电路122而言，参见图10，其示出了本公开实施例提供的一种第二逻辑电路的组成结构示意图三。如图10所示，锁存电路1223可以包括第三与非门1331和第四与非门1332，其中：

第三与非门1331的第一输入端与第一脉冲生成电路1221的输出端连接，第三与非门1331的第二输入端与第四与非门1332的输出端连接；

第四与非门1332的第一输入端与第三与非门1331的输出端连接，第四与非门1332的第二输入端与第二脉冲生成电路1222的输出端连接，且第三与非门1331的输出端作为锁存电路1223的输出端，用于输出预充电信号。

需要说明的是，第三与非门1331和第四与非门1332组成锁存电路1223。其中，第三与非门1331的第一输入端接收根据读使能信号生成的窄脉冲信号，第四与非门1332的第二输入端接收根据第一中间信号生成的窄脉冲信号，第三与非门1331的输出端输出预充电信号。

在一些实施例中，对于第一脉冲生成电路1221而言，参见图11，其示出了本公开实施例提供的一种第一脉冲生成电路的组成结构示意图。如图11所示，第一脉冲生成电路1221包括第三非门1311、第一延迟电路1312和第二与非门1313，其中：第三非门1311的输入端用于接收读使能信号，第三非门1311的输出端与第一延迟电路1312的输入端连接，第一延迟电路1312的输出端与第二与非门1313的第二输入端连接，第二与非门1313的第一输入端用于接收读使能信号，第二与非门1313的输出端作为第一脉冲生成电路1221的输出端与锁存电路的第一输入端连接。

在这里，通过第三非门1311对读使能信号进行非逻辑运算，得到读使能反相信号；然后通过第一延迟电路1312对读使能反相信号进行延迟处理，得到读使能延迟信号；再通过第二与非门1313对读使能信号和读使能延迟信号进行与非逻辑运算，得到一个窄脉冲信号，即第一脉冲，以将其提供给锁存电路的第一输入端。

在一些实施例中，对于第二脉冲生成电路1222而言，参见图12，其示出了本公开实施例提供的一种第二脉冲生成电路的组成结构示意图。如图12所示，第二脉冲生成电路1222包括第四非门1321、第二延迟电路1322和第一或非门1323，其中：第四非门1321的输入端用于接收第一中间信号，第四非门1321的输出端与第二延迟电路1322的输入端连接，第二延迟电路1322的输出端与第一或非门1323的第二输入端连接，第一或非门1323的第一输入端用于接收第一中间信号，第一或非门1323的输出端作为第二脉冲生成电路1222的输出端与锁存电路的第二输入端连接。

在这里，通过第四非门1321对第一中间信号进行非逻辑运算，得到第一中间反相信号；然后通过第二延迟电路1322对第一中间反相信号进行延迟处理，得到第一中间延迟信号；再通过第一或非门1323对第一中间信号和第一中间延迟信号进行或非逻辑运算，得到另一窄脉冲信号，即第二脉冲，以将其提供给锁存电路的第二输入端。

在一些实施例中，第一延迟电路与第二延迟电路均可以是由偶数数量个非门串联组成。其中，因为第一延迟电路包括偶数数量个非门，所以对读使能反相信号只是进行了延迟处理，信号的电平状态并不发生改变；同理，因为第二延迟电路包括偶数数量个非门，所以对第一中间反相信号也只是进行了延迟处理，信号的电平状态并不发生改变。

示例性地，虽然图11中的第一延迟电路1312和图12中的第二延迟电路1322是由两个非门串联组成，但是第一延迟电路和第二延迟电路也可以由四个非门串联而成，或者由六个、八个等非门串联而成，本公开实施例对此并不作具体限定。另外，第一延迟电路和第二延迟电路的输入信号和输出信号之间的延迟时间与延迟电路中非门的具体数量有关，延迟电路中非门的数量不同，延迟电路的输入信号和输出信号之间的延迟时间存在不同。具体地，当需要生成的脉冲信号的脉冲宽度较宽时，可以通过增加延迟电路中非门的数量以增大延迟时间；当需要生成的脉冲信号的脉冲宽度较窄时，可以通过减小延迟电路中非门的数量以减小延迟时间。这样，本公开实施例可以根据需要生成的脉冲信号的脉冲宽度来确定延迟电路中非门的具体数量。

参见图13，其示出了本公开实施例提供的一种信号时序示意图一，具体是掩码写入标识信号处于高电平状态（即Mask Write Flag=1）时的信号时序示意图。如图13所示，在接收到Mask Write Cmd之后，可以执行掩码写操作，在本公开实施例中，这时候还会接收到YsaEn和RdEn，当Int. Pseudo Read Cmd从低电平状态变为高电平状态时，RdEn也从低电平状态变为高电平状态，此时Int. YioEqN也从低电平状态变为高电平状态，需要停止向Yio/YioN进行预充电；当YsaEn从高电平状态变为低电平状态时，Int. YioEqN继续保持高电平状态，这时候持续停止向Yio/YioN进行预充电。也就是说，在掩码写模式下，在数据读取后至数据写入前不会向Yio/YioN进行预充电，如图13中虚线圈表示。

参见图14，其示出了本公开实施例提供的一种信号时序示意图二，具体是掩码写入标识信号处于低电平状态（即Mask Write Flag=0），也就是正常读写时的信号时序示意图。如图14所示，在接收到Write Cmd之后，会执行写0和写1的操作，当执行写0和写1的操作时，Write Cmd处于高电平状态，这时候WrEn和Int. YioEqN也分别处于高电平状态；而在数据写入前，当Int. YioEqN处于低电平状态时，Yio/YioN开始进行预充电直至预充电到VCC，如图14中虚线圈表示；当Int. YioEqN处于高电平状态时，停止向Yio/YioN进行预充电。

在这里，根据图13与图14的对比可以看出，Mask Write Flag的电平状态发生变化，从而对Int. YioEqN进行控制。这样，通过引入掩码写入标识信号对预充电信号的电平状态进行控制，使得在掩码写模式下，在数据读取后至数据写入前停止向全局数据线/互补全局数据线进行预充电，从而能够节省掩码写模式时的电流，并且可以提高掩码写模式中数据写入的速度。

在一些实施例中，写驱动电路可以包括驱动电路和预充电电路，其中：驱动电路，用于根据写控制信号将待写入数据写入至数据线；预充电电路，用于根据预充电信号向数据线进行预充电。

需要说明的是，在本公开实施例中，写驱动电路具有预充电和驱动功能，可以由驱动电路和预充电电路组成，在通过预充电电路对Yio/YioN进行预充电后，还可以通过驱动电路将待写入数据（Ldw）写入至Yio/YioN。

在一种具体的实施例中，对于写驱动电路11而言，参见图15，在一些实施例中，写驱动电路11可以包括第一驱动电路111、第二驱动电路112和预充电电路113，其中：

第一驱动电路111，用于根据写控制信号将待写入数据写入至全局数据线Yio；

第二驱动电路112，用于根据写控制信号将待写入数据写入至互补全局数据线YioN；

预充电电路113，用于根据预充电信号向数据线进行预充电。

进一步地，第一驱动电路111可以由上拉电路和下拉电路组成。具体地，在一些实施例中，如图15所示，第一驱动电路111包括第一上拉电路1111和第一下拉电路1112，其中：

第一上拉电路1111，用于根据待写入数据和写控制信号上拉全局数据线的电位；

第一下拉电路1112，用于根据待写入数据下拉全局数据线的电位。

需要说明的是，第一上拉电路1111和第一下拉电路1112的输出端均与全局数据线连接，第一上拉电路1111的作用是将全局数据线的电位上拉至VCC，即向全局数据线写入“1”，第一下拉电路1112的作用是将全局数据线的电位下拉至VSS，即向全局数据线写入“0”。

还需要说明的是，在本公开实施例中，VCC表示电源电压端，用于提供高电平（本实施例中的高电平/高电平状态均指逻辑“1”），同时将电源电压端提供的电压也记作VCC；VSS表示接地端（或称接地电源），用于提供低电平（本实施例中的低电平/低电平状态均指逻辑“0”），同时，将接地端提供的电压也记作VSS。

在一些实施例中，如图15所示，第一上拉电路1111包括第五与非门1514和第一P型晶体管（P1）；第一下拉电路1112包括第五非门1521和第一N型晶体管（N1），其中：

第五与非门1514的第一输入端用于接收待写入数据，第五与非门1514的第二输入端用于接收写控制信号，第五与非门1514的输出端与第一P型晶体管（P1）的栅极端连接；

第五非门1521的输入端用于接收待写入数据，第五非门1521的输出端与第一N型晶体管（N1）的栅极端连接；

第一P型晶体管（P1）的第二端与电源电压端连接，第一N型晶体管（N1）的第二端与接地端连接，第一P型晶体管（P1）的第一端和第一N型晶体管（N1）的第一端均与全局数据线连接。

需要说明的是，如图15所示，第一上拉电路1111的输入端为第五与非门1514的输入端，第一上拉电路1111的输出端为第一P型晶体管（P1）的第一端；第一下拉电路1112的输入端为第五非门1521的输入端，第一下拉电路1112的输出端为第一N型晶体管（N1）的第一端。

还需要说明的是，第一P型晶体管（P1）的第二端可以是源级，连接电源电压端；第一P型晶体管（P1）的第一端可以是漏极，连接全局数据线；第一N型晶体管（N1）的第二端可以是源级，与接地端连接；第一N型晶体管（N1）的第一端可以是漏极，连接全局数据线。

进一步地，第二驱动电路112也可以由上拉电路和下拉电路组成。具体地，在一些实施例中，如图15所示，第二驱动电路112包括第二上拉电路1121和第二下拉电路1122，其中：

第二上拉电路1121，用于根据待写入数据上拉互补全局数据线的电位；

第二下拉电路1122，用于根据待写入数据和写控制信号下拉互补全局数据线的电位。

需要说明的是，第二上拉电路1121和第二下拉电路1122的输出端均与互补全局数据线连接，第二上拉电路1121的作用是将互补全局数据线的电位上拉至VCC，使得互补全局数据线的电位为“1”，即向互补全局数据线写入“1”，第二下拉电路1122的作用是将互补全局数据线的电位下拉至VSS，使得互补全局数据线的电位为“0”，即向互补全局数据线写入“0”。

在一些实施例中，如图15所示，第二上拉电路1121包括第六非门1531、第七非门1532和第二P型晶体管（P2）；第二下拉电路1122包括第八非门1541、第三或非门1542和第二N型晶体管（N2），其中：

第六非门1531的输入端用于接收待写入数据，第六非门1531的输出端与第七非门1532的输入端连接，第七非门1532的输出端与第二P型晶体管（P2）的栅极端连接；

第八非门1541的输入端用于接收写控制信号，第八非门1541的输出端与第三或非门1542的第二输入端连接，第三或非门1542的第一输入端与第六非门1531的输出端连接，第三或非门1542的输出端与第二N型晶体管（N2）的栅极端连接；

第二P型晶体管（P2）的第二端与电源电压端连接，第二N型晶体管（N2）的第二端与接地端连接，第二P型晶体管（P2）的第一端和第二N型晶体管（N2）的第一端均与互补全局数据线连接。

需要说明的是，如图15所示，第二上拉电路1121的输入端为第六非门1531的输入端，第二上拉电路1121的输出端为第二P型晶体管（P2）的第一端；第二下拉电路1122的输入端为第八非门1541的输入端，第二下拉电路1122的输出端为第二N型晶体管（N2）的第一端。

还需要说明的是，第二P型晶体管（P2）的第二端可以是源级，连接电源电压端；第二P型晶体管（P2）的第一端可以是漏极，连接互补全局数据线；第二N型晶体管（N2）的第二端可以是源级，与接地端连接；第二N型晶体管（N2）的第一端可以是漏极，连接互补全局数据线。

进一步地，对于预充电电路113而言，在一些实施例中，如图15所示，预充电电路113包括第九非门1131、第十非门1132、第三P型晶体管（P3）、第四P型晶体管（P4）和第五P型晶体管（P5），其中：

第九非门1131的输入端用于接收预充电信号，第九非门1131的输出端与第十非门1132的输入端连接，第十非门1132的输出端与第三P型晶体管（P3）的栅极端连接；第三P型晶体管（P3）的第二端与全局数据线连接，第三P型晶体管（P3）的第一端与互补全局数据线连接；

第四P型晶体管（P4）和第五P型晶体管（P5）的栅极端均与第十非门1132的输出端连接；第四P型晶体管（P4）的第二端与电源电压端连接，第四P型晶体管（P4）的第一端与全局数据线连接；第五P型晶体管（P5）的第二端与电源电压端连接，第五P型晶体管（P5）的第一端与互补全局数据线连接。

需要说明的是，可以根据预充电信号的电平状态来控制是否对Yio/YioN进行预充电，当预充电信号处于低电平状态时，第三P型晶体管（P3）、第四P型晶体管（P4）和第五P型晶体管（P5）均导通，由于第四P型晶体管（P4）和第五P型晶体管（P5）的第二端均与VCC连接，从而与第四P型晶体管（P4）连接的Yio被充电至VCC，与第五P型晶体管（P5）连接的YioN也被充电至VCC；当预充电信号处于高电平状态时，第三P型晶体管（P3）、第四P型晶体管（P4）和第五P型晶体管（P5）均不导通，这时候Yio和YioN不会被预充电。

还需要说明的是，第四P型晶体管（P4）的第二端可以是源级，连接电源电压端；第四P型晶体管（P4）的第一端可以是漏极，连接Yio；第五P型晶体管（P5）的第二端可以是源级，连接电源电压端；第五P型晶体管（P5）的第一端可以是漏极，连接YioN。

在另一些实施例中，参见图16，其示出了本公开实施例提供的一种写驱动电路的详细结构示意图二。如图16所示，该写驱动电路11可以包括第二与门1511、第二或非门1512、第一P型晶体管（P1）、第五非门1521、第一N型晶体管（N1）、第九非门1131、第十非门1132、第三P型晶体管（P3）、第六非门1531、第四或非门1534、第二P型晶体管（P2）、第八非门1541、第三或非门1542和第二N型晶体管（N2），其中：

第二与门1511的第一输入端用于接收待写入数据，第二与门1511的第二输入端用于接收写控制信号，第二与门1511的输出端与第二或非门1512的第一输入端连接，第九非门1131的输入端用于接收预充电信号，第九非门1131的输出端分别与第二或非门1512的第二输入端、第十非门1132的输入端和第四或非门1534的第一输入端连接，第二或非门1512的输出端与第一P型晶体管（P1）的栅极端连接；第五非门1521的输入端用于接收待写入数据，第五非门1521的输出端与第一N型晶体管（N1）的栅极端连接；第一P型晶体管（P1）的第二端与电源电压端连接，第一N型晶体管（N1）的第二端与接地端连接；

第六非门1531的输入端用于接收待写入数据，第六非门1531的输出端分别与第四或非门1534的第二输入端和第三或非门1542的第一输入端连接，第四或非门1534的输出端与第二P型晶体管（P2）的栅极端连接；第八非门1541的输入端用于接收写控制信号，第八非门1541的输出端与第三或非门1542的第二输入端连接，第三或非门1542的输出端与第二N型晶体管（N2）的栅极端连接；第二P型晶体管（P2）的第二端与电源电压端连接，第二N型晶体管（N2）的第二端与接地端连接；

第十非门1132的输出端与第三P型晶体管（P3）的栅极端连接；第一P型晶体管（P1）的第一端、第一N型晶体管（N1）的第一端和第三P型晶体管（P3）的第二端均与全局数据线连接；第二P型晶体管（P2）的第一端、第二N型晶体管（N2）的第一端和第三P型晶体管（P3）的第一端均与互补全局数据线连接。

本公开实施例提供了一种读写电路，该读写电路包括写驱动电路和控制电路。其中，对于控制电路而言，可以根据当前操作模式来确定是否控制写驱动电路停止向数据线进行预充电；只有在当前操作模式为掩码写模式时，这时候通过控制电路控制写驱动电路在数据读取后至数据写入前停止向数据线进行预充电，从而能够节省掩码写模式时的电流，并且可以提高掩码写模式时数据写入的速度，进而提高存储器性能。

本公开的另一实施例中，参见图17A，其示出了本公开实施例提供的一种控制电路的详细结构示意图一。如图17A所示，该控制电路可以包括第一脉冲生成电路1221、第二脉冲生成电路1222和锁存电路1223。其中，第一脉冲生成电路1221的输入端用于接收读使能信号（RdEn），第一脉冲生成电路1221的输出端与锁存电路1223的第一输入端连接；第二脉冲生成电路1222的输入端用于接收放大使能信号（YsaEn），第二脉冲生成电路1222的输出端与锁存电路1223的第二输入端连接，锁存电路1223输出预充电信号（YioEqN）。在这种电路结构下，其信号时序如图2所示。在这里，在掩码写模式下，在数据读取后至数据写入前，Yio/YioN需要进行预充电直至预充电到VCC。

为了节省掩码写模式时的电流，这里可以通过引入掩码写入标识信号（MaskWrite Flag）来控制预充电信号（YioEqN）。具体地，参见图17B，其示出了本公开实施例提供的一种控制电路的详细结构示意图二。如图17B所示，该控制电路可以包括第一脉冲生成电路1221、第二脉冲生成电路1222、锁存电路1223、第一非门1211、第一与非门1213和第二非门1214。其中，第一脉冲生成电路1221的输入端用于接收RdEn，第一脉冲生成电路1221的输出端与锁存电路1223的第一输入端连接；第一非门1211的输入端用于接收Mask WriteFlag，第一非门1211的输出端与第一与非门1213的第二输入端连接；第一与非门1213的第一输入端用于接收YsaEn，第一与非门1213的输出端与第二非门1214的输入端连接，第二非门1214的输出端用于输出第一中间信号给第二脉冲生成电路1222，第二脉冲生成电路1222的输出端与锁存电路1223的第二输入端连接，锁存电路1223输出YioEqN。

基于图17B所示的控制电路，其信号时序可以如图18所示。在这里，在接收到MaskWrite Cmd之后，进行掩码写操作，当Int. Pseudo Read Cmd从低电平状态变为高电平状态时，Int. YioEqN也从低电平状态变为高电平状态，停止向Yio/YioN进行预充电；当Int.YioEqN继续为高电平状态时，不向Yio/YioN进行预充电，也就是说，在掩码写模式下，在数据读取后至数据写入前不会向Yio/YioN进行预充电，如图18中虚线圈表示。

另外，在本公开实施例中，在掩码写模式下，使得掩码写入标识信号处于高电平状态（即Mask Write Flag=“High”）时，以使预充电信号失效（即Disable YioEqN），屏蔽读取操作和写入操作之间的预充电信号，此时不对Yio/YioN进行预充电，从而节省了电流。

进一步地，本公开实施例还提供了一种读写转换电路20。如图19所示，在读写转换电路20中，六个NMOS管（ND1、ND2、ND3、ND4、ND5和ND6）组成转换电路，在进行数据读取时，读使能信号（RdEn）为高电平（逻辑“1”），将本地数据线（Io）和互补本地数据线（IoN）上的数据读出到Yio和YioN，进而传输给读驱动电路；在进行数据写入时，写控制信号WrEn为高电平（逻辑“1”），将Yio和YioN上的数据写入到Io和IoN，进而写入到存储单元中。

进一步地，本公开实施例还提供了一种读驱动电路30。如图20所示，在读驱动电路30中，非门NOT11、与非门NAND11、三个PMOS管（PD4、PD5和PD6）组成预充电电路，并根据读选择信号（YioSelN）和放大使能信号（YsaEn）对节点1和节点2进行预充电。两个NMOS管（ND7和ND8）和两个PMOS管（PD9和PD10）组成交叉耦合结构，用于将节点1和节点2的信号进行交叉耦合放大，得到一对反相信号，即信号Yioloc和信号YioNloc；YioSelN还可以控制PMOS管PD7和PMOS管PD8的导通或者断开，以控制是否将Yio和YioN上的信号传输到节点1和节点2。YsaEn还可以控制NMOS管ND9的导通或者断开，从而控制交叉耦合结构的工作状态；NMOS管ND11和PMOS管PD12组成一个放大电路，用于对节点1处的信号Yioloc进行放大后得到互补读出数据LdrN，NMOS管ND10和PMOS管PD11也组成一个放大电路，用于对节点2处的信号YioNloc进行放大后得到读出数据Ldr。

综上可知，本实施例提供了一种读写电路，基于上述实施例对前述实施例的具体实现进行了详细阐述，基于前述实施例的技术方案，从中可以看出，在当前操作模式为掩码写模式时，通过控制电路来控制写驱动电路在数据读取后至数据写入前停止向数据线进行预充电，从而能够节省掩码写模式时的电流，并且可以提高掩码写模式时数据写入的速度，进而提高存储器性能。

本公开的又一实施例中，参见图21，其示出了本公开实施例提供的一种读写方法的流程示意图。如图21所示，该方法可以包括：

S401、通过写驱动电路向数据线进行预充电并将待写入数据写入至数据线。

S402、在掩码写模式下，通过控制电路在数据读取后至数据写入前控制写驱动电路停止向数据线进行预充电；在未处于掩码写模式时，通过控制电路在数据写入前控制写驱动电路对数据线进行预充电。

需要说明的是，本公开实施例提供的读写方法可以应用于前述实施例所述的读写电路10。

在一些实施例中，控制电路可以包括第一逻辑电路和第二逻辑电路，该方法还可以包括：

通过第一逻辑电路接收放大使能信号和掩码写入标识信号，并对放大使能信号和掩码写入标识信号进行逻辑运算，生成第一中间信号；

通过第二逻辑电路接收读使能信号和第一中间信号，并对读使能信号和第一中间信号进行逻辑运算，生成预充电信号；

其中，掩码写入标识信号用于指示读写电路是否处于掩码写模式，预充电信号用于控制写驱动电路是否向数据线进行预充电。

在一些实施例中，写驱动电路可以包括驱动电路和预充电电路，该方法还可以包括：

通过驱动电路接收写控制信号，并根据写控制信号将待写入数据写入至数据线；

通过预充电电路接收预充电信号，并根据预充电信号向数据线进行预充电。

还需要说明的是，本公开实施例提供了一种读写方法，具体提供了一种全局数据线的控制方法，可以是一种在掩码写模式中的数据写入时不向数据线进行预充电以节省电流的方案。利用具有全局修复能力的检错纠错电路，应用于先进的高速集成电路存储器，从而可以在掩码写模式中的数据读取后至数据写入前不对Yio/YioN进行预充电，节省掩码写模式时的电流，而且还会加快数据写入的速度。

本公开的再一实施例中，参见图22，其示出了本公开实施例提供的一种存储器的组成结构示意图。如图22所示，该存储器40包括前述实施例中任一项所述的读写电路10。

对于存储器40而言，可以是诸如静态随机存取存储器（Static Random AccessMemory，SRAM）、动态随机存取存储器（Dynamic Random Access Memory，DRAM）、同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM）、双倍数据速率同步动态随机存取存储器（Double Data Rate SDRAM，DDRSDRAM）等，这里对此并不作具体限定。

进一步地，在一些实施例中，存储器40可以包括DRAM芯片。其中，对于DRAM芯片来说，不仅可以符合DDR、DDR2、DDR3、DDR4、DDR5、DDR6等内存规格，还可以符合LPDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR5、LPDDR6等内存规格，这里对此也不作具体限定。

在本公开实施例中，对于该存储器40而言，由于其包括前述实施例所述读写电路10，从而能够节省掩码写模式时的电流，并且可以提高掩码写模式时数据写入的速度，进而提高存储器性能。

以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (21)

1.一种读写电路，其特征在于，包括：

写驱动电路，用于向数据线进行预充电并将待写入数据写入至所述数据线；

控制电路，在掩码写模式下，所述控制电路用于在数据读取后至数据写入前控制所述写驱动电路停止向所述数据线进行预充电；在未处于掩码写模式时，所述控制电路用于在数据写入前控制所述写驱动电路向所述数据线进行预充电；

其中，所述掩码写模式包括伪读操作和回写操作，所述伪读操作是指从存储单元读取数据，所述回写操作是指将所述读取的部分数据替换为新数据并重新写入所述存储单元。

2.根据权利要求1所述的读写电路，其特征在于，所述控制电路包括第一逻辑电路和第二逻辑电路，其中：

所述第一逻辑电路，用于接收放大使能信号和掩码写入标识信号，并对所述放大使能信号和所述掩码写入标识信号进行逻辑运算，生成第一中间信号；

所述第二逻辑电路，用于接收读使能信号和所述第一中间信号，并对所述读使能信号和所述第一中间信号进行逻辑运算，生成预充电信号；

其中，所述掩码写入标识信号用于指示所述读写电路是否处于掩码写模式，所述预充电信号用于控制所述写驱动电路是否向所述数据线进行预充电。

3.根据权利要求2所述的读写电路，其特征在于，

在所述掩码写入标识信号处于第一电平状态时，所述读写电路处于掩码写模式，以使所述预充电信号在数据读取后至数据写入前控制所述写驱动电路停止向所述数据线进行预充电；

在所述掩码写入标识信号处于第二电平状态时，所述读写电路未处于掩码写模式，以使所述预充电信号在数据写入前控制所述写驱动电路向所述数据线进行预充电。

4.根据权利要求2所述的读写电路，其特征在于，所述读写电路还包括读驱动电路，其中：

所述读驱动电路，用于放大所述数据线上的数据；其中，所述放大使能信号用于在数据读取时控制电源向所述读驱动电路提供电源电压。

5.根据权利要求4所述的读写电路，其特征在于，所述第一逻辑电路包括第一非门、第一与非门和第二非门，其中：

所述第一非门的输入端用于接收所述掩码写入标识信号，所述第一非门的输出端与所述第一与非门的第二输入端连接；

所述第一与非门的第一输入端用于接收所述放大使能信号，所述第一与非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端用于输出所述第一中间信号。

6.根据权利要求2所述的读写电路，其特征在于，所述第二逻辑电路包括锁存电路，其中：

所述锁存电路的第一输入端用于接收所述读使能信号，所述锁存电路的第二输入端用于接收所述第一中间信号，所述锁存电路的输出端用于输出所述预充电信号。

7.根据权利要求6所述的读写电路，其特征在于，所述第二逻辑电路还包括第一脉冲生成电路和第二脉冲生成电路，其中：

所述第一脉冲生成电路的输入端用于接收所述读使能信号，并用于根据所述读使能信号的上升沿生成第一脉冲，将所述第一脉冲提供给所述锁存电路的第一输入端；

所述第二脉冲生成电路的输入端用于接收所述第一中间信号，并用于根据所述第一中间信号的下降沿生成第二脉冲，将所述第二脉冲提供给所述锁存电路的第二输入端。

8.根据权利要求7所述的读写电路，其特征在于，所述第一脉冲生成电路包括第三非门、第一延迟电路和第二与非门，其中：

所述第三非门的输入端用于接收所述读使能信号，所述第三非门的输出端与所述第一延迟电路的输入端连接，所述第一延迟电路的输出端与所述第二与非门的第二输入端连接，所述第二与非门的第一输入端用于接收所述读使能信号，所述第二与非门的输出端作为所述第一脉冲生成电路的输出端与所述锁存电路的第一输入端连接。

9.根据权利要求7所述的读写电路，其特征在于，所述第二脉冲生成电路包括第四非门、第二延迟电路和第一或非门，其中：

所述第四非门的输入端用于接收所述第一中间信号，所述第四非门的输出端与所述第二延迟电路的输入端连接，所述第二延迟电路的输出端与所述第一或非门的第二输入端连接，所述第一或非门的第一输入端用于接收所述第一中间信号，所述第一或非门的输出端作为所述第二脉冲生成电路的输出端与所述锁存电路的第二输入端连接。

10.根据权利要求7所述的读写电路，其特征在于，所述锁存电路包括第三与非门和第四与非门，其中：

所述第三与非门的第一输入端与所述第一脉冲生成电路的输出端连接，所述第三与非门的第二输入端与所述第四与非门的输出端连接；

所述第四与非门的第一输入端与所述第三与非门的输出端连接，所述第四与非门的第二输入端与所述第二脉冲生成电路的输出端连接，且所述第三与非门的输出端作为所述锁存电路的输出端用于输出所述预充电信号。

11.根据权利要求3所述的读写电路，其特征在于，所述第一电平状态为高电平状态，所述第二电平状态为低电平状态。

12.根据权利要求1所述的读写电路，其特征在于，所述写驱动电路包括驱动电路和预充电电路，其中：

所述驱动电路，用于根据写控制信号将所述待写入数据写入至所述数据线；

所述预充电电路，用于根据预充电信号向所述数据线进行预充电。

13.根据权利要求12所述的读写电路，其特征在于，所述驱动电路包括第一驱动电路和第二驱动电路，所述数据线包括全局数据线和互补全局数据线，其中：

所述第一驱动电路，用于根据所述写控制信号将所述待写入数据写入至所述全局数据线；

所述第二驱动电路，用于根据所述写控制信号将所述待写入数据写入至所述互补全局数据线。

14.根据权利要求13所述的读写电路，其特征在于，所述第一驱动电路包括第一上拉电路和第一下拉电路，其中：

所述第一上拉电路，用于根据所述待写入数据和所述写控制信号上拉所述全局数据线的电位；

所述第一下拉电路，用于根据所述待写入数据下拉所述全局数据线的电位。

15.根据权利要求14所述的读写电路，其特征在于，所述第一上拉电路包括第五与非门和第一P型晶体管；所述第一下拉电路包括第五非门和第一N型晶体管，其中：

所述第五与非门的第一输入端用于接收所述待写入数据，所述第五与非门的第二输入端用于接收所述写控制信号，所述第五与非门的输出端与所述第一P型晶体管的栅极端连接；

所述第五非门的输入端用于接收所述待写入数据，所述第五非门的输出端与所述第一N型晶体管的栅极端连接；

所述第一P型晶体管的第二端与电源电压连接，所述第一N型晶体管的第二端与接地端连接，所述第一P型晶体管的第一端和所述第一N型晶体管的第一端均与所述全局数据线连接。

16.根据权利要求13所述的读写电路，其特征在于，所述第二驱动电路包括第二上拉电路和第二下拉电路，其中：

所述第二上拉电路，用于根据所述待写入数据上拉所述互补全局数据线的电位；

所述第二下拉电路，用于根据所述待写入数据和所述写控制信号下拉所述互补全局数据线的电位。

17.根据权利要求16所述的读写电路，其特征在于，所述第二上拉电路包括第六非门、第七非门和第二P型晶体管；所述第二下拉电路包括第八非门、第三或非门和第二N型晶体管，其中：

所述第六非门的输入端用于接收所述待写入数据，所述第六非门的输出端与所述第七非门的输入端连接，所述第七非门的输出端与所述第二P型晶体管的栅极端连接；

所述第八非门的输入端用于接收所述写控制信号，所述第八非门的输出端与所述第三或非门的第二输入端连接，所述第三或非门的第一输入端与所述第六非门的输出端连接，所述第三或非门的输出端与所述第二N型晶体管的栅极端连接；

所述第二P型晶体管的第二端与电源电压连接，所述第二N型晶体管的第二端与接地端连接，所述第二P型晶体管的第一端和所述第二N型晶体管的第一端均与所述互补全局数据线连接。

18.根据权利要求12所述的读写电路，其特征在于，所述预充电电路包括第九非门、第十非门、第三P型晶体管、第四P型晶体管和第五P型晶体管，其中：

所述第九非门的输入端用于接收所述预充电信号，所述第九非门的输出端与所述第十非门的输入端连接，所述第十非门的输出端与所述第三P型晶体管的栅极端连接；所述第三P型晶体管的第二端与全局数据线连接，所述第三P型晶体管的第一端与互补全局数据线连接；

所述第四P型晶体管和所述第五P型晶体管的栅极端均与所述第十非门的输出端连接；所述第四P型晶体管的第二端与电源电压连接，所述第四P型晶体管的第一端与所述全局数据线连接；所述第五P型晶体管的第二端与电源电压连接，所述第五P型晶体管的第一端与所述互补全局数据线连接。

19.根据权利要求1所述的读写电路，其特征在于，所述数据线包括全局数据线和互补全局数据线，所述写驱动电路包括第二与门、第二或非门、第一P型晶体管、第五非门、第一N型晶体管、第九非门、第十非门、第三P型晶体管、第六非门、第四或非门、第二P型晶体管、第八非门、第三或非门和第二N型晶体管，其中：

所述第二与门的第一输入端用于接收所述待写入数据，所述第二与门的第二输入端用于接收写控制信号，所述第二与门的输出端与所述第二或非门的第一输入端连接，所述第九非门的输入端用于接收预充电信号，所述第九非门的输出端分别与所述第二或非门的第二输入端、所述第十非门的输入端和所述第四或非门的第一输入端连接，所述第二或非门的输出端与所述第一P型晶体管的栅极端连接；所述第五非门的输入端用于接收所述待写入数据，所述第五非门的输出端与所述第一N型晶体管的栅极端连接；所述第一P型晶体管的第二端与电源电压连接，所述第一N型晶体管的第二端与接地端连接；

所述第六非门的输入端用于接收所述待写入数据，所述第六非门的输出端分别与所述第四或非门的第二输入端和所述第三或非门的第一输入端连接，所述第四或非门的输出端与所述第二P型晶体管的栅极端连接；所述第八非门的输入端用于接收所述写控制信号，所述第八非门的输出端与所述第三或非门的第二输入端连接，所述第三或非门的输出端与所述第二N型晶体管的栅极端连接；所述第二P型晶体管的第二端与电源电压连接，所述第二N型晶体管的第二端与接地端连接；

所述第十非门的输出端与所述第三P型晶体管的栅极端连接；所述第一P型晶体管的第一端、所述第一N型晶体管的第一端和所述第三P型晶体管的第二端均与所述全局数据线连接；所述第二P型晶体管的第一端、所述第二N型晶体管的第一端和所述第三P型晶体管的第一端均与所述互补全局数据线连接。

20.一种读写方法，其特征在于，所述方法包括：

通过写驱动电路向数据线进行预充电并将待写入数据写入至所述数据线；

在掩码写模式下，通过控制电路在数据读取后至数据写入前控制所述写驱动电路停止向所述数据线进行预充电；在未处于掩码写模式时，通过所述控制电路在数据写入前控制所述写驱动电路对所述数据线进行预充电；

其中，所述掩码写模式包括伪读操作和回写操作，所述伪读操作是指从存储单元读取数据，所述回写操作是指将所述读取的部分数据替换为新数据并重新写入所述存储单元。

21.一种存储器，其特征在于，所述存储器包括如权利要求1至19中任一项所述的读写电路。

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