JPH043390A

JPH043390A - 半導体記憶装置

Info

Publication number: JPH043390A
Application number: JP2105618A
Authority: JP
Inventors: Migaku Egami; 江上　琢
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1990-04-20
Filing date: 1990-04-20
Publication date: 1992-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置、特にダイナミック・ラン
ダム・アクセスメモリ　（以下、ＤＲＡＭと略す）に関
するものである。

〔従　来　の　技　術〕

ＤＲＡＭのアクセス動作は、一般に行デコード、ワード
線選択、センス動作、列デコード、出力増幅の順に行わ
れる。また、ＤＲＡＭにとって不可欠であるリフレツシ
ユは、通常の読み出しに必要な行アドレスの最上位の１
ピントを除いた残りのピントで定められた行アドレスを
指定して行われる。そのため、最上位ピント力び１”　
　”Ｏ”のどちらの行アドレスのメモリセルに対しても
同時にリフレッシュが行われる。

したがって、ＤＲＡＭでは、通常センス動作時には、ア
クセスされたメモリセルと同じ行アドレスを有するメモ
リセルがセンス増幅（以後、アクセスセンス動作と呼ぶ
）されるだけでなく、前記のアクセスされたメモリセル
と最上位の１ビツト以外の行アドレスが同一のメモリセ
ルに対しても同時にセンス増幅（以後、ヒドンセンス動
作と呼ぶ）が行われる。

第６［１Ｊ（８＋、　（ｂｌは従来の２５６にワード×
１ピント構成のＤＲＡＭにおける主要部（センスアンプ
周辺部分）の回路図を示し、同図ｆａｔはワード線を指
定する行アドレスの最上位ビットが例えば“１”となっ
ている行アドレスによって指定される部分のビット線１
本分の回路を示し、同図Ｃｂ）はワード線を指定する行
アドレスの最上位ビットが例えば“０”となっている行
アドレスによって指定される部分のビット線１本分の回
路を示している。

第６図において、札Ａ、−ＷＬＡ、、および−ＬＢ、〜
ＷＬＢ、１はそれぞれワード線であり、ワード線−ＬＡ
〜ＷＬＡ、１は最上位のビットが“１”の行アドレスで
指定され、ワード線ＷＬＢ　、〜ＷＬＢ、は最上位のビ
ットが“Ｏ″の行アドレスで指定される。ＢＬＡＢＬ＾
は、最上位のビットが“１′の行アドレスで指定される
ワード線圓ＬＡ、〜−ＬＡ、、により選択されるメモリ
セルＭＳＡ　Ｉ〜ＭＳＡ、１に接続されたビット線であ
り、このビット線は第６［Ｆ（ａ＋では１本のみ図示し
ているが、一つのＤＲＡＭにはメモリセルＭＳＡ　＋〜
ＭＳＡ、、が複数群あり、これに伴って複数本存在する
。ＢＬＢ　、　ＢＬＢは、最上位のビットが′０゛の行
アドレスで指定されるワード線−ＬＢ、〜−ＬＢ、。

により選択されるメモリセルＭＳＢ、　−ＭＳＢ、に接
続されたビット線であり、このビット線は第６図山）で
は１本のみ図示しているが、一つのＤＲＡＭにハＪ　モ
ＩＪ　セルＭｓＢ　、〜ＭＳＢ、が複数群あり、これに
伴って複数本存在する。

ＳＡ＾はピント線ＢＬＡ　、　ＢＬＡの信号の増幅を行
うセンスアンプで、ＳＡＢはビット線ＢＬＢ　、　ＢＬ
Ｂの信号の増幅を行うセンスアンプで、これらは各々ピ
ント線の本数に対応した個数だけ存在し、各々第１およ
び第２のセンスアンプ群を構成する。

Ｑ　ｌｓ　、　Ｑ　３ａ、　Ｑ　ａ　ｓはセンスアンプ
ＳＡＡを構成するＭＯＳ）ランジスタ、Ｑ　＋　ｓ　＋
　　Ｑ　３ｓ　＋　　Ｑ　４　ｍはセンスアンプＳＡＢ
を構成するＭＯＳ）ランジスタ、ＣＰはメモリセルプレ
ートである。φＩＡ＋　　φ１．はそれぞれＭＯＳ）ラ
ンジスタＱ、Ａ、Ｑ、、のゲートに加える内部信号であ
る。

以上のような構成において、例えばワード線ＷＬＡ＋を
指定するような最上位のビットが“１”の行アドレスが
与えられると、ワード＄％ＷＬＡ＋にセンス用電圧を与
えるとともに、ワード線ＷＬＡ　Ｉと最上位のビットの
みが異なるワード線−ＬＢ、にセンス用電圧を与えるよ
うな行デコードが行われ、このときにＭＯＳ）ランジス
タＱ、Ａ、Ｑ、、に内部信号φｌＡ＋　　φ、が加えら
れることで、センスアンプＳＡＡ　、　ＳＡＢが動作し
てセンス増幅される。

この場合、ワード線ＷＬＡ　、のセンス動作については
、それに接続されている例えばメモリセルＭＳＡ＋が列
アドレスをデコードしてビット線ＢＬＡ　、　ＢＬＡを
指定することによってアクセスされ、ワード線１１ＬＢ
　＋のセンス動作については、どのビット線も指定され
ず、アクセスが行われない。上記のアクセスが行われる
メモリセルＭＳＡ　、が接続された方のワード線ＷＬＡ
Ｉのセンス動作は上記したようにアクセスセンス動作と
呼び、ピント線の指定がなくアクセスが行われないワー
ド線−ＬＢ、のセンス動作は上記したようにヒドンセン
ス動作と呼ぶ。

なお、ワード終礼Ｂ、を指定するような最上位のビット
が“Ｏ”の行アドレスが与えられた場合には、ワード線
ＷＬＢ、がアクセスセンス動作となり、ワード、％１Ｗ
ＬＡｌがヒドンセンス動作となるのはいうまでもない。

従来の技術では、アクセスセンス動作およびヒドンセン
ス動作の両方が、内部信号φ１７．φｌの立ち上がりで
ＭＯＳ）ランジスタＱ、、、Ｑ、、がそれぞれオンとな
ることによって開始する。つまり、センスアンプＳＡＡ
　、　ＳＡＢが同時に駆動される。

〔発明が解決しようとする課匙〕

近年、ＤＲＡＭは、周辺回路のＣＭＯＳ化を進め、低消
費電力化を図っている。また、半導体記憶装置の高集積
化が進むにつれて、ビット線容量が増加するために、ビ
ット線のプリチャージを電源電圧よりも低い電圧で行う
ことにより、低消費電力化を図っている。しかし、セン
ス動作時のピーク電流はそれでもかなり大きいものであ
る。

しかも、上記の従来の構成では、アクセスセンス動作と
ヒドンセンス動作の両方が同時に行われているため、ビ
ット線の電荷の放電が一度に行われ、ピーク電流が増加
する。そして、このピーク電流の増加は、内部電圧の低
下や誘導雑音の発生等、ＤＲＡＭの安定動作に大きな障
害を与えるものである。

このような問題を解決し、ピーク電流を減少させるもの
として、つぎのような半導体記憶装置も既に提案されて
いる。

以下、この半導体記憶装置の提案例を第７図および第８
図を参照しながら説明する。

第７図（ａｇ、　Ｃｂ＋は提案例の２５６にワード×１
ビット構成のＤＲＡＭにおける主要部（センスアンプ周
辺部分）の回路図を示し、同図（ａｌはワード線を指定
する行アドレスの最上位ビットが例えば“１”となって
いる行アドレスによって指定される部分のビット線１本
分の回路を示し、同図（ｂｌはワード線を指定する行ア
ドレスの最上位ビットが例えば“０”となっている行ア
ドレスによって指定される部分のビット線１本分の回路
を示している。

第７図において、ＱｚａはＭＯＳトランジスタＱ１Ａに
並列接続されたＭＯＳトランジスタで、ゲートに内部信
号φ２．が加えられる。ＱＺＢはＭＯＳトランジスタＱ
１ｍに並列接続されたＭＯＳトランジスタで、ゲートに
内部信号φ。が加えられる。

その他の回路構成は第６図に示した従来例と同様である
ので、同一の符号を付して説明を省略する。

第８閲は第７図の回路の各ノードの電圧波形図を示して
いる。第８図（ａｌ、　（ｂｌはそれぞれ行アドレスの
最上位ビットが“１゛か“０”かを示す内部信号Ａ８Ｒ
、Ａ８Ｒの電圧波形を示している。この内部信号Ａ８Ｒ
は、アクセス時において、行アドレスの最上位ビットが
“１−”のときには“Ｈ”となり、行アドレスの最上位
ビットが“０”のときには“Ｌ”のままである。一方、
内部信号Ａ８Ｒは、アクセス時において、行アドレスの
最上位ビットが“０１のときには“Ｈ”となり、行アド
レスの最上位ビットが“１”のときには“Ｌ”のままで
ある。

第８図ＦＣ１，ｆｄｌはそれぞれワード線−ＬＡ、、　
ＷＬＢ、の電圧波形を示し、同図ｔｅ＋はビット＆？！
ＢＬＡ　、　ＢＬＡの電圧波形を示し、同図（ｆｌはビ
ット線ＢＬＢ　、　ＢＬＢの電圧波形を示している。

第８図（ｇｌ、　（ｈｌはそれぞれ内部信号φＩＡ＋　
　φ、の電圧波形を示し、同図ｉｌ＋はアクセスセンス
動作時の内部信号φ２．の電圧波形を示し、同図（Ｊｌ
はヒドンセンス動作時の内部信号φ２．の電圧波形を示
している。

アクセス動作を開始すると、行アドレスで指定されたワ
ード線の選択が行われる。行アドレスの最上位ビットが
“ｌ”の場合、内部信号へ８Ｒが高レベルとなり、内部
信号Ａ８Ｒは低レベルのままである。一方、行デコード
により、行アドレスの最上位のビットのみ異なりその他
のビットが同一の２本の例えばワード線ＷＬＡ、、　Ｗ
ＬＢ、が選択され、ワードｖＡＷＬＡ＋、　ＷＬＢ＋が
高レベル（センス用電圧印加）となり、メモリセルＭＳ
Ａ、、　？ＩＳＢ、の情報がビット線ＢＬＡ　、　ＢＬ
Ｂに伝達される。

つぎに、センスアンプ駆動用の第１の内部信号φ１Ａ、
φ３．が高レベルとなり、ＭＯＳトランジスタＱ、、、
Ｑ、、がオンとなり、センスアンプ５ＡＡＳＡＢのセン
ス動作が始まる。また、センスアンプ駆動用の第２の内
部信号φ２Ａ＋　　φ２．は、アクセスセンス動作を行
う方のセンスアンプ例えばＳＡＡでは第１の内部信号φ
１Ａ、φ１．と同時に高レベルとなり、ヒドンセンス動
作を行う方のセンスアンプＳＡＢては第１の内部信号φ
＋１　　φ１．より遅れて高レベルとなる。このため、
アクセスセンス動作を行っているセンスアンプＳＡＡの
ＭＯＳトランジスタＱ２ＡはＭＯＳトランジスタＱ１Ａ
と同時にオンとなり、ヒドンセンス動作を行っているセ
ンスアンプＳＡＢのＭＯＳ）ランジスタＱ、はアクセス
センス動作を行っているセンスアンプＳＡへのＭＯＳ）
ランジスタＱＩＡもしくはヒドンセンス動作を行ってい
るセンスアンプＳＡＨのＭＯＳトランジスタ０１ｍより
遅れてオンとなる。なお、行アドレスの最上位のビット
が“０”の場合には、センスアンプＳＡＢがアクセスセ
ンス動作を行い、センスアンプＳＡＡがヒドンセンス動
作を行うので、内部信号φ２Ａが第８図（ｊｌようにな
るとともに、内部信号φ、が第８図＋ｌｌのようになる
。

また、センスアンプＳＡＡ　、　ＳＡＢのセンス動作を
ＭＯＳトランジスタＱ、Ａ、Ｑ、、のみで行うと、セン
ス動作をＭＯＳ）ランジスタＱ、Ａ、　Ｑ２．たけで行
った場合、あるいはＭＯＳ）ランジスタＱ、＾Ｑｌｌと
ＭＯＳトランジスタＱ２Ａ、　　ｑｚｇとを同時に使用
して行った場合に比べて、センス動作が緩やかに行われ
るようにＭＯＳ）ランジスタＱ１ＡＱ　＋　ｗ　、　Ｑ
　２　ａ　、　Ｑ　２８の電流駆動能力を設計しである
。

したがって、この提案例では、アクセスセンス動作より
もヒドンセンス動作が緩やかに行われる。

上記以外の動作は第６図の半導体記憶装置と同様である
。

以上に述べた提案例は、アクセスセンス動作よりもヒド
ンセンス動作を緩やかに行うので、センス動作時のピー
ク電流を低減することができる。

しかし一方では、ＤＲＡＭは、アクセスタイムの高速化
も求められており、そのためセンス動作の高速化が要求
されている。上記のように、アクセスセンス動作よりも
ヒドンセンス動作を緩やかに行うことは、センス動作の
高速化に逆行するものであり、アクセスタイムの高速化
を阻むものであった。

したがって、この発明の目的は、センス動作時のピーク
電流の低減を図って安定な動作を行うことができ、しか
も高速動作も可能な半導体記憶装置を提供することであ
る。

〔課題を解決するための手段〕

この発明の半導体記憶装置は、アクセスされるメモリセ
ルと同一の第１のワード線により選択される複数のメモ
リセルがそれぞれ個別に接続された第１の複数のピント
線の増幅を行う第１のセンスアンプ群と、アクセスされ
るメモリセルのアクセスタイミングと同時または同一サ
イクル内に第１のワード線と異なる第２のワード線によ
り選択される複数のメモリセルがそれぞれ個別に接続さ
れた第２の複数のピッ）Ｍの増幅を行う第２のセンスア
ンプ群と、第２のセンスアンプ群の動作を第１のセンス
アンプ群の動作よりも緩やかに行う状態と第２のセンス
アンプ群の動作を第１のセンスアンプ群の動作と同じ速
さで行う状態とに切り替える切替手段とを備えている。

〔作　　　用〕

この発明の構成によれば、切替手段により第２のセンス
アンプ群の動作を前記第１のセンスアンプ群の動作より
も緩やかに行う状態に第２のセンスアンプ群の動作を切
り替えると、アクセスセンス動作を行う第１のセンスア
ンプ群のセンス動作トヒドンセンス動作を行う第２のセ
ンスアンプ群のセンス動作とが同時に始まっても、ヒド
ンセンス動作を行う第２のセンスアンプ群のピーク電流
発生時期がアクセスセンス動作を行う第１のセンスアン
プ群のピーク電流発生時期よりも遅く、がつヒドンセン
ス動作を行う第２のセンスアンプのピークｔｉｆｉＬが
アクセスセンス動作を行う第１のセンスアンプのピーク
電流よりも低くなるので、第１および第２のセンスアン
プ群の全体としてセンス動作時のピーク電流が低減され
ることになる。

−４、切替手段番こより第２のセンスアンプ群の動作を
前記第１のセンスアンプ群の動作と同じ速さで行う状態
に第２のセンスアンプ群の動作を切り替えると、アクセ
スセンス動作を行う第１のセンスアンプ群のセンス動作
とヒドンセンス動作を行う第２のセンスアンプ群のセン
ス動作とが同時に始まると、アクセスセンス動作を行う
第１のセンスアンプ群のピーク電流発生時期とヒドンセ
ンス動作を行う第２のセンスアンプ群のピーク電流発生
時期とが同じになり、センス動作を短い時間で終えるこ
とができ、高速動作を行うことが可能となる。

〔実　施　例〕

以下、この発明の実施例を図面を参照しながら説明する
。

大施■上第１図ｆａ＋、　（ｂｌはこの発明の第１の実施例の２
５６にワード×１ビット構成のＤＲＡＭにおける主要部
（センスアンプ周辺部分）の回路図を示し、同図ｆａ＋
はワード線を指定する行アドレスの最上位ビットが例え
ば＠１″となっている行アドレスによって指定される部
分のビット線１本分の回路を示し、同図（ｂｌはワード
線を指定する行アドレスの最上位ビットが例えば“０”
となっている行アドレスによって指定される部分のビッ
ト線１本分の回路を示している。

この半導体記憶装置は、内部信号φ、８が直接ＭＯＳト
ランジスタＱ１１に入力され、内部信号φ、。

がＰチャンフルのＭＯＳトランジスタＱ２．を介してＭ
ＯＳトランジスタＱ。に入力され、内部信号φ、がＮチ
ャンネルのＭＯＳトランジスタ０６ｍを介してＭＯＳ）
ランジスタＱ２．に入力されている。

両ＭＯ３）ランジスタＱ、、、Ｑ、Ｂのゲートには、ヒ
ユーズＨ＋ｓおよび抵抗ＲＩＢを介して電ｔＡ電圧■。

が印加されている。以上の構成が切替手段Ｓ　Ｗ　＋　
を構成している。

ここで、ＭＯＳ）ランジスタＱ、にＭＯＳトランジスタ
ＱＳＩｌまたはＭＯＳトランジスタＱ６Ｂを介して加え
られる内部信号をφ２．′とする。

また、図示はしていないが、ＭＯＳトランジスタＱＩＡ
、　　Ｑ２Ａに対しても上記と同様の２個のＭＯＳトラ
ンジスタ、ヒユーズおよび抵抗よりなる回路が接続され
ている。

上記以外の構成は第７図のものと同様である。

第２図は第１図において、ヒドンセンス動作を行ってい
る方のセンスアンプＳＡＢの各ノードの電圧波形図を示
している。第２図Ｔａ１は内部信号φ１゜を示し、第２
図（ｂｌは内部信号φ２．を示し、第２図（Ｃ）はヒユ
ーズＨ１１を切断した場合の内部信号φｚｓを示し、第
２図（ｄｌはヒユーズＨＩＭを切断しない場合の内部信
号φ２．′を示している。

以上のような構成において、ヒドンセンス動作を行って
いるセンスアンプＳＡＢに入力される内部信号φ、、φ
２Ｂは、第２図Ｔａ１．　（ｂｌに示すように、第７図
の回路と同様に、内部信号φ、の方が遅れてハイレベル
となる。

まず、切替手段ＳＷ、を構成するヒユーズＨ１１を切断
した場合、ＰチャンネルのＭＯＳ）ランジスタＱｓ１が
オンとなり、ＮチャンネルのＭＯＳトランジスタＱ。が
オフとなるため、ＭＯＳトランジスタ０２ｍに加えられ
る内部信号φ２．′は第２図（ｄｌに示すように、内部
信号φ１．と同じタイミングでハイレベルとなる。した
がって、ヒドンセンス動作を行っているセンスアンプＳ
ＡＢは、ＮチャンネルのＭＯＳ）ランジスタＱ　、　、
、　　Ｑ　、、が同時にオンとなり、アクセスセンス動
作を行っているセンスアンプＳＡＡ　と同じセンス動作
を行うことになり、センス動作が高速に行われることに
なる。

つぎに、ヒユーズＨＩｌｌを切断しない場合、Ｐチャン
ネルのＭＯＳトランジスタＱ３．がオフとなり、Ｎチャ
ンネルのＭＯＳトランジスタＱｌがオンとなるため、Ｍ
ＯＳトランジスタＱ２．に加えられる内部信号φ２Ｉｌ
′は第２図Ｔａ１に示すように、内部信号φ２１１と同
じタイミングでハイレベルとなる。したがって、ヒドン
センス動作を行っているセンスアンプＳＡＢは、第７図
の提案例と同様に、ＮチャンネルのＭＯＳトランジスタ
Ｑ２．のオンがＮチャンネルのＭＯＳ）ランジスタＱ１
．のオンより遅れることになり、センス動作時のピーク
電流を低減することができ、センス動作を安定させるこ
とができる。

上記以外の点は第７図の提案例と同じであるので、説明
は省略する。

２旌拠Ｉ第２図Ｔａ１．　（ｂｌはこの発明の第２の実施例の２
５６にワード×１ビット構成のＤＲＡＭにおける主要部
（センスアンプ周辺部分）の回路図を示し、同図（ａｌ
はワード線を指定する行アドレスの最上位ビットが例え
ば“ｌ”となっている行アドレスによって指定される部
分のビット線１本分の回路を示し、同図（ｂｌはワード
線を指定する行アドレスの最上位ビットが例えば“０”
となっている行アドレスによって指定される部分のピン
ト！１本分の回路を示している。

この第３圓の半導体記憶装置では、切替手段ＳＷ２が第
１図の切替手段ＳＷｌ　とは異なる。すなわち、電源電
圧ＶＤＤをヒユーズＨ，Ｂを介してＭＯＳトランジスタ
Ｑｓｓ、　　Ｑ６ｇのゲートに加える構成に代えて、Ｍ
ＯＳトランジスタＱＳ、、Ｑ、、のゲートに接続される
ポンディングパッドＢＰ＋ａを設けている。その他は第
１図と同様である。

以上のような構成において、切替手段ＳＷ、を構成する
ボンディングバンドＢｐＨ１にワイヤボンディングを施
さない場合は、第１図において、ヒユーズＨ１ｌ＋を切
断した場合と同じように動作する。

また、ボンディングバンドＢＰ＋ｇにワイヤボンディン
グを施して電＃電圧■、。を供給した場合は、第１回に
おいて、ヒユーズＨＩｗを切断しない場合と同じように
動作する。

この実施例の効果は第１の実施例と同様である。

大豊±１第４図（ａｌ、　（ｂｌはこの発明の第３の実施例の２
５６にワード×ｌビット構成のＤＲＡＭにおける主要部
（センスアンプ周辺部分）の回路図を示し、同図（ａｌ
はワード線を指定する行アドレスの最上位ビットが例え
ば“１”となっている行アドレスによって指定される部
分のビット線１本分の回路を示し、同図（ｂｌはワード
線を指定する行アドレスの最上位ビットが例えば“０”
となっている行アドレスによって指定される部分のビッ
ト線１本分の回路を示している。

この第４図の半導体記憶装置では、切替手段Ｓ　Ｗ　ｓ
が第１図の切替手段ＳＷ、とは異なる。すなわち、電＃
電圧ｖ０をヒユーズＨ１ｌを介してＭＯＳトランジスタ
Ｑ、、、Ｑｔｈｌｌのゲートに加える構成に代えて、Ｍ
ＯＳ）ランジスタＱ、、、Ｑ、、のゲートに内部信号φ
、を供給するように構成している。その他は第１図と同
様である。

以上のような構成において、切替手段ＳＷ３に加える内
部信号φ、がローレベルの場合は、第１図において、ヒ
ユーズＨＩＢを切断した場合と同じように動作する。

また、内部信号φ１．がハイレベルの場合は、第１図に
おいて、ヒユーズＨ１Ｂを切断しない場合と同じように
動作する。

この実施例の効果は第１の実施例と同様である。

大宛桝↓ 第５図（ａ）、（１））はこの発明の第４の実施例の２
５６にワード×１ビット構成のＤＲＡＭにおける主要部
（センスアンプ周辺部分）の回路図を示し、同図（Ｂ’
ｌばワード線を指定する行アドレスの最上位ピントが例
えば“１”となっている行アドレスによって指定される
部分のピントｖＡ１本分の回路を示し、同図（′ｂ）は
ワード線を指定する行アドレスの最上位ビットが例えば
“０゛となっている行アドレスによって指定される部分
のビット線１本分の回路を示している。

この第５図の半導体記憶装置では、切替手段ＳＷ、が第
１図の切替手段ＳＷｌとは異なる。すなわち、ｔａ電圧
■。。をヒユーズＨ１ｌ＋を介してＭＯＳトランジスタ
ＱＳ、、Ｑ、、のゲートに加える構成に代えて、ＭＯＳ
トランジスタＱ、、、Ｑ、、のゲートに接続されるポン
ディングパッドＢＰｚｍを設け、さらにボンディングバ
ンドＢＰｚｍにボンディングワイヤｌを接続し、ボンデ
ィングワイヤｌを通して外部信号φ４□を供給するよう
に構成している。その他は第１図と同様である。

以上のような構成において、切替手段ＳＷ４におけるポ
ンディングパッドＢＰ、Ｂにボンディングワイヤｌを介
して与えられた外部信号φ３Ｂがローレベルの場合は、
第１図において、ヒユーズＨ１ｌ＋を切断した場合と同
じように動作する。

また、外部信号φ１．がハイレベルの場合は、第１図に
おいて、ヒユーズＨ１１を切断しない場合と同じように
動作する。

この実施例の効果は第１の実施例と同様である。

なお、これらの実施例において、センスアンプＳＡＡ　
、　ＳＡＢで用いるＭＯＳトランジスタ数を２個として
内部信号φｌＡ＋　　φｍＡ、　　φ１．φ■で制御を
行ったが、ＭＯＳトランジスタ数を３個以上として、そ
の制御用の内部信号も３つ以上にして構成することもで
きる。

また、上記各実施例では、最上位ビット力び１”の行ア
ドレスの指定によるワード線−ＬＡ、〜−ＬＡ。

選択と最上位ビア）が“０”の行アドレスの指定による
ワード線−ＬＢ、〜ＷＬＢ、、選択とが完全に同一タイ
ミングではなく同一サイクル内に行う場合にもこの発明
を適用できる。

〔発　明　の　効　果〕

この発明の半導体記憶装置によれば、切替手段により第
２のセンスアンプ群の動作を、第１のセンスアンプ群の
動作よりも緩やかに行う状態と第２のセンスアンプ群の
動作を第１のセンスアンプ群の動作と同じ速さで行う状
態とに切り替えるようにしたので、第２のセンスアンプ
群の動作を第１のセンスアンプ群の動作よりも緩やかに
行う状態とした場合は、第１および第２のセンスアンプ
群のセンス動作時の全体としてのピークＮ？Ｒを低減す
ることができ、それによって安定かつ高速動作が可能と
なる。

また、第２のセンスアンプの動作を第２のセンスアンプ
群の動作を第１のセンスアンプ群の動作と同じ速さで行
う状態にしたときは、センス動作を高速に行うことが可
能となる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例のＤＲＡＭにおけるセ
ンスアンプ周辺部分の構成を示す回路図、第２図は第１
図の各部のタイムチャート、第３図はこの発明の第２の
実施例のＤＲＡＭにおけるセンスアンプ周辺部分の構成
を示す回路図、第４図はこの発明の第３の実施例のＤＲ
ＡＭにおけるセンスアンプ周辺部分の構成を示す回路図
、第５図はこの発明の第４の実施例のＤＲＡＭにおける
センスアンプ周辺部分の構成を示す回路図、第６図は従
来のＤＲＡＭにおけるセンスアンプ周辺部分の構成を示
す回路図、第７図はＤＲＡＭの提案例におけるセンスア
ンプ周辺部分の構成を示す回路図、第８図は第７図の回
路の各ノードの電圧波形図である。札へ、〜　−ＬＡＩｌ、　　ＷＬＢ１〜−ＬＢ、ｌ　・
・・ワード線、ＢＬＡＢＬＡ　、　ＢＬＢ　、　ＢＬＢ
　・・・ヒツト線、ＭＳＡ、　〜ＭＳＡｌ１ＭＳＢ　、
〜門ＳＢ、ｌ・・・メモリセル、ＳＡＡ　、　ＳＡＢ・
・・センスアンプ、ＳＷ、〜ＳＷ４・・・切替手段第２
図 −へ７１、’Ｊ− ｃ−Ｈ？：− 第図（ａ）（ｂ）第図（ａ）（ｂ）

Claims

【特許請求の範囲】

（１）アクセスされるメモリセルと同一の第１のワード
線により選択される複数のメモリセルがそれぞれ個別に
接続された第１の複数のビット線の増幅を行う第１のセ
ンスアンプ群と、前記アクセスされるメモリセルのアク
セスタイミングと同時または同一サイクル内に前記第１
のワード線と異なる第２のワード線により選択される複
数のメモリセルがそれぞれ個別に接続された第２の複数
のビット線の増幅を行う第２のセンスアンプ群とを備え
た半導体記憶装置において、前記第２のセンスアンプ群の動作を前記第１のセンスア
ンプ群の動作よりも緩やかに行う状態と前記第２のセン
スアンプ群の動作を前記第１のセンスアンプ群の動作と
同じ速さで行う状態とに切り替える切替手段を設けたこ
とを特徴とする半導体記憶装置。
（２）切替手段が配線部に設けられたヒューズの切断の
有無に応じて第２のセンスアンプ群の動作を切り替える
ようにした請求項（１）記載の半導体記憶装置。
（３）切替手段がボンディングパッドへのワイヤボンデ
ィングの有無に応じて第２のセンスアンプ群の動作を切
り替えるようにした請求項（１）記載の半導体記憶装置
。
（４）切替手段が動作切替用の内部信号に応じて第２の
センスアンプ群の動作を切り替えるようにした請求項（
１）記載の半導体記憶装置。
（５）切替手段がボンディングパッドを介して供給され
る動作切替用の外部信号に応じて第２のセンスアンプ群
の動作を切り替えるようにした請求項（１）記載の半導
体記憶装置。