JPH05128856A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05128856A JPH05128856A JP3285788A JP28578891A JPH05128856A JP H05128856 A JPH05128856 A JP H05128856A JP 3285788 A JP3285788 A JP 3285788A JP 28578891 A JP28578891 A JP 28578891A JP H05128856 A JPH05128856 A JP H05128856A
- Authority
- JP
- Japan
- Prior art keywords
- time
- memory cell
- sense amplifier
- data retention
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】データリテンション時のメモリセル2のデータ
保持時間を長くすることによって、データリテンション
時の低消費電流化を行なうこと。 【構成】センスアンプ1とメモリセル2との接続の開閉
を行なうトランジスタQ5,Q6と制御信号発生回路3
との間に、通常動作時とデータリテンション時に前記の
トランジスタQ5,Q6の開閉時間を切り換える制御信
号選択回路4を設ける。 【効果】センスアンプ1とメモリセル2との接続時間
を、通常動作時とデータリテンション時で切り換えるた
め、通常動作の高速化に影響なく、データリテンション
時のメモリセルのデータ保持時間を長くすることが出
来、結果として低消費電流化が可能となる。
保持時間を長くすることによって、データリテンション
時の低消費電流化を行なうこと。 【構成】センスアンプ1とメモリセル2との接続の開閉
を行なうトランジスタQ5,Q6と制御信号発生回路3
との間に、通常動作時とデータリテンション時に前記の
トランジスタQ5,Q6の開閉時間を切り換える制御信
号選択回路4を設ける。 【効果】センスアンプ1とメモリセル2との接続時間
を、通常動作時とデータリテンション時で切り換えるた
め、通常動作の高速化に影響なく、データリテンション
時のメモリセルのデータ保持時間を長くすることが出
来、結果として低消費電流化が可能となる。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にデータリテンションサイクルを有するダイナミック
型半導体記憶装置に関する。
特にデータリテンションサイクルを有するダイナミック
型半導体記憶装置に関する。
【0002】
【従来の技術】従来、この種の半導体記憶装置は、図3
で示す様に、センスアンプ1とメモリセル2との接続の
開閉を行なうトランジスタQ5,Q6を有し、前記トラ
ンジスタQ5,Q6をオンオフさせる信号φ1で構成さ
れ、信号φ1は直接トランジスタQ5,Q6のゲートに
接続されている。
で示す様に、センスアンプ1とメモリセル2との接続の
開閉を行なうトランジスタQ5,Q6を有し、前記トラ
ンジスタQ5,Q6をオンオフさせる信号φ1で構成さ
れ、信号φ1は直接トランジスタQ5,Q6のゲートに
接続されている。
【0003】ここで、センスアンプ1は、Pチャネルト
ランジスタQ1,Q2とNチャネルトランジスタQ3,
Q4とを有する。メモリセルはコンデンサC1,C2を
備え、その一端には各々NチャネルトランジスタQ7,
Q8が接続されている。
ランジスタQ1,Q2とNチャネルトランジスタQ3,
Q4とを有する。メモリセルはコンデンサC1,C2を
備え、その一端には各々NチャネルトランジスタQ7,
Q8が接続されている。
【0004】次に、この回路動作をタイミング図を用い
て説明する。図4はそのタイミング図である。
て説明する。図4はそのタイミング図である。
【0005】先ず最初に通常動作時について説明する。
通常動作時のリフレッシュにおいては、サイクル等の高
速化の理由から、メモリセル2の電位をセンスアンプ1
に伝えた直後、トランジスタQ5,Q6をオフし、セン
スアンプ1を決着させ、その後プリチャージ信号φ0を
高(high)レベルにし、決着したセンスアンプ1の
電位をメモリセル2に伝える操作を行なっている。
通常動作時のリフレッシュにおいては、サイクル等の高
速化の理由から、メモリセル2の電位をセンスアンプ1
に伝えた直後、トランジスタQ5,Q6をオフし、セン
スアンプ1を決着させ、その後プリチャージ信号φ0を
高(high)レベルにし、決着したセンスアンプ1の
電位をメモリセル2に伝える操作を行なっている。
【0006】しかし、前述した通り、通常動作のサイク
ルの高速化などの理由から、プリチャージ信号φ0はh
igh期間を長くすることが出来ないため、制御信号発
生回路3から与えられるトランジスタの開閉用信号φ1
のhigh期間も長く出来ない。したがって、センスア
ンプ1とメモリセル2の接続時間が短かくなるため、セ
ンスアンプ1の電位より、V1(メモリセル2の電位が
逆の時はV2)だけ不足し、結果としてメモリセル2の
データ保持時間がセンスアンプ1の電位をメモリセル2
に十分に伝えた時よりも短かくなっていた。
ルの高速化などの理由から、プリチャージ信号φ0はh
igh期間を長くすることが出来ないため、制御信号発
生回路3から与えられるトランジスタの開閉用信号φ1
のhigh期間も長く出来ない。したがって、センスア
ンプ1とメモリセル2の接続時間が短かくなるため、セ
ンスアンプ1の電位より、V1(メモリセル2の電位が
逆の時はV2)だけ不足し、結果としてメモリセル2の
データ保持時間がセンスアンプ1の電位をメモリセル2
に十分に伝えた時よりも短かくなっていた。
【0007】次に、データリテンション時には、当サイ
クルにおいては、正常動作時と違って動作サイクルを高
速にする必要がないため、プリチャージ信号φ0を長く
highレベルにしておくことが可能であるのにもかか
わらず、通常動作時とセンスアンプ1とメモリセル2の
接続時間が同じ様に短かくなる回路構成となっている。
クルにおいては、正常動作時と違って動作サイクルを高
速にする必要がないため、プリチャージ信号φ0を長く
highレベルにしておくことが可能であるのにもかか
わらず、通常動作時とセンスアンプ1とメモリセル2の
接続時間が同じ様に短かくなる回路構成となっている。
【0008】尚、図4において、セル電位の点線波形は
センスアンプ1の電位をメモリセル2に充分に伝えた時
であり、実線波形は本動作の時であり、その差電位をV
1,V2とする。
センスアンプ1の電位をメモリセル2に充分に伝えた時
であり、実線波形は本動作の時であり、その差電位をV
1,V2とする。
【0009】
【発明が解決しようとする課題】前述した従来の半導体
記憶装置では、通常動作のリード/ライトサイクルの高
速化のためにリード/ライトサイクルを長く出来ない。
したがって、センスアンプ1とメモリセル2の接続時間
を充分にとることが出来ない。また、データリテンショ
ン時においても、センスアンプ1とメモリセル2の接続
時間が通常動作のリード/ライトと同じで短かい。この
ため、センスアンプ1の電位を十分にメモリセルに伝え
ることが出きないため、データリテンション時のメモリ
セルのデータ保持時間が短かくなり、短時間でのリフレ
ッシュを必要とするので、データリテンション時の低消
費電流化が困難であった。
記憶装置では、通常動作のリード/ライトサイクルの高
速化のためにリード/ライトサイクルを長く出来ない。
したがって、センスアンプ1とメモリセル2の接続時間
を充分にとることが出来ない。また、データリテンショ
ン時においても、センスアンプ1とメモリセル2の接続
時間が通常動作のリード/ライトと同じで短かい。この
ため、センスアンプ1の電位を十分にメモリセルに伝え
ることが出きないため、データリテンション時のメモリ
セルのデータ保持時間が短かくなり、短時間でのリフレ
ッシュを必要とするので、データリテンション時の低消
費電流化が困難であった。
【0010】本発明の目的は、前記問題点を解決し、デ
ータリテンション時の低消費電流化を図った半導体記憶
装置を提供することにある。
ータリテンション時の低消費電流化を図った半導体記憶
装置を提供することにある。
【0011】
【課題を解決するための手段】本発明の構成は、キャパ
シタとワード線電位によりオンオフされて、前記キャパ
シタとビット線との接続を開閉するトランジスタからな
るメモリセルを備えた半導体記憶装置において、センス
アンプと前記メモリセルとの接続時間を通常動作のリー
ド/ライト時とデータリテンション時とで切り換える選
択回路を設けたことを特徴とする。
シタとワード線電位によりオンオフされて、前記キャパ
シタとビット線との接続を開閉するトランジスタからな
るメモリセルを備えた半導体記憶装置において、センス
アンプと前記メモリセルとの接続時間を通常動作のリー
ド/ライト時とデータリテンション時とで切り換える選
択回路を設けたことを特徴とする。
【0012】
【実施例】図1は本発明の一実施例の半導体記憶装置を
示す回路図、図2は図1の各部の電圧波形を示すタイミ
ング図である。
示す回路図、図2は図1の各部の電圧波形を示すタイミ
ング図である。
【0013】図1,図2において、本実施例は、信号φ
1,φ2を出力する制御信号発生回路3と、信号φ1,
φ2,φ3を入力としトランジスタQ5,Q6のゲート
に出力する制御信号選択回路4とを備えている。その他
は図1の同様である。
1,φ2を出力する制御信号発生回路3と、信号φ1,
φ2,φ3を入力としトランジスタQ5,Q6のゲート
に出力する制御信号選択回路4とを備えている。その他
は図1の同様である。
【0014】ここで、制御信号選択回路4は、インバー
タI3と、P,Nチャネルトランジスタからなるトラン
スファーゲートSIと、P,Nチャネルトランジスタか
らなるトランスファーゲートS2とを有する。
タI3と、P,Nチャネルトランジスタからなるトラン
スファーゲートSIと、P,Nチャネルトランジスタか
らなるトランスファーゲートS2とを有する。
【0015】図2において、信号φ0,φ1,φ2,セ
ル電位の各波形が示され、図中点線は通常動作時、実線
はデータリテンション時の波形である。波形11,13
との差電位をV1と、波形12,14との差電位をV2
とする。
ル電位の各波形が示され、図中点線は通常動作時、実線
はデータリテンション時の波形である。波形11,13
との差電位をV1と、波形12,14との差電位をV2
とする。
【0016】センスアンプ1とメモリセル2との接続を
開閉するためのトランジスタQ5,Q6と、前記センス
アンプ1とメモリセル2との接続の開閉を行なうための
トランジスタQ5,Q6の制御信号発生回路3との間に
制御信号選択回路4を設ける。
開閉するためのトランジスタQ5,Q6と、前記センス
アンプ1とメモリセル2との接続の開閉を行なうための
トランジスタQ5,Q6の制御信号発生回路3との間に
制御信号選択回路4を設ける。
【0017】次に本発明の回路動作についてタイミング
図を用いて説明する。図2はそのタイミング図である。
図を用いて説明する。図2はそのタイミング図である。
【0018】先ず、通常動作時は、従来例でも述べた様
に動作サイクルなどの高速化の理由から、プリチャージ
信号φ0のhigh期間を充分に長くとることが出来な
いため、制御信号選択信号φ3をhighにして、制御
信号選択回路4によって、センスアンプ1とメモリセル
2との接続時間がデータリテンション時よりも短かくす
る信号φ1を選択し、動作サイクルなどへの影響のない
様、従来と同じ方法でリフレッシュを行なう(この時の
メモリセル1の電位は、図2において、センスアンプの
電位がhighの時は11、lowの時は12)。
に動作サイクルなどの高速化の理由から、プリチャージ
信号φ0のhigh期間を充分に長くとることが出来な
いため、制御信号選択信号φ3をhighにして、制御
信号選択回路4によって、センスアンプ1とメモリセル
2との接続時間がデータリテンション時よりも短かくす
る信号φ1を選択し、動作サイクルなどへの影響のない
様、従来と同じ方法でリフレッシュを行なう(この時の
メモリセル1の電位は、図2において、センスアンプの
電位がhighの時は11、lowの時は12)。
【0019】一方、データリテンション時には、動作サ
イクルの高速化の必要がないため、プリチャージ信号φ
0のhigh期間を十分に長くとれるので、制御信号選
択信号φ3をlowにして、制御信号選択回路4によっ
て、センスアンプ1とメモリセル2との接続時間が正常
動作時よりも長くする信号φ2を選択し、センスアンプ
1の電位を充分にメモリセル2に伝えて、リフレッシュ
を行ない)この時のメモリセルの電位は、図2におい
て、センスアンプ1の電位がhighの時は13、lo
wの時は14)。
イクルの高速化の必要がないため、プリチャージ信号φ
0のhigh期間を十分に長くとれるので、制御信号選
択信号φ3をlowにして、制御信号選択回路4によっ
て、センスアンプ1とメモリセル2との接続時間が正常
動作時よりも長くする信号φ2を選択し、センスアンプ
1の電位を充分にメモリセル2に伝えて、リフレッシュ
を行ない)この時のメモリセルの電位は、図2におい
て、センスアンプ1の電位がhighの時は13、lo
wの時は14)。
【0020】以上述べた様に、本発明では、通常動作時
にデータリテンション時でセンスアンプ1とメモリセル
2の接続時間を制御信号選択回路4によって切り換える
ことによって、データリテンション時に通常動作時より
もメモリセルの電位を多く(センスアンプ1の電位がh
ighの時はV1,lowの時はV2分)獲得できる回
路構成となっている。
にデータリテンション時でセンスアンプ1とメモリセル
2の接続時間を制御信号選択回路4によって切り換える
ことによって、データリテンション時に通常動作時より
もメモリセルの電位を多く(センスアンプ1の電位がh
ighの時はV1,lowの時はV2分)獲得できる回
路構成となっている。
【0021】このように、本実施例の半導体記憶装置
は、センスアンプ1とメモリセル2の接続時間を通常動
作時とデータリテンション時で切り換える選択回路4を
備えている。
は、センスアンプ1とメモリセル2の接続時間を通常動
作時とデータリテンション時で切り換える選択回路4を
備えている。
【0022】
【発明の効果】以上説明した様に、本発明は、通常動作
時とデータリテンション時とで、センスアンプとメモリ
セルとの接続時間を切り換える選択回路を設けることに
より、通常動作のリード/ライトサイクルを長くするこ
となく、すなわち、リード/ライトサイクルガ高速化出
来るので、データリテンション時のメモリセルのデータ
保持時間を長くすることができるため、データリテンシ
ョン時の低消費電流化が可能となるという効果がある。
時とデータリテンション時とで、センスアンプとメモリ
セルとの接続時間を切り換える選択回路を設けることに
より、通常動作のリード/ライトサイクルを長くするこ
となく、すなわち、リード/ライトサイクルガ高速化出
来るので、データリテンション時のメモリセルのデータ
保持時間を長くすることができるため、データリテンシ
ョン時の低消費電流化が可能となるという効果がある。
【図1】本発明の一実施例の半導体記憶装置の要部を示
す回路図である。
す回路図である。
【図2】図1で示す回路のタイミング図である。
【図3】従来の半導体記憶装置の要部を示す回路図であ
る。
る。
【図4】図3で示す回路のタイミング図である。
φ0 プリチャージ用信号 φ1 センスアンプとメモリセルの接続時間をデータ
リテンション時よりも短かくする信号 φ2 センスアンプとメモリセルの接続時間を通常動
作時よりも長くする信号 φ3 短かくする信号と長くする信号とを選択する信
号 Q1〜Q4 センスアンプを構成するトランジスタ Q5〜Q6 センスアンプとメモリセルの接続を開閉
するトランジスタ Q7〜Q8 メモリセルトランスファ用トランジスタ C1〜C2 メモリセル 1 センスアンプ 2 メモリセル 3 制御信号発生回路 4 制御信号選択回路 11,12,13,14 波形
リテンション時よりも短かくする信号 φ2 センスアンプとメモリセルの接続時間を通常動
作時よりも長くする信号 φ3 短かくする信号と長くする信号とを選択する信
号 Q1〜Q4 センスアンプを構成するトランジスタ Q5〜Q6 センスアンプとメモリセルの接続を開閉
するトランジスタ Q7〜Q8 メモリセルトランスファ用トランジスタ C1〜C2 メモリセル 1 センスアンプ 2 メモリセル 3 制御信号発生回路 4 制御信号選択回路 11,12,13,14 波形
Claims (2)
- 【請求項1】 キャパシタとワード線電位によりオンオ
フされて、前記キャパシタとビット線との接続を開閉す
るトランジスタからなるメモリセルを備えた半導体記憶
装置において、センスアンプと前記メモリセルとの接続
時間を通常動作のリード/ライト時とデータリテンショ
ン時とで切り換える選択回路を設けたことを特徴とする
半導体記憶装置。 - 【請求項2】 選択回路が、一対のトランスファーゲー
トと1個のインバータからなる請求項1記載の半導体記
憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3285788A JPH05128856A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3285788A JPH05128856A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05128856A true JPH05128856A (ja) | 1993-05-25 |
Family
ID=17696084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3285788A Pending JPH05128856A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05128856A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
JPH03219491A (ja) * | 1990-01-24 | 1991-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1991
- 1991-10-31 JP JP3285788A patent/JPH05128856A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
JPH03219491A (ja) * | 1990-01-24 | 1991-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980210 |