JPH05128856A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05128856A JPH05128856A JP3285788A JP28578891A JPH05128856A JP H05128856 A JPH05128856 A JP H05128856A JP 3285788 A JP3285788 A JP 3285788A JP 28578891 A JP28578891 A JP 28578891A JP H05128856 A JPH05128856 A JP H05128856A
- Authority
- JP
- Japan
- Prior art keywords
- time
- memory cell
- sense amplifier
- data retention
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】データリテンション時のメモリセル２のデータ
保持時間を長くすることによって、データリテンション
時の低消費電流化を行なうこと。 【構成】センスアンプ１とメモリセル２との接続の開閉
を行なうトランジスタＱ５，Ｑ６と制御信号発生回路３
との間に、通常動作時とデータリテンション時に前記の
トランジスタＱ５，Ｑ６の開閉時間を切り換える制御信
号選択回路４を設ける。 【効果】センスアンプ１とメモリセル２との接続時間
を、通常動作時とデータリテンション時で切り換えるた
め、通常動作の高速化に影響なく、データリテンション
時のメモリセルのデータ保持時間を長くすることが出
来、結果として低消費電流化が可能となる。
保持時間を長くすることによって、データリテンション
時の低消費電流化を行なうこと。 【構成】センスアンプ１とメモリセル２との接続の開閉
を行なうトランジスタＱ５，Ｑ６と制御信号発生回路３
との間に、通常動作時とデータリテンション時に前記の
トランジスタＱ５，Ｑ６の開閉時間を切り換える制御信
号選択回路４を設ける。 【効果】センスアンプ１とメモリセル２との接続時間
を、通常動作時とデータリテンション時で切り換えるた
め、通常動作の高速化に影響なく、データリテンション
時のメモリセルのデータ保持時間を長くすることが出
来、結果として低消費電流化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にデータリテンションサイクルを有するダイナミック
型半導体記憶装置に関する。
特にデータリテンションサイクルを有するダイナミック
型半導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、図３
で示す様に、センスアンプ１とメモリセル２との接続の
開閉を行なうトランジスタＱ５，Ｑ６を有し、前記トラ
ンジスタＱ５，Ｑ６をオンオフさせる信号φ１で構成さ
れ、信号φ１は直接トランジスタＱ５，Ｑ６のゲートに
接続されている。
で示す様に、センスアンプ１とメモリセル２との接続の
開閉を行なうトランジスタＱ５，Ｑ６を有し、前記トラ
ンジスタＱ５，Ｑ６をオンオフさせる信号φ１で構成さ
れ、信号φ１は直接トランジスタＱ５，Ｑ６のゲートに
接続されている。
【０００３】ここで、センスアンプ１は、Ｐチャネルト
ランジスタＱ１，Ｑ２とＮチャネルトランジスタＱ３，
Ｑ４とを有する。メモリセルはコンデンサＣ１，Ｃ２を
備え、その一端には各々ＮチャネルトランジスタＱ７，
Ｑ８が接続されている。
ランジスタＱ１，Ｑ２とＮチャネルトランジスタＱ３，
Ｑ４とを有する。メモリセルはコンデンサＣ１，Ｃ２を
備え、その一端には各々ＮチャネルトランジスタＱ７，
Ｑ８が接続されている。
【０００４】次に、この回路動作をタイミング図を用い
て説明する。図４はそのタイミング図である。
て説明する。図４はそのタイミング図である。
【０００５】先ず最初に通常動作時について説明する。
通常動作時のリフレッシュにおいては、サイクル等の高
速化の理由から、メモリセル２の電位をセンスアンプ１
に伝えた直後、トランジスタＱ５，Ｑ６をオフし、セン
スアンプ１を決着させ、その後プリチャージ信号φ０を
高（ｈｉｇｈ）レベルにし、決着したセンスアンプ１の
電位をメモリセル２に伝える操作を行なっている。
通常動作時のリフレッシュにおいては、サイクル等の高
速化の理由から、メモリセル２の電位をセンスアンプ１
に伝えた直後、トランジスタＱ５，Ｑ６をオフし、セン
スアンプ１を決着させ、その後プリチャージ信号φ０を
高（ｈｉｇｈ）レベルにし、決着したセンスアンプ１の
電位をメモリセル２に伝える操作を行なっている。
【０００６】しかし、前述した通り、通常動作のサイク
ルの高速化などの理由から、プリチャージ信号φ０はｈ
ｉｇｈ期間を長くすることが出来ないため、制御信号発
生回路３から与えられるトランジスタの開閉用信号φ１
のｈｉｇｈ期間も長く出来ない。したがって、センスア
ンプ１とメモリセル２の接続時間が短かくなるため、セ
ンスアンプ１の電位より、Ｖ１（メモリセル２の電位が
逆の時はＶ２）だけ不足し、結果としてメモリセル２の
データ保持時間がセンスアンプ１の電位をメモリセル２
に十分に伝えた時よりも短かくなっていた。
ルの高速化などの理由から、プリチャージ信号φ０はｈ
ｉｇｈ期間を長くすることが出来ないため、制御信号発
生回路３から与えられるトランジスタの開閉用信号φ１
のｈｉｇｈ期間も長く出来ない。したがって、センスア
ンプ１とメモリセル２の接続時間が短かくなるため、セ
ンスアンプ１の電位より、Ｖ１（メモリセル２の電位が
逆の時はＶ２）だけ不足し、結果としてメモリセル２の
データ保持時間がセンスアンプ１の電位をメモリセル２
に十分に伝えた時よりも短かくなっていた。
【０００７】次に、データリテンション時には、当サイ
クルにおいては、正常動作時と違って動作サイクルを高
速にする必要がないため、プリチャージ信号φ０を長く
ｈｉｇｈレベルにしておくことが可能であるのにもかか
わらず、通常動作時とセンスアンプ１とメモリセル２の
接続時間が同じ様に短かくなる回路構成となっている。
クルにおいては、正常動作時と違って動作サイクルを高
速にする必要がないため、プリチャージ信号φ０を長く
ｈｉｇｈレベルにしておくことが可能であるのにもかか
わらず、通常動作時とセンスアンプ１とメモリセル２の
接続時間が同じ様に短かくなる回路構成となっている。
【０００８】尚、図４において、セル電位の点線波形は
センスアンプ１の電位をメモリセル２に充分に伝えた時
であり、実線波形は本動作の時であり、その差電位をＶ
１，Ｖ２とする。
センスアンプ１の電位をメモリセル２に充分に伝えた時
であり、実線波形は本動作の時であり、その差電位をＶ
１，Ｖ２とする。
【０００９】
【発明が解決しようとする課題】前述した従来の半導体
記憶装置では、通常動作のリード／ライトサイクルの高
速化のためにリード／ライトサイクルを長く出来ない。
したがって、センスアンプ１とメモリセル２の接続時間
を充分にとることが出来ない。また、データリテンショ
ン時においても、センスアンプ１とメモリセル２の接続
時間が通常動作のリード／ライトと同じで短かい。この
ため、センスアンプ１の電位を十分にメモリセルに伝え
ることが出きないため、データリテンション時のメモリ
セルのデータ保持時間が短かくなり、短時間でのリフレ
ッシュを必要とするので、データリテンション時の低消
費電流化が困難であった。
記憶装置では、通常動作のリード／ライトサイクルの高
速化のためにリード／ライトサイクルを長く出来ない。
したがって、センスアンプ１とメモリセル２の接続時間
を充分にとることが出来ない。また、データリテンショ
ン時においても、センスアンプ１とメモリセル２の接続
時間が通常動作のリード／ライトと同じで短かい。この
ため、センスアンプ１の電位を十分にメモリセルに伝え
ることが出きないため、データリテンション時のメモリ
セルのデータ保持時間が短かくなり、短時間でのリフレ
ッシュを必要とするので、データリテンション時の低消
費電流化が困難であった。
【００１０】本発明の目的は、前記問題点を解決し、デ
ータリテンション時の低消費電流化を図った半導体記憶
装置を提供することにある。
ータリテンション時の低消費電流化を図った半導体記憶
装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の構成は、キャパ
シタとワード線電位によりオンオフされて、前記キャパ
シタとビット線との接続を開閉するトランジスタからな
るメモリセルを備えた半導体記憶装置において、センス
アンプと前記メモリセルとの接続時間を通常動作のリー
ド／ライト時とデータリテンション時とで切り換える選
択回路を設けたことを特徴とする。
シタとワード線電位によりオンオフされて、前記キャパ
シタとビット線との接続を開閉するトランジスタからな
るメモリセルを備えた半導体記憶装置において、センス
アンプと前記メモリセルとの接続時間を通常動作のリー
ド／ライト時とデータリテンション時とで切り換える選
択回路を設けたことを特徴とする。
【００１２】
【実施例】図１は本発明の一実施例の半導体記憶装置を
示す回路図、図２は図１の各部の電圧波形を示すタイミ
ング図である。
示す回路図、図２は図１の各部の電圧波形を示すタイミ
ング図である。
【００１３】図１，図２において、本実施例は、信号φ
１，φ２を出力する制御信号発生回路３と、信号φ１，
φ２，φ３を入力としトランジスタＱ５，Ｑ６のゲート
に出力する制御信号選択回路４とを備えている。その他
は図１の同様である。
１，φ２を出力する制御信号発生回路３と、信号φ１，
φ２，φ３を入力としトランジスタＱ５，Ｑ６のゲート
に出力する制御信号選択回路４とを備えている。その他
は図１の同様である。
【００１４】ここで、制御信号選択回路４は、インバー
タＩ３と、Ｐ，Ｎチャネルトランジスタからなるトラン
スファーゲートＳＩと、Ｐ，Ｎチャネルトランジスタか
らなるトランスファーゲートＳ２とを有する。
タＩ３と、Ｐ，Ｎチャネルトランジスタからなるトラン
スファーゲートＳＩと、Ｐ，Ｎチャネルトランジスタか
らなるトランスファーゲートＳ２とを有する。
【００１５】図２において、信号φ０，φ１，φ２，セ
ル電位の各波形が示され、図中点線は通常動作時、実線
はデータリテンション時の波形である。波形１１，１３
との差電位をＶ１と、波形１２，１４との差電位をＶ２
とする。
ル電位の各波形が示され、図中点線は通常動作時、実線
はデータリテンション時の波形である。波形１１，１３
との差電位をＶ１と、波形１２，１４との差電位をＶ２
とする。
【００１６】センスアンプ１とメモリセル２との接続を
開閉するためのトランジスタＱ５，Ｑ６と、前記センス
アンプ１とメモリセル２との接続の開閉を行なうための
トランジスタＱ５，Ｑ６の制御信号発生回路３との間に
制御信号選択回路４を設ける。
開閉するためのトランジスタＱ５，Ｑ６と、前記センス
アンプ１とメモリセル２との接続の開閉を行なうための
トランジスタＱ５，Ｑ６の制御信号発生回路３との間に
制御信号選択回路４を設ける。
【００１７】次に本発明の回路動作についてタイミング
図を用いて説明する。図２はそのタイミング図である。
図を用いて説明する。図２はそのタイミング図である。
【００１８】先ず、通常動作時は、従来例でも述べた様
に動作サイクルなどの高速化の理由から、プリチャージ
信号φ０のｈｉｇｈ期間を充分に長くとることが出来な
いため、制御信号選択信号φ３をｈｉｇｈにして、制御
信号選択回路４によって、センスアンプ１とメモリセル
２との接続時間がデータリテンション時よりも短かくす
る信号φ１を選択し、動作サイクルなどへの影響のない
様、従来と同じ方法でリフレッシュを行なう（この時の
メモリセル１の電位は、図２において、センスアンプの
電位がｈｉｇｈの時は１１、ｌｏｗの時は１２）。
に動作サイクルなどの高速化の理由から、プリチャージ
信号φ０のｈｉｇｈ期間を充分に長くとることが出来な
いため、制御信号選択信号φ３をｈｉｇｈにして、制御
信号選択回路４によって、センスアンプ１とメモリセル
２との接続時間がデータリテンション時よりも短かくす
る信号φ１を選択し、動作サイクルなどへの影響のない
様、従来と同じ方法でリフレッシュを行なう（この時の
メモリセル１の電位は、図２において、センスアンプの
電位がｈｉｇｈの時は１１、ｌｏｗの時は１２）。
【００１９】一方、データリテンション時には、動作サ
イクルの高速化の必要がないため、プリチャージ信号φ
０のｈｉｇｈ期間を十分に長くとれるので、制御信号選
択信号φ３をｌｏｗにして、制御信号選択回路４によっ
て、センスアンプ１とメモリセル２との接続時間が正常
動作時よりも長くする信号φ２を選択し、センスアンプ
１の電位を充分にメモリセル２に伝えて、リフレッシュ
を行ない）この時のメモリセルの電位は、図２におい
て、センスアンプ１の電位がｈｉｇｈの時は１３、ｌｏ
ｗの時は１４）。
イクルの高速化の必要がないため、プリチャージ信号φ
０のｈｉｇｈ期間を十分に長くとれるので、制御信号選
択信号φ３をｌｏｗにして、制御信号選択回路４によっ
て、センスアンプ１とメモリセル２との接続時間が正常
動作時よりも長くする信号φ２を選択し、センスアンプ
１の電位を充分にメモリセル２に伝えて、リフレッシュ
を行ない）この時のメモリセルの電位は、図２におい
て、センスアンプ１の電位がｈｉｇｈの時は１３、ｌｏ
ｗの時は１４）。
【００２０】以上述べた様に、本発明では、通常動作時
にデータリテンション時でセンスアンプ１とメモリセル
２の接続時間を制御信号選択回路４によって切り換える
ことによって、データリテンション時に通常動作時より
もメモリセルの電位を多く（センスアンプ１の電位がｈ
ｉｇｈの時はＶ１，ｌｏｗの時はＶ２分）獲得できる回
路構成となっている。
にデータリテンション時でセンスアンプ１とメモリセル
２の接続時間を制御信号選択回路４によって切り換える
ことによって、データリテンション時に通常動作時より
もメモリセルの電位を多く（センスアンプ１の電位がｈ
ｉｇｈの時はＶ１，ｌｏｗの時はＶ２分）獲得できる回
路構成となっている。
【００２１】このように、本実施例の半導体記憶装置
は、センスアンプ１とメモリセル２の接続時間を通常動
作時とデータリテンション時で切り換える選択回路４を
備えている。
は、センスアンプ１とメモリセル２の接続時間を通常動
作時とデータリテンション時で切り換える選択回路４を
備えている。
【００２２】
【発明の効果】以上説明した様に、本発明は、通常動作
時とデータリテンション時とで、センスアンプとメモリ
セルとの接続時間を切り換える選択回路を設けることに
より、通常動作のリード／ライトサイクルを長くするこ
となく、すなわち、リード／ライトサイクルガ高速化出
来るので、データリテンション時のメモリセルのデータ
保持時間を長くすることができるため、データリテンシ
ョン時の低消費電流化が可能となるという効果がある。
時とデータリテンション時とで、センスアンプとメモリ
セルとの接続時間を切り換える選択回路を設けることに
より、通常動作のリード／ライトサイクルを長くするこ
となく、すなわち、リード／ライトサイクルガ高速化出
来るので、データリテンション時のメモリセルのデータ
保持時間を長くすることができるため、データリテンシ
ョン時の低消費電流化が可能となるという効果がある。
【図１】本発明の一実施例の半導体記憶装置の要部を示
す回路図である。
す回路図である。
【図２】図１で示す回路のタイミング図である。
【図３】従来の半導体記憶装置の要部を示す回路図であ
る。
る。
【図４】図３で示す回路のタイミング図である。
φ０ プリチャージ用信号 φ１ センスアンプとメモリセルの接続時間をデータ
リテンション時よりも短かくする信号 φ２ センスアンプとメモリセルの接続時間を通常動
作時よりも長くする信号 φ３ 短かくする信号と長くする信号とを選択する信
号 Ｑ１〜Ｑ４ センスアンプを構成するトランジスタ Ｑ５〜Ｑ６ センスアンプとメモリセルの接続を開閉
するトランジスタ Ｑ７〜Ｑ８ メモリセルトランスファ用トランジスタ Ｃ１〜Ｃ２ メモリセル １ センスアンプ ２ メモリセル ３ 制御信号発生回路 ４ 制御信号選択回路 １１，１２，１３，１４ 波形
リテンション時よりも短かくする信号 φ２ センスアンプとメモリセルの接続時間を通常動
作時よりも長くする信号 φ３ 短かくする信号と長くする信号とを選択する信
号 Ｑ１〜Ｑ４ センスアンプを構成するトランジスタ Ｑ５〜Ｑ６ センスアンプとメモリセルの接続を開閉
するトランジスタ Ｑ７〜Ｑ８ メモリセルトランスファ用トランジスタ Ｃ１〜Ｃ２ メモリセル １ センスアンプ ２ メモリセル ３ 制御信号発生回路 ４ 制御信号選択回路 １１，１２，１３，１４ 波形
Claims (2)
- 【請求項１】 キャパシタとワード線電位によりオンオ
フされて、前記キャパシタとビット線との接続を開閉す
るトランジスタからなるメモリセルを備えた半導体記憶
装置において、センスアンプと前記メモリセルとの接続
時間を通常動作のリード／ライト時とデータリテンショ
ン時とで切り換える選択回路を設けたことを特徴とする
半導体記憶装置。 - 【請求項２】 選択回路が、一対のトランスファーゲー
トと１個のインバータからなる請求項１記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285788A JPH05128856A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285788A JPH05128856A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128856A true JPH05128856A (ja) | 1993-05-25 |
Family
ID=17696084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285788A Pending JPH05128856A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128856A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JPH03219491A (ja) * | 1990-01-24 | 1991-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1991
- 1991-10-31 JP JP3285788A patent/JPH05128856A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JPH03219491A (ja) * | 1990-01-24 | 1991-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4330852A (en) | Semiconductor read/write memory array having serial access | |
| US4322635A (en) | High speed serial shift register for MOS integrated circuit | |
| EP0302795B1 (en) | Semiconductor memory circuit having a delay circuit | |
| JPH0646513B2 (ja) | 半導体記憶装置のデータ読出回路 | |
| JPH10188555A (ja) | 半導体記憶装置とデータ読み出し及び書き込み方法 | |
| US4390797A (en) | Semiconductor circuit | |
| US4958091A (en) | CMOS voltage converter | |
| US4656608A (en) | Semiconductor memory device | |
| US4602353A (en) | Integrated semiconductor circuit with a dynamic read-write memory | |
| US4281401A (en) | Semiconductor read/write memory array having high speed serial shift register access | |
| JP3812959B2 (ja) | 出力バッファ及び可変待ち時間出力回路 | |
| US5229964A (en) | Read circuit for large-scale dynamic random access memory | |
| KR950007141B1 (ko) | 의사 스태틱 ram의 제어회로 | |
| US5940331A (en) | Output circuit of semiconductor memory device | |
| US4800531A (en) | Address buffer circuit for a dram | |
| JP2717596B2 (ja) | センス増幅器用ラッチング回路およびそれを備えたダイナミックランダムアクセスメモリ | |
| JP3926037B2 (ja) | ダイナミック型ｒａｍ | |
| US4870620A (en) | Dynamic random access memory device with internal refresh | |
| JPH05128856A (ja) | 半導体記憶装置 | |
| JPS62178013A (ja) | 半導体装置 | |
| JPH0541085A (ja) | センスアンプ回路 | |
| JP2514330B2 (ja) | センスアンプ回路 | |
| JPH11328952A (ja) | 半導体集積回路装置 | |
| JPH06150656A (ja) | 半導体記憶装置 | |
| JP2776088B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980210 |