JPH03219491A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03219491A JPH03219491A JP2015391A JP1539190A JPH03219491A JP H03219491 A JPH03219491 A JP H03219491A JP 2015391 A JP2015391 A JP 2015391A JP 1539190 A JP1539190 A JP 1539190A JP H03219491 A JPH03219491 A JP H03219491A
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- sense amplifier
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- bit line
- transistor
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000003321 amplification Effects 0.000 abstract description 17
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 17
- 230000004913 activation Effects 0.000 abstract description 11
- 230000003071 parasitic effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にデータを高速に読
出せるダイナミック型半導体記憶装置を提案するもので
ある。
出せるダイナミック型半導体記憶装置を提案するもので
ある。
第２図は従来のダイナミック・ランダム・アクセス・メ
モリ （以下ＤＲＡＭという）の主要部を示す構成図で
ある。
モリ （以下ＤＲＡＭという）の主要部を示す構成図で
ある。
複数のワード線ＷＬ、ＷＬ・・・と交差するように複数
のビット線対ＢＬ、肛が配置されている。ビット線ＢＬ
とワードｆｌｙ’ｉＷＬとの交点及び反転ビット線孔と
ワード線孔との各交点には、ビット線ＢＬとワード線孔
とに、また反転ビット線■とワード線ＷＬとに各接続さ
れたメモリセノ叶Ｃ・・・が配置されている。各メモリ
セルＭＣは、Ｎチャネル）ＩＯ３）ランジスタからなる
トランスファゲートＴＧと“Ｈ″又は” Ｌ ”のデー
タが蓄積される容量Ｃ８とを有している。
のビット線対ＢＬ、肛が配置されている。ビット線ＢＬ
とワードｆｌｙ’ｉＷＬとの交点及び反転ビット線孔と
ワード線孔との各交点には、ビット線ＢＬとワード線孔
とに、また反転ビット線■とワード線ＷＬとに各接続さ
れたメモリセノ叶Ｃ・・・が配置されている。各メモリ
セルＭＣは、Ｎチャネル）ＩＯ３）ランジスタからなる
トランスファゲートＴＧと“Ｈ″又は” Ｌ ”のデー
タが蓄積される容量Ｃ８とを有している。
またビット線ＢＬ、反転ビット線■に交差するようにダ
ミーワード綿ＤＷＬｏ 、ＤＷＬ＋が配置されている。
ミーワード綿ＤＷＬｏ 、ＤＷＬ＋が配置されている。
ダミーワード線ＤＷＬ。 とビット線Ｂしとの交点には
ダミーセルＤＣＯが設けられ、ダミーワード線ＤＷＬ。
ダミーセルＤＣＯが設けられ、ダミーワード線ＤＷＬ。
と反転ビット線孔との交点にはダミーセルｒＪｃ、が設
けられている。ダミーセルＤＣ，及びＤＣ，は電源電位
と接地電位との中間電位を保持している。まタヒット線
ＢＬと反転ビット線■間にはセンスアンプ舒が接続され
ている。複数のワード線引７及びダミーワード線ＤＷＬ
、 、 ＤＷＬ、 はロウデコーダＲＤに接続されてい
る。ビット線ＢＬ、反転ビット線孔はＮチャネルＭＯ３
）ランジスタからなるトランスファゲートＱ＋ 、Ｑ２
を介して入出力線Ｉ１０ 、反転入出力線■「と接続さ
れている。トランスフアゲ−）Ｑ＋ 、 Ｑｚのゲー
トはコラムデコーダＣＤと接続されている。またセンス
アンプＳＡの共通ノードＮｃは、センスアンプ活性化信
号φＳＡが与えられるトランジスタＴｒ３を介して接地
できるようになっている。
けられている。ダミーセルＤＣ，及びＤＣ，は電源電位
と接地電位との中間電位を保持している。まタヒット線
ＢＬと反転ビット線■間にはセンスアンプ舒が接続され
ている。複数のワード線引７及びダミーワード線ＤＷＬ
、 、 ＤＷＬ、 はロウデコーダＲＤに接続されてい
る。ビット線ＢＬ、反転ビット線孔はＮチャネルＭＯ３
）ランジスタからなるトランスファゲートＱ＋ 、Ｑ２
を介して入出力線Ｉ１０ 、反転入出力線■「と接続さ
れている。トランスフアゲ−）Ｑ＋ 、 Ｑｚのゲー
トはコラムデコーダＣＤと接続されている。またセンス
アンプＳＡの共通ノードＮｃは、センスアンプ活性化信
号φＳＡが与えられるトランジスタＴｒ３を介して接地
できるようになっている。
次にこのＤＲＡＭの動作を説明する。データの読出し時
には、ロウデコーダＩＩＤにより１つのワード線孔を選
択して、その電位が”Ｈ”に立上げられる。
には、ロウデコーダＩＩＤにより１つのワード線孔を選
択して、その電位が”Ｈ”に立上げられる。
これにより、そのワード線孔に接続されたメモリセル肛
のデータがビット線ＢＬ又は反転ビット線■に続出され
る。例えばビット線ＢＬにデータが読出されるときには
、ダミーワード線ＤＷＬ、の電位が“Ｈ”に立上げられ
てダミーセルＤＣ，の電荷により反転ビット線孔が基準
電位Ｖ ｒｅｆになる。一方、データを読出したビット
線ＢＬの電位は、読出されたデータが“Ｈ″ じＬ”）
のときは反転ビット線孔の基準電位Ｖ ｒｅｆより僅か
に高く （低く）なる。このようにしてヒツト線ＢＬに
データが読出された場合には、センスアンプ活性化信号
φＳＡ／’ｌ’“Ｈ″になりトランジスタＴい、がオン
して、センスアンプＳＡは読出したデータを増幅する。
のデータがビット線ＢＬ又は反転ビット線■に続出され
る。例えばビット線ＢＬにデータが読出されるときには
、ダミーワード線ＤＷＬ、の電位が“Ｈ”に立上げられ
てダミーセルＤＣ，の電荷により反転ビット線孔が基準
電位Ｖ ｒｅｆになる。一方、データを読出したビット
線ＢＬの電位は、読出されたデータが“Ｈ″ じＬ”）
のときは反転ビット線孔の基準電位Ｖ ｒｅｆより僅か
に高く （低く）なる。このようにしてヒツト線ＢＬに
データが読出された場合には、センスアンプ活性化信号
φＳＡ／’ｌ’“Ｈ″になりトランジスタＴい、がオン
して、センスアンプＳＡは読出したデータを増幅する。
増幅されたデータは、データを増幅したセンスアンプＳ
Ａと接続されている１組のトランスファゲートＱＱ２を
介して入出力線Ｉ１０、反転入出力線■「へ出力される
。
Ａと接続されている１組のトランスファゲートＱＱ２を
介して入出力線Ｉ１０、反転入出力線■「へ出力される
。
第３図はＮチャネルトランジスタＱ３ 、 Ｑａを用い
ているセンスアンプＳＡ及びその周りの回路図である。
ているセンスアンプＳＡ及びその周りの回路図である。
センスアンプ活性化信号φ、ＡをトランジスタＴｒ３に
与えてそれをオンさせると、ピント線１１Ｌ又は反転ビ
ット線孔の電荷がトランジスタＴｒ３を介して引き抜か
れて、ビット線ＢＬ又は反転ピント線［の寄生容量ＣＢ
が放電し始めセンスアンプＳＡの増幅動作が始まる。
与えてそれをオンさせると、ピント線１１Ｌ又は反転ビ
ット線孔の電荷がトランジスタＴｒ３を介して引き抜か
れて、ビット線ＢＬ又は反転ピント線［の寄生容量ＣＢ
が放電し始めセンスアンプＳＡの増幅動作が始まる。
それによってセンスアンプ録の共通ノードＮ。
の電位が、トランジスタＱ３ 、 Ｑａのしきい値電位
より低下した場合は、ビットｖＡＢＬ（反転ビット線■
）が“Ｈ”レベルにあるときはトランジスタＱ３（Ｑ４
．）がオンして、反転ビット線孔（ビット線ＢＬ）が接
地電位になり、センスアンプＳＡの増幅動作が終了する
。
より低下した場合は、ビットｖＡＢＬ（反転ビット線■
）が“Ｈ”レベルにあるときはトランジスタＱ３（Ｑ４
．）がオンして、反転ビット線孔（ビット線ＢＬ）が接
地電位になり、センスアンプＳＡの増幅動作が終了する
。
このようにセンスアンプＳＡの増幅動作に要する時間は
、寄生容量Ｃ３によりセンスアンプＳＡの共通ノードＮ
ｃの電位が降下する速度に依存する。
、寄生容量Ｃ３によりセンスアンプＳＡの共通ノードＮ
ｃの電位が降下する速度に依存する。
したがって、増幅動作に要する時間は、ビット線ＢＬ及
び反転ビット線■の寄生容量ＣＢが大きい程、共通ノー
ドＮ、の電位降下が緩慢になって長くなる。そのため、
大容量メモリではセンスアンプＳＡの増幅動作時間が長
くなって、データの読出し速度が低下する。
び反転ビット線■の寄生容量ＣＢが大きい程、共通ノー
ドＮ、の電位降下が緩慢になって長くなる。そのため、
大容量メモリではセンスアンプＳＡの増幅動作時間が長
くなって、データの読出し速度が低下する。
このような問題を解決するために、１９８９年電子情報
通信学会秋季全国大会Ｃ−１５６において第４図に示す
回路が提案されている。
通信学会秋季全国大会Ｃ−１５６において第４図に示す
回路が提案されている。
この回路はセンスアンプＳＡの近くのビット線ＢＬ。
反転ビット線孔にトランスファゲートたるＰチャネルト
ランジスタＱｓ 、Ｑａを介装させており、Ｐチャネル
トランジスタＱｓ 、 Ｑｂの一側、つまりセンスア
ンプＳＡを設けていない側のビット、ｖｉｌＢＬ、反転
ビット肛には寄生容量ＣＩｌ、ＣＢが存在している。Ｐ
チャネルトランジスタＱ、、Ｑ、の夫々のゲートには基
準電位Ｖ ｒｅｆを与えている。基準電位■、、□はメ
モリセルから“Ｌ″のデータがビット線ＢＬ又は反転ビ
ット線孔に読出されたときのビット線ＢＬ又は反転ビッ
ト′７ａ肛の電位■、とＰチャネルトランジスタＱ５．
Ｑａのしきい値電位Ｖｔｈとの和より僅かに低い電位に
設定している。ＰチャネルトランジスタＱｓ 、Ｑａの
他側にあるビット線ＢＬ、反転ビット線孔間にはＮチャ
ネルトランジスタＱ、、Ｑ、からなるセンスアンプＳＡ
が接続されており、ＮチャネルトランジスタＱ３ 、
Ｑａの共通ノードＮＣは、センスアンプ活性化信号φ３
Ａが与えられるトランジスタＴ、、３を介して接地され
る。
ランジスタＱｓ 、Ｑａを介装させており、Ｐチャネル
トランジスタＱｓ 、 Ｑｂの一側、つまりセンスア
ンプＳＡを設けていない側のビット、ｖｉｌＢＬ、反転
ビット肛には寄生容量ＣＩｌ、ＣＢが存在している。Ｐ
チャネルトランジスタＱ、、Ｑ、の夫々のゲートには基
準電位Ｖ ｒｅｆを与えている。基準電位■、、□はメ
モリセルから“Ｌ″のデータがビット線ＢＬ又は反転ビ
ット線孔に読出されたときのビット線ＢＬ又は反転ビッ
ト′７ａ肛の電位■、とＰチャネルトランジスタＱ５．
Ｑａのしきい値電位Ｖｔｈとの和より僅かに低い電位に
設定している。ＰチャネルトランジスタＱｓ 、Ｑａの
他側にあるビット線ＢＬ、反転ビット線孔間にはＮチャ
ネルトランジスタＱ、、Ｑ、からなるセンスアンプＳＡ
が接続されており、ＮチャネルトランジスタＱ３ 、
Ｑａの共通ノードＮＣは、センスアンプ活性化信号φ３
Ａが与えられるトランジスタＴ、、３を介して接地され
る。
ここでＰチャネルトランジスタＱｓ 、 Ｑｂのゲー
トには基準電位■、、、が与えられてオンしている状態
で反転ビット線孔に“Ｈ”のデータが読出された場合を
考える。反転ビット線孔にメモリセルの“Ｈ″のデータ
が読出された後、センスアンプ活性化信号φｓｎの電位
がＨ″になる。それによりトランジスタＴｒｌがオンし
てセンスアンプＳＡは増幅動作を始める。この場合、Ｐ
チャネル１−ランジスクＱ！、、Ｑ６がオンしているた
め出力ノード■。ＵＴＩ ＋ＶＯＩＩ７□には、反転ビ
ット線孔、ビット線ＢＬの寄生容量ＣＢ力月・ランジス
タＱ５．Ｑ６を介して接続されている状態にあり、寄生
容量ＣＩ＋は徐々に放電することになり、第３図の場合
と同様にセンスアンプＳＡの共通ノードＮ、の電位は徐
々に低下していく。そして出力ノード■。６，２の電位
が、データ“Ｌ”を読出したときの電位■、より僅かに
低下するとＰチャネルトランジスタＱ６がオフして、出
力ノードＶ。ｕＴ□はビット線ＢＬの寄生容量ＣＢと切
離される。その後、共通ノードＮｃの電位が低下してＮ
チャネルトランジスタＱ４がオンすると、出力ノード■
。ｌｌＴｌの電位は急激に低下して接地電位になってセ
ンスアンプＳＡの増幅動作が終了する。よってセンスア
ンプＳ＾の増幅動作時間が短縮する。
トには基準電位■、、、が与えられてオンしている状態
で反転ビット線孔に“Ｈ”のデータが読出された場合を
考える。反転ビット線孔にメモリセルの“Ｈ″のデータ
が読出された後、センスアンプ活性化信号φｓｎの電位
がＨ″になる。それによりトランジスタＴｒｌがオンし
てセンスアンプＳＡは増幅動作を始める。この場合、Ｐ
チャネル１−ランジスクＱ！、、Ｑ６がオンしているた
め出力ノード■。ＵＴＩ ＋ＶＯＩＩ７□には、反転ビ
ット線孔、ビット線ＢＬの寄生容量ＣＢ力月・ランジス
タＱ５．Ｑ６を介して接続されている状態にあり、寄生
容量ＣＩ＋は徐々に放電することになり、第３図の場合
と同様にセンスアンプＳＡの共通ノードＮ、の電位は徐
々に低下していく。そして出力ノード■。６，２の電位
が、データ“Ｌ”を読出したときの電位■、より僅かに
低下するとＰチャネルトランジスタＱ６がオフして、出
力ノードＶ。ｕＴ□はビット線ＢＬの寄生容量ＣＢと切
離される。その後、共通ノードＮｃの電位が低下してＮ
チャネルトランジスタＱ４がオンすると、出力ノード■
。ｌｌＴｌの電位は急激に低下して接地電位になってセ
ンスアンプＳＡの増幅動作が終了する。よってセンスア
ンプＳ＾の増幅動作時間が短縮する。
前述したように反転ピッＩ−ｖＡ肛、ビット線ＢＬにＰ
チャネルトランジスタＱ、、Ｑｂを介装しているＤＲＡ
Ｍは、出力ノード■。ＬＩＴ、（Ｖｏｕｔｚ）の電位が
所定電位に低下した場合にＰチャネルトランジスタＱ５
（Ｑｂ）をオフさせて、反転ビット線［（ビ・ノド線Ｂ
Ｌ）の寄生容量Ｃ１１を切離し、出力ノード■。ＩＩＴ
Ｉ（ＶＯＵＴ２）の電位を急速に低下させることによっ
てセンスアンプＳＡの増幅動作時間の短縮を図り得る。
チャネルトランジスタＱ、、Ｑｂを介装しているＤＲＡ
Ｍは、出力ノード■。ＬＩＴ、（Ｖｏｕｔｚ）の電位が
所定電位に低下した場合にＰチャネルトランジスタＱ５
（Ｑｂ）をオフさせて、反転ビット線［（ビ・ノド線Ｂ
Ｌ）の寄生容量Ｃ１１を切離し、出力ノード■。ＩＩＴ
Ｉ（ＶＯＵＴ２）の電位を急速に低下させることによっ
てセンスアンプＳＡの増幅動作時間の短縮を図り得る。
しかし乍ら、ＰチャネルＩ−ランジスタＱ５゜Ｑｂのゲ
ートには、反転ビット線孔又はビ・ノド線ＢＬに“Ｌ”
のデータが読出された電位■、とＰチャネルトランジス
タＱ−、、Ｑｂのしきい値電位Ｖｔｈとの和の電位より
僅かに低い電位に設定した基準電位■、。、を与えてい
るためＰチャネルトランジスタＱｓ 、Ｑ６夫々のオン
抵抗が高い。したがって、読出されたデータの電位を出
力ノード■。Ｕ。
ートには、反転ビット線孔又はビ・ノド線ＢＬに“Ｌ”
のデータが読出された電位■、とＰチャネルトランジス
タＱ−、、Ｑｂのしきい値電位Ｖｔｈとの和の電位より
僅かに低い電位に設定した基準電位■、。、を与えてい
るためＰチャネルトランジスタＱｓ 、Ｑ６夫々のオン
抵抗が高い。したがって、読出されたデータの電位を出
力ノード■。Ｕ。
ＶＯＬＩＴ１１！側へ伝達するのに時間を要してセンス
アンプの増幅動作の開始が遅れる。また出力ノード■。
アンプの増幅動作の開始が遅れる。また出力ノード■。
ＵＴＩｖｏｕＴｚの電位が所定電位に低下するまでは、
寄生容量ＣＢの放電はＰチャネルトランジスタＱ、又は
Ｑｂのオン抵抗を介して行われるから、Ｐチャネルトラ
ンジスタＱ５又はＱｂがオフするまでの時間が長くセン
スアンプＳＡの増幅動作時間が長くなるという問題があ
る。
寄生容量ＣＢの放電はＰチャネルトランジスタＱ、又は
Ｑｂのオン抵抗を介して行われるから、Ｐチャネルトラ
ンジスタＱ５又はＱｂがオフするまでの時間が長くセン
スアンプＳＡの増幅動作時間が長くなるという問題があ
る。
本発明は斯かる問題に鑑み、センスアンプの増幅動作の
高速化を図り得る半導体記憶装置を提供することを目的
とする。
高速化を図り得る半導体記憶装置を提供することを目的
とする。
本発明に係る半導体記憶装置は、異なる２つの電位を発
生する電位発生部を設け、その電位発生部の一方の電位
で、読出されたデータをセンスアンプに与えるゲートを
開いてデータを読出し、他方の電位でゲートを閉じて読
出したデータを増幅する構成にする。
生する電位発生部を設け、その電位発生部の一方の電位
で、読出されたデータをセンスアンプに与えるゲートを
開いてデータを読出し、他方の電位でゲートを閉じて読
出したデータを増幅する構成にする。
読出したデータをゲートを介してセンスアンプに与える
。電位発生部は異なる２つの電位を発生する。ゲートは
データを読出す場合に開き、読出したデータを増幅する
場合に閉じる。
。電位発生部は異なる２つの電位を発生する。ゲートは
データを読出す場合に開き、読出したデータを増幅する
場合に閉じる。
これにより読出したデータの電位を速やかにセンスアン
プに伝え、またセンスアンプの共通ノード電位が急速に
低下する。よって、センスアンプの増幅動作時間が短縮
する。
プに伝え、またセンスアンプの共通ノード電位が急速に
低下する。よって、センスアンプの増幅動作時間が短縮
する。
以下本発明をその実施例を示す図面によって詳述する。
第１図は本発明に係る半導体記憶装置の要部構成図であ
る。ビット線ＢＬ、反転ビット線孔にはＰチャネルトラ
ンジスタＱ９． Ｑｌ、が各別に介装しており、Ｐチャ
ネルトランジスタＱｓ 、 Ｑｂの一側のビット線ＢＬ
、反転ビットｖＡ肛の夫々に寄生容量ＣＩ、ＣＢが存在
する。ＰチャネルトランジスタＱＳ’、Ｑｂの他側のビ
ット線ＢＬ、反転ビット線孔間には、Ｐチャネルトラン
ジスタＱｓ 、 Ｑｂに接近してトランジスタＱ３ 、
ＱｓからなるセンスアンプＳＡが接続されている。セ
ンスアンプＳＡの共通ノードＮｃはトランジスタＴｒ３
を介して接地される。トランジスタＴｒ３のゲートには
クロックによるセンスアンプ活性化信号φ、Ａが与えら
れ、またそのセンスアンプ活性化信号φ８．は縦続接続
されたインバータＩＬ 、ＩＶ２を介して直列接続して
いるトランジスタＴ、、、Ｔｒ２のトランジスタＴｒの
ゲートに与えられ、またインバータＩＶ、を介して前記
トランジスタＴ、□のゲートに与えられる。
る。ビット線ＢＬ、反転ビット線孔にはＰチャネルトラ
ンジスタＱ９． Ｑｌ、が各別に介装しており、Ｐチャ
ネルトランジスタＱｓ 、 Ｑｂの一側のビット線ＢＬ
、反転ビットｖＡ肛の夫々に寄生容量ＣＩ、ＣＢが存在
する。ＰチャネルトランジスタＱＳ’、Ｑｂの他側のビ
ット線ＢＬ、反転ビット線孔間には、Ｐチャネルトラン
ジスタＱｓ 、 Ｑｂに接近してトランジスタＱ３ 、
ＱｓからなるセンスアンプＳＡが接続されている。セ
ンスアンプＳＡの共通ノードＮｃはトランジスタＴｒ３
を介して接地される。トランジスタＴｒ３のゲートには
クロックによるセンスアンプ活性化信号φ、Ａが与えら
れ、またそのセンスアンプ活性化信号φ８．は縦続接続
されたインバータＩＬ 、ＩＶ２を介して直列接続して
いるトランジスタＴ、、、Ｔｒ２のトランジスタＴｒの
ゲートに与えられ、またインバータＩＶ、を介して前記
トランジスタＴ、□のゲートに与えられる。
直列接続のトランジスタ’ｒｒ＋＋ ’ｒｒｚ間には基
準電位Ｖ ｒａｆを与えている。
準電位Ｖ ｒａｆを与えている。
これらのインバータＩＶ＋ 、ｒＶｚ及びトランジスタ
Ｔｒｌ、 Ｔｒ２により基準電位発生部Ａを構成してい
る。基準電位Ｖ ｒａｆは、反転ビット線■、ビットｖ
ＡＢＬと出力ノードｖｏｕ’ｒ＋ （ＶＯＬＩＴ２）
とを切離すべき時点の出力ノード■。ＬＩＴＩ （Ｖｏ
ｕｒｚ）の電位と、ＰチャネルトランジスタＱＳ（Ｑ６
）のしきい値電位Ｖｔｌ、との和の電位に設定している
。
Ｔｒｌ、 Ｔｒ２により基準電位発生部Ａを構成してい
る。基準電位Ｖ ｒａｆは、反転ビット線■、ビットｖ
ＡＢＬと出力ノードｖｏｕ’ｒ＋ （ＶＯＬＩＴ２）
とを切離すべき時点の出力ノード■。ＬＩＴＩ （Ｖｏ
ｕｒｚ）の電位と、ＰチャネルトランジスタＱＳ（Ｑ６
）のしきい値電位Ｖｔｌ、との和の電位に設定している
。
トランジスタＴｒ、、Ｔ、３との接続部電位Ｖ ｌｌ＋
ｆｃは前記ＰチャネルトランジスタＱ５．Ｑｂの夫々の
ゲートに与えられる。
ｆｃは前記ＰチャネルトランジスタＱ５．Ｑｂの夫々の
ゲートに与えられる。
次にこのように構成した半導体記憶装置の動作を説明す
る。ここでビット線ＢＬに“Ｈ″のデータが読出される
場合を考える。
る。ここでビット線ＢＬに“Ｈ″のデータが読出される
場合を考える。
いま、図示しないワード線を立上げてピント線ＢＬに図
示しないメモリセルからデータが読出されるときは、セ
ンスアンプ活性化信号φ、Ａは“Ｌ”になっており、ト
ランジスタＴｒ３はオフになる。
示しないメモリセルからデータが読出されるときは、セ
ンスアンプ活性化信号φ、Ａは“Ｌ”になっており、ト
ランジスタＴｒ３はオフになる。
一方、トランジスタＴｒＺがオンし、ｌ・ランジスタＴ
ｒ＋がオフして、接続部電位Ｖ ｒａｆｃは” Ｌ”に
なる。そのためＰチャネルトランジスタＱ５．Ｑ６は導
通し、そのオン抵抗はともに低く、ビット線ＢＬに読出
されたデータ“Ｈ”の電位を速やかに出力ノード■。Ｕ
Ｔ２へ伝達する。その後読出されたデータを増幅するた
めにセンスアンプ活性化信号φいを“Ｈ”にすると、ト
ランジスタＴｒｌがオンし、トランジスタＴｒ２がオフ
して接続部電位Ｖ ｒＧｆＣは基準電位Ｖ ｒｌｌｆに
上昇する。一方、トランジスタＴ、、３がオンしセンス
アンプＳＡは増幅動作を開始する。基準電位Ｖ Ｐａｒ
は反転ビンＨ％［（ビット線ＢＬ）と出力ノードＶ ０
ＩＩＴ Ｉ （Ｖ ０ＩＩＴ２） とを切離すべき時点
の出力ノード■。ＬＩＴＩ （Ｖｏｕｔ□）の電位と、
ＰチャネルトランジスタＱ５（Ｑｌ、）のしきい値電位
Ｖｔｈとの和の電位に設定されているから、Ｐチャネル
トランジスタＱｓ 、Ｑ６に、基準電位■ｒｌｌｆ１ である接続都電・・Ｖ ｒｅｆｃが与えられると、Ｐチ
ャネルトランジスノＱ５がオフして、反転ビット線孔と
出力ノード■。ＬＩＴＩとが切離されて、出力ノード■
。Ｕア、は反転ビット線孔の寄生容量ＣＢと切離される
。そして共通ノードＮ、の電位が所定電位に低下すると
出力ノードＶ。ＬＩＴＩの電位でＮチャネルトランジス
タＱ３がオンして、出力ノード■。ＬＩＴいつまり共通
ノードＮＣの電位は急速に接地電位に低下し、高速度で
センスアンプＳＡの増幅動作が終了することになる。
ｒ＋がオフして、接続部電位Ｖ ｒａｆｃは” Ｌ”に
なる。そのためＰチャネルトランジスタＱ５．Ｑ６は導
通し、そのオン抵抗はともに低く、ビット線ＢＬに読出
されたデータ“Ｈ”の電位を速やかに出力ノード■。Ｕ
Ｔ２へ伝達する。その後読出されたデータを増幅するた
めにセンスアンプ活性化信号φいを“Ｈ”にすると、ト
ランジスタＴｒｌがオンし、トランジスタＴｒ２がオフ
して接続部電位Ｖ ｒＧｆＣは基準電位Ｖ ｒｌｌｆに
上昇する。一方、トランジスタＴ、、３がオンしセンス
アンプＳＡは増幅動作を開始する。基準電位Ｖ Ｐａｒ
は反転ビンＨ％［（ビット線ＢＬ）と出力ノードＶ ０
ＩＩＴ Ｉ （Ｖ ０ＩＩＴ２） とを切離すべき時点
の出力ノード■。ＬＩＴＩ （Ｖｏｕｔ□）の電位と、
ＰチャネルトランジスタＱ５（Ｑｌ、）のしきい値電位
Ｖｔｈとの和の電位に設定されているから、Ｐチャネル
トランジスタＱｓ 、Ｑ６に、基準電位■ｒｌｌｆ１ である接続都電・・Ｖ ｒｅｆｃが与えられると、Ｐチ
ャネルトランジスノＱ５がオフして、反転ビット線孔と
出力ノード■。ＬＩＴＩとが切離されて、出力ノード■
。Ｕア、は反転ビット線孔の寄生容量ＣＢと切離される
。そして共通ノードＮ、の電位が所定電位に低下すると
出力ノードＶ。ＬＩＴＩの電位でＮチャネルトランジス
タＱ３がオンして、出力ノード■。ＬＩＴいつまり共通
ノードＮＣの電位は急速に接地電位に低下し、高速度で
センスアンプＳＡの増幅動作が終了することになる。
このようにして、読出されたデータは速やかにセンスア
ンプＳＡに与えられ、読出されたデータとセンスアンプ
ＳＡが増幅するときは、その共通ノードＮｃの電位を急
速に低下させて増幅動作時間が短縮する。
ンプＳＡに与えられ、読出されたデータとセンスアンプ
ＳＡが増幅するときは、その共通ノードＮｃの電位を急
速に低下させて増幅動作時間が短縮する。
本発明では接続部電位Ｖ ｒａｆｅをセンスアンプ活性
化信号φ８．により発生させたが、それに限定されるも
のではない。即ち、ワード線が立上りビット線にデータ
が読出されたときに所定電位となり、センスアンプを増
幅動作させるときに所定電位と２ 異なる電位が出力される回路であればよい。
化信号φ８．により発生させたが、それに限定されるも
のではない。即ち、ワード線が立上りビット線にデータ
が読出されたときに所定電位となり、センスアンプを増
幅動作させるときに所定電位と２ 異なる電位が出力される回路であればよい。
また本実施例ではビット線にＰチャネルトランジスタを
介装し、センスアンプにＮチャネルトランジスタを用い
たが、ビット線にＮチャネルトランジスタを介装し、セ
ンスアンプにＰチャネルトランジスタを用いて、Ｎチャ
ネルトランジスタにＨ”のゲート電圧を与える構成にし
てもよい。
介装し、センスアンプにＮチャネルトランジスタを用い
たが、ビット線にＮチャネルトランジスタを介装し、セ
ンスアンプにＰチャネルトランジスタを用いて、Ｎチャ
ネルトランジスタにＨ”のゲート電圧を与える構成にし
てもよい。
以上詳述したように本発明は、読出したデータをセンス
アンプに与えるゲートを開いてデータを読出し、ゲート
を閉じて読出したデータを増幅するように構成したので
、読出されたデータの電位を速やかにセンスアンプに与
え得、またセンスアンプの共通ノードの電位を急速に低
下させることができる。したがって、センスアンプの増
幅動作を高速化して続出速度が速い半導体記憶装置を提
供できる優れた効果を奏する。
アンプに与えるゲートを開いてデータを読出し、ゲート
を閉じて読出したデータを増幅するように構成したので
、読出されたデータの電位を速やかにセンスアンプに与
え得、またセンスアンプの共通ノードの電位を急速に低
下させることができる。したがって、センスアンプの増
幅動作を高速化して続出速度が速い半導体記憶装置を提
供できる優れた効果を奏する。
第１図は本発明に係る半導体記憶装置の要部構成図、第
２図は従来のグイナミソク型半導体装置装置の要部構成
図、第３図はそのセンスアンプ周りの回路図、第４図は
センスアンプ周りの他の回路図である。 Ｑ３ 、Ｑ４・・・ＮチャネルトランジスタＱｓ 、Ｑ
ｂ・・・ＰチャネルトランジスタＴｒ１．Ｔｒ２．Ｔｒ
３・・・トランジスタ ＩＶＩ、 ＩＶＺ・・・インバ
ータ Ｃ，・・・寄生容量 なお、図中、同一符号は同一、又は相当部分を示す。
２図は従来のグイナミソク型半導体装置装置の要部構成
図、第３図はそのセンスアンプ周りの回路図、第４図は
センスアンプ周りの他の回路図である。 Ｑ３ 、Ｑ４・・・ＮチャネルトランジスタＱｓ 、Ｑ
ｂ・・・ＰチャネルトランジスタＴｒ１．Ｔｒ２．Ｔｒ
３・・・トランジスタ ＩＶＩ、 ＩＶＺ・・・インバ
ータ Ｃ，・・・寄生容量 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）読出したデータを、ゲートを介してセンスアンプ
に与える半導体記憶装置において、 異なる２つの電位を出力する電位発生部を 備え、前記電位発生部の一方の電位で前記ゲートを開い
てデータを読出し、他方の電位でゲートを閉じて読出し
たデータを増幅すべく構成してあることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015391A JPH03219491A (ja) | 1990-01-24 | 1990-01-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015391A JPH03219491A (ja) | 1990-01-24 | 1990-01-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219491A true JPH03219491A (ja) | 1991-09-26 |
Family
ID=11887439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015391A Pending JPH03219491A (ja) | 1990-01-24 | 1990-01-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128856A (ja) * | 1991-10-31 | 1993-05-25 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1990
- 1990-01-24 JP JP2015391A patent/JPH03219491A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128856A (ja) * | 1991-10-31 | 1993-05-25 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
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