DE69322947T2 - DRAM mit variabler Wortleitungsauswahl - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine Speicheradreßauswahlschaltung und insbesondere auf eine variable dynamische Direktzugriffsspeicher-("DRAM")Zeilenauswahlschaltung für entweder ein Niederleistungsneuauffrischen und/oder ein Schnellneuauffrischen von Speicherdaten.
• DRAMs sind dynamische Speichervorrichtungen, die Daten durch elektrische Ladung speichern. Die elektrische Ladung, die die Speicherdaten darstellt, muß, nachdem dieselbe gelesen wurde, neu gespeichert werden. Die Daten müssen ferner periodisch neu aufgefrischt werden, selbst wenn die Daten nicht gelesen werden, da die Ladung, die die Daten darstellt, verloren geht.
• Ein großer Teil des Stroms, den ein DRAM verwendet, bezieht sich auf das Neuauffrischen der Daten der Speicherzellen. Der Strom, der verwendet wird, wird dadurch bestimmt, wieviele Zellen zu einem Zeitpunkt aufgefrischt werden. Jede Zelle entlang einer ausgewählten Zeile wird periodisch neu aufgefrischt. Wenn eine Zelle neu aufgefrischt wird, werden die Bitleitungen entweder auf eine Bezugsspannung, üblicherweise Masse, oder auf eine Leistungsversorgungsspannung (VCC) gezogen.
• Beispielsweise ist der "Batteriesicherungsmodus", der manchmal als Selbstneuauffrischmodus bekannt ist, ein Zyklus, den das System verwendet, um Energie zu sparen. Das System greift (liest) auf keine Zellen zu, es erhält lediglich die Daten in dem DRAM aufrecht. Dieser Modus verwendet so wenig Leistung wie erforderlich, um die Daten in den Speicherzellen aufrecht zu erhalten. Andere Neuauffrischmodi sind der Spaltenadreßhinweissignal-vor-dem-Zeilenadreßhinweissignal- Modus (der in der Technik als "CAS vor-RAS" bekannt ist) und der Abstellmodus.
• Fig. 8 stellt ein herkömmliches Speicherarray mit zugeordneten Zeilendecodierern und Zeilenadreßpuffern dar. Das Speicherarray ist in vier Teilarrays 200 aufgeteilt. Jedes Teilarray stellt ein Viertel der Speicherkapazität des Gesamtspeichers dar. Wenn der Gesamtspeicher vier Megabit (2²² = 4.194.304) ist, dann ist beispielsweise jedes Teilarray 200 Megabit (2²&sup0; = 1.048.576), das konfiguriert ist, um 1.024 Spalten und 1.024 Zeilen aufzuweisen. Jedes Teilarray 200 weist einen entsprechenden Decodierer 202 auf. Die Decodierer 202 sind mit Adreßpuffern 204 gekoppelt, die Zeilenadressen empfangen.
• Auf die Teilarrays wird durch den Benutzer oder das System zugegriffen, das eine Zeilenadresse zu den Adreßpuffern 204 zuführt. Die Adreßpuffer 204 leiten eine gepufferte Zeilenadresse zu den Decodierern 202 weiter. Ausgewählte der Decodierer 202 führen eine decodierte Zeilenadresse zu dem entsprechenden Teilarray 200 derselben zu. Da jedes Teilarray 200 1.024 Zeilen aufweist, liefert der entsprechende Decodierer 202 eine der 1.024 decodierten Zeilenadressen. Die Adresse wird von den Decodierern 202 zu den Teilarrays 200 über Wortleitungen 205 geliefert.
• Fig. 9 zeigt ein detaillierteres Diagramm der Teilarrays 200 und der Decodierer 202 in einem Block 206 in Fig. 8, und der Adreßpuffer 204 in einem Block 204. Wie es in einem Block 200 von Block 206 von Fig. 9 dargestellt ist, wird jedes Teilarray 200 in weitere Teilarrays ("SA") 208 zerlegt. Die Teilarrays 208a-d stellen ein Teilarray 200 dar, und die Teilarrays 208e-h stellen ein weiteres Teilarray 200 dar. Daher stellt Fig. 9 zwei Teilarrays 200 von Fig. 8 für eine Gesamtspeicherkapazität von 2 Megabit (2²¹ = 2.097.157) dar.
• Ein Block 202 in Fig. 9 zeigt detaillierter einen Decodierer 202 von Fig. 8. Der Block 202 enthält Teilarraydecodierer ("SAD") 210a-d und Vordecodierer ("PD") 212a-d. Ein Block 204 zeigt detaillierter Adreßpuffer 204 von Fig. 8, um niedrige Adreßpuffer 204a und hohe Adreßpuffer 204b zu umfassen.
• Der Betrieb der Konfiguration von Fig. 9 wird hinsichtlich des Adressierens der Teilarrays 208a-h erklärt. Zuerst wird eine Zeilenadresse zu den niedrigen und hohen Adreßpuffern 204a und b zugeführt. Da jedes Teilarray 200 1.024 Zeilen aufweist, muß die Zeilenadresse zehn Adreßbits. (A0-9) aufweisen. Es folgt, daß jedes Teilarray 208a-h 256 Kilobits Speicher aufweist.
• Die niedrigen Adreßpuffer 204a empfangen die ersten acht niedrigeren Adreßbits A0-7. Die hohen Adreßpuffer 204b empfangen die zwei hohen Adreßbits A8-9. Die Adreßbits A0-9 werden zu den Vordecodierern 212a-d zugeführt. Die hohen Adreßbits A8-9 werden typischerweise verwendet, um durch Auswahl der Vordecodierer 212a-d zu aktivieren. Zwei hohe Adreßbits A8-9 wählen einen Vordecodierer 212 von vier in jedem 1-Megabit-Block aus. Der ausgewählte Vordecodierer 212 leitet die niedrigen Adreßbits zu dem entsprechenden Decodierer 210 derselben weiter, um decodiert zu werden.
• Das entsprechende Teilarray 208, das die decodierten niedrigen Adreßbits A0-7 empfängt, wird eine Zeile aufweisen, auf die gemäß der Wortleitung zugegriffen wird, die durch die decodierten niedrigen Adreßbits A0-7 aktiviert ist. Auf die Zeile des Teilarrays 208, die der aktivierten Wortleitung entspricht, kann zugegriffen werden, oder dieselbe kann neu aufgefrischt werden. Dementsprechend wird auf eine jeweilige der Zeilen von jedem der vier Teilarrays 200 von Fig. 8 zugegriffen. Daher wird auf vier Zeilen für den gesamten Speicher ansprechend auf eine empfangene Zeilenadresse zugegriffen.
• Fig. 1 zeigt typische Zeilenadreßpuffer- und Decodierer- Schaltungen. Dieselben bestehen aus einer Eingangspufferschaltung 10, die gekoppelt ist, um eine Adreßsignal A0-AN zu empfangen. Eine Pufferlatchschaltung 212 ist gekoppelt, um ein Ausgangssignal von der Eingangspufferschaltung 10 über einen Bus 14 zu empfangen. Eine Pufferausgangsaktivie rungsschaltung 16 ist gekoppelt, um ein Ausgangssignal von der Pufferlatchschaltung 12 über einen Bus 18 zu empfangen. Eine Adreßdecodiererschaltung 20 ist gekoppelt, um ein Ausgangssignal von der Pufferausgangsaktivierungsschaltung 16 über einen Bus 22 zu empfangen. Die Adreßdecodiererschaltung 20 gibt ein Wortleitungsaktivierungssignal WL0-WLM über einen Bus 24 aus.
• Die Zeilenadreßschaltung von Fig. 1 empfängt ein Adreßsignal A0-AN von einem Bus oder einer Vorrichtung, wie z. B. einem äußeren Prozessor oder einer Speichersteuerung. Die Eingangspufferschaltung 10 wandelt das Adreßsignal in CMOS-Pegel um. Beispielsweise wird, wenn das Adreßsignal A0-AN ein TTL-Signal mit einem hohen Pegel (2,4 V) und einem niedrigen Pegel (0,8 V) ist, dasselbe zu einem hohen CMOS-Pegel (5,0 V) und einem niedrigen CMOS-Pegel (0,0 V) umgewandelt.
• Die Latchschaltung 12 empfängt von der Eingangspufferschaltung 10 ein gepuffertes oder umgewandeltes Adreßsignal A0- AN. Die Latchschaltung 12 speichert das Adreßsignal A0-AN in Latchs (nicht gezeigt) zwischen, und liefert komplementäre Bits des Adreßsignals A0-AN. Die Latchschaltung 12 liefert das zwischengespeicherte Adreßsignal zu der Pufferausgangsaktivierungsschaltung 16. Die Schaltung 16 gibt das zwischengespeicherte Adreßeingangssignal und die Komplemente desselben zu der Adreßdecodiererschaltung 20 aus. Die Schaltung 20 decodiert das zwischengespeicherte Adreßsignal und gibt ein Speicheraktivierungssignal WL0-WLM zu dem Speicherarray (nicht gezeigt) aus.
• Fig. 2 ist ein detailliertes Schema des Diagramms von Fig. 1. Fig. 2 zeigt darstellend eine Drei-Bit-Adresse (N = 2) und ein 8-Bit-Ausgangssignal (M = 7). Die Adreßbits A0-A2 werden in den Block 10 eingegeben, der die Eingangspufferschaltung 10 darstellt, die in Fig. 1 gezeigt ist. Eingangspuffer 11a, 11b und 11c (gemeinsam als "Puffer 11" bezeichnet) stellen einzelne Puffer der Eingangspufferschaltung 10 dar. Die Ausgangssignale der Puffer 11 werden in Leitungen 14a, 14b bzw. 14c geliefert. Die Leitungen 14a, 14b und 14c sind die einzelnen Leitungen des Busses 14, wie in Fig. 1 gezeigt. Die Leitungen 14a, 14b und 14c werden in den Block 12 eingespeist, der die Pufferlatchschaltung 12 darstellt, die in Fig. 1 gezeigt ist. Die Leitungen 14a, 14b und 14c sind jeweils mit Source-Drain-Wegen von Weiterleitungstransistoren 26a, 26c und 26e (gemeinsam als "Weiterleitungstransistoren 26" bezeichnet) gekoppelt. Die Leitungen 14a, 14b und 14c sind ebenfalls jeweils mit Source- Drain-Wegen von Weiterleitungstransistoren 26b, 26d und 26f (gemeinsam als "Weiterleitungstransistoren 26" bezeichnet) durch Invertierer 28a, 28b bzw. 28c (gemeinsam als "Invertierer 28" bezeichnet) gekoppelt. Die Invertierer 28 liefern Komplemente von Adreßsignalen A2-A0. Die Gateelektroden der Weiterleitungstransistoren 26 sind gekoppelt, um ein Adreßübertragungssignal ADDXFER zu empfangen.
• Die Source-Drain-Wege der Weiterleitungstransistoren 26a und 26b, 26c und 26d und 26e und 26f sind mit Invertierern 30a und 30b, 30c und 30d bzw. 30e und 30f (gemeinsam als "Invertierer 30" bezeichnet) gekoppelt. Die Source-Drain-Wege der Weiterleitungstransistoren 26 sind mit Leitungen 18a, 18b, 18c, 18d, 18e bzw. 18f gekoppelt. Die Leitungen 18a, 18b, 18c, 18d, 18e und 18f sind die einzelnen Leitungen des Busses 18, wie in Fig. 1 gezeigt.
• Die Leitungen 18a, 18b, 18c, 18d, 18e und 18f werden in einen Block 16 eingespeist, der die Pufferausgangsaktivierungsschaltung 16 von Fig. 1 darstellt. Die Leitungen 18a, 18b, 18c, 18d, 18e und 18f werden in die NAND-Gatter 32a, 32b, 32c, 32d, 32e bzw. 32f (gemeinsam als "NAND-Gatter 32" bezeichnet) eingespeist. Die NAND-Gatter 32 sind jeweils gekoppelt, um ein Adreßpufferaktivierungssignal ABE zu empfangen. Die Invertierer 34a, 34b, 34c, 34d, 34e und 34f (gemeinsam als "Invertierer 34" bezeichnet) sind gekoppelt, um jeweils Ausgangssignale der NAND-Gatter 32 zu empfangen. Die Ausgangssignale der Invertierer 34 werden in den Leitungen 22a, 22b, 22c, 22d, 22e bzw. 22f (gemeinsam als "Leitun gen 22" bezeichnet) geliefert. Die Leitungen 22a, 22b, 22c, 22d, 22e und 22f sind, wie in Fig. 1 gezeigt, einzelne Leitungen des Busses 22.
• Die Leitungen 22a-f werden in einen Block 20 eingespeist. Der Block 20 stellt die Adreßdecodiererschaltung 20, wie in Fig. 1 gezeigt, dar. Dieselbe ist darstellend aus NAND- Gattern, wobei jedes derselben drei Eingänge aufweist, gebildet. Es ist offensichtlich, daß eine andere logische Schaltungsanordnung verwendet werden könnte, wie z. B. AND- Gatter. In Fig. 2 weisen die NAND-Gatter 36a, 36b, 36c, 36d, 36e, 36f, 36g und 36h (gemeinsam als "NAND-Gatter 36" bezeichnet) Eingänge auf, die mit verschiedenen Kombinationen der Leitungen 22 gekoppelt sind. Die NAND-Gatter 36 decodieren Signale in den Leitungen 22, um eine Zeilenadresse zu erzeugen, auf die in dem Speicher (nicht gezeigt) zugegriffen werden soll. Die Invertierer 38a, 38b, 38c, 38d, 38e, 38f, 38g und 38h (die gemeinsam als "Invertierer 38" bezeichnet sind) sind gekoppelt, um Ausgangssignale der jeweiligen NAND-Gatter 36 zu empfangen. Die Invertierer 38 liefern Wortleitungsaktivierungssignale WL0-WL7 in den Leitungen 24a, 24b, 24c, 24d, 24e, 24f, 24g bzw. 24h. Die Leitungen 24a, 24b, 24c, 24d, 24e, 24f, 24g und 24h sind die einzelnen Leitungen des Busses 24, der in Fig. 1 gezeigt ist.
• Der Puffer 11a, der Invertierer 28a, 30a, 30b, 34a und 34b, die NAND-Gatter 32a und 32b und die Weiterleitungstransistoren 26a und 26b bilden einen Adreß-A2-Puffer für das Adreßbit A2. Die Adreßbits A0 und A1 weisen jeweilige Puffer auf, die wie die Vorrichtungen des Adreß-A2-Puffers konfiguriert sind. Daher stellt Fig. 2 drei Adreßpuffer dar.
• Der Betrieb von Fig. 2 wird nun erklärt. Adreßsignale A0-A2 werden beispielsweise mit einem Wert 1,0,1 (A0 = 1, A1 = 0, A2 = 1) in die jeweiligen Puffer 11 derselben eingespeist. Die Puffer 11 führen die Adreßsignale A0-A2 zu den jeweiligen Weiterleitungsgattern 26 entweder direkt oder durch die Invertierer 28 zu. Die Invertierer 28 liefern die Komplemente der Adreßsignale A0-A2, d. h. A0 (=0), A1\(=1) und A2\ (=0).
• Das Adreßübertragungssignal ADDXFER wird aktiv (hoher Zustand), um die Weiterleitungstransistoren 26 einzuschalten, um Adreßsignale A0-A2 und A0A2\ zu den Invertierern 30 zuzuführen. Die Invertierer 30 funktionieren als ein Latch, um die Adreßsignale A0-A2 und A0A2\aufrecht zu erhalten. Die Weiterleitungstransistoren 26 führen ferner Adreßsignale A0-A2 und A0A2\zu den NAND-Gattern 32 über Leitungen 18a, 18b, 18c, 18d, 18e und 18f (jeweils 1,0,0,1,1,0) zu. Die NAND-Gatter 32 leiten Komplemente der Adreßsignale A0-A2 und A0A2\ zu den Invertierern 34 weiter, wenn das Adreßpufferaktivierungssignal ABE aktiv ist (in einem hohen Zustand ist). Die Ausgangssignale der NAND-Gatter 32a, 32b, 32c, 32d, 32e und 32f sind 0,1,1,0,0 bzw. 1.
• Die Invertierer 34 bilden das Komplement der Ausgangssignale des NAND-Gatters 32, um Adreßsignale A0-A2 und A0A2\zu den NAND-Gattern 36 zu liefern, um decodiert zu werden. Die Ausgangssignale der Invertierer 34a, 34b, 34c, 34d, 34e und 34f sind 1,0,0,1,1 bzw. 0. Die NAND-Gatter 36 decodieren Adreßsignale A0-A2 und A0A2\, um decodierte Signale zu den Invertierern 38 zu liefern. Die Invertierer 38 bilden das Komplement der (invertieren die) Ausgangssignale der NAND- Gatter 36, um Aktivierungssignale WL0-WL7 zu liefern. Es ist aus Fig. 2, Block 20, sichtbar, daß die Aktivierungssignale WL0, WL1, WL2, WL3, WL4, WL5, WL6 und WL7 Werte von 0, 0, 0, 0, 0, 1, 0 bzw. 0 aufweisen, wenn A0 = 1, A1 = 0 und A2 = 1. Die Schaltung von Fig. 2 frischt eine Zeile von Speicherzellen gemäß der Adresse neu auf, die von den Puffern 11 zugeführt wird.
• Viele DRAMs werden durch eine fortgeschrittene Verfahrenstechnologie hergestellt, die es ermöglicht, daß die Vorrichtung Daten länger hält als es andere Verfahrenstechnologien ermöglichen. Aus der längeren Datenhaltezeit kann ein Vor teil gezogen werden, indem weniger Zeilen zu einem Zeitpunkt wiederhergestellt werden, was folglich Energie spart. Ferner können andere DRAMs über Verfahren gefertigt werden, bei denen weniger Energie erforderlich ist, um den Datenspeicher wieder herzustellen. Bei diesen Vorrichtungen können mehr Zeilen wiederhergestellt werden, ohne untragbar die Leistungserfordernisse der Vorrichtung zu erhöhen.
• Beispielsweise würde die Verwendung eines 64-Megabit-DRAM- Herstellungsverfahrens für einen Ein-Megabit-DRAM die Leistungserfordernisse verringern, um die Daten wieder herzustellen, da die Geometrien der ersteren Vorrichtungen kleiner als dieselben der letzteren Vorrichtungen sind. Die typische Zeilenadreßschaltung, die oben erklärt und in den Fig. 1 und 2 gezeigt ist, zieht keinen Vorteil aus diesen überlegenen Verfahren.
• Zusätzlich diktieren Industriestandards derartige Erfordernisse, wie z. B. die Anzahl der Zeilen, die eine gegebene Erzeugung von DRAMs haben wird. Dies macht alle DRAM-Vorrichtungen, ungeachtet des Herstellers, einheitlich. Ein Benutzer kann DRAMs verwenden, die durch unterschiedliche Hersteller hergestellt sind, da er weiß, daß dieselben die gleichen Spezifikationen, wie z. B. die gleiche Seitengröße, besitzen. Daher müssen beliebige Änderungen der Funktionen von DRAMs für den Benutzer durchsichtig sein.
• Daher ist es ein allgemeines Ziel der vorliegenden Erfindung eine Schaltung, die es einem DRAM ermöglicht, Energie während des Neuauffrischens zu sparen oder schneller neu aufzufrischen, und die trotzdem den Industriestandards entspricht, zu schaffen.
• Ein weiteres Ziel der vorliegenden Erfindung besteht darin, eine Schaltung, um Energie zum Neuauffrischen eines DRAM zu sparen, zu schaffen, die eine minimale Anzahl von Vorrichtungen und folglich einen kleinen Bereich erfordert.
• Ein weiteres Ziel der vorliegenden Erfindung besteht darin, eine Schaltung zu schaffen, um die Anzahl der neu aufgefrischten Zeilen, ungeachtet der Schaltungsanordnung, die verwendet wird, um die Adressen einzugeben, zu verringern und/oder zu erhöhen.
• Diese Erfindung schafft eine Schaltung zum Auswählen einer variablen Zeile für Niederleistungs- oder Schnellneuauffrisch-Modi für einen DRAM gemäß Anspruch 1. Die Schaltung spricht auf einen DRAM an, der einen Neuauffrischmodus betritt, um das Multiplexieren eines Adreßbits (von Adreßbits) mit einem vorbestimmten Wert zu einem Adreßdecodierer zu steuern. Abhängig von dem Herstellungsverfahren, mit dem der DRAM hergestellt wird, können weniger Zeilen neu aufgefrischt werden, um Energie zu sparen. Oder es können mehr Zeilen als normal neu aufgefrischt werden, um die Länge der Zeit zu beschleunigen, die für einen Neuauffrischzyklus erforderlich ist.
• Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung umfaßt eine Auswahltransistor/Hinaufziehtransistor-Konfiguration und verschiedene Steuerlogik, die mit einem Adreßpuffer implementiert werden muß.
• Ein neuer und wichtiger Aspekt des Betriebs einer derartigen Schaltung ist die Fähigkeit derselben, die Anzahl von Adressen einer Speichervorrichtung zu verändern, auf die während Neuauffrischmodi zugegriffen wird, um entweder die Anzahl von Adressen zu reduzieren, auf die zugegriffen wird, um Energie zu sparen, oder um die Anzahl der Adressen zu erhöhen, auf die zugegriffen wird, um die Geschwindigkeit des Neuauffrischmodus zu beschleunigen, ungeachtet der Schaltungsanordnung, die die Adressen liefert.
• Ein weiterer wichtiger Aspekt einer derartigen Schaltung besteht darin, daß dieselbe für den Benutzer unsichtbar ist, d. h. daß die Schaltung, wie es durch die Industriestandards gefordert wird, nicht die Funktion des DRAM ändert, wenn ei ne Schnittstelle durch den Benutzer gebildet wird.
• Die Erfindung umfaßt ferner ein Verfahren zum Betreiben einer Schaltung zum Auswählen einer variablen Zeile gemäß Anspruch 9. Ein Verfahren zum Betreiben der Schaltung kann folgende Schritte aufweisen: (1) Fertigen von leitfähigen Schaltern, um zu bestimmen, ob der DRAM in einem Normal-, Niederleistungs- oder Schnell-Modus neu aufgefrischt werden soll; (2) Erfassen von Zugriffen auf den DRAM, um die Adressen zu bestimmen, auf die zugegriffen werden soll; und (3) Zugreifen auf den DRAM gemäß dem Neuauffrischmodus.
• Ein weiteres Verfahren zum Betreiben der Schaltung kann folgende Schritte aufweisen: (1) Weiterleiten von allen Adreßbits ansprechend auf einen ersten Zustand eines Steuersignals; (2) Blockieren mindestens eines der Adreßbits ansprechend auf einen zweiten Zustand des Steuersignals; und (3) Einsetzen eines Signals für das blockierte Adreßbit.
• Die Erfindung kann zusammen mit den Zielen und den Vorteilen derselben am besten unter Bezugnahme auf die folgende detaillierte Beschreibung verstanden werden, die in Verbindung mit den beigefügten Zeichnungen vorgenommen ist, in denen:
• Fig. 1 ein Blockdiagramm einer Schaltung ist, die eine typische Zeilenadreßpufferschaltung und eine Adreßdecodiererschaltung umfaßt.
• Fig. 2 ein detailliertes Diagramm des Zeilenadreßpuffers und des Adreßdecodierers von Fig. 1 ist.
• Fig. 3 ein Blockdiagramm einer Schaltung gemäß der vorliegenden Erfindung ist.
• Fig. 4 ein erstes Ausführungsbeispiel des Diagramms von Fig. 3 ist.
• Fig. 5 die Steuerung von Fig. 4 zum Auswählen eines va riablen Bits zeigt.
• Fig. 6 ein zweites Ausführungsbeispiel des Diagramms von Fig. 3 ist.
• Fig. 7 ein drittes Ausführungsbeispiel des Diagramms von Fig. 3 ist.
• Fig. 8 ein Blockdiagramm von Teilarrays, Decodierern und Adreßpuffern einer herkömmlichen Speichervorrichtung ist.
• Fig. 9 ein detaillierteres Blockdiagramm des Diagramms von Fig. 8 ist.
• Fig. 10 ein Blockdiagramm des Ausführungsbeispiels von Fig. 7 ist.
• Fig. 11 ein detailliertes Schema eines Neuauffrischsignalschaltungsgenerators ist.
• Fig. 12 ein detailliertes Schema eines Schnellneuauffrisch- und Niederleistungssignalgenerators ist.
• Fig. 13 ein detailliertes Schema eines Inkrementsignalgenerators ist.
• Fig. 14 ein detailliertes Schema einer Zählerschaltung ist.
• Fig. 3 ist ein Blockdiagramm der Schaltung gemäß der vorliegenden Erfindung. Die Blöcke in Fig. 3, die gleich den Blöcken in Fig. 1 sind, werden durch die gleichen Zahlen bezeichnet. Gemäß der vorliegenden Erfindung ist eine Schaltung zum Auswählen eines variablen Bits 40 vorzugsweise zwischen einer Pufferlatchschaltung 12 und einer Pufferausgabeaktivierungsschaltung 16 positioniert. Die Schaltung zum Auswählen eines variablen Bits 40 ist gekoppelt, um Signale über einen Bus 18 zu empfangen. Die Schaltung zum Auswählen einer variablen Adresse 40 gibt ein variables Adreßsignal in einem Bus 42 zu der Pufferausgangsaktivierungsschaltung 16 aus.
• Die Schaltung zum Auswählen eines variablen Bits 40 wird entweder das zwischengespeicherte Adreßsignal von der Pufferlatchschaltung 12 weiterleiten, oder bestimmte Adreßbits des zwischengespeicherten Adreßsignals blockieren und aktive Bits ersetzen. Die ersetzten aktiven Bits mit den anderen nicht-blockierten zwischengespeicherten Adreßbits werden sich in aktivere Aktivierungssignale WL0-WLM decodieren.
• Fig. 4 ist ein erstes Ausführungsbeispiel des Diagramms von Fig. 3. Vorrichtungen in Fig. 4, die gleich den Vorrichtungen in Fig. 2 sind, werden durch die gleichen Ziffern bezeichnet. Auswahltransistoren 44a, 44b, 44c, 44d, 44e und 44f (die gemeinsam als "Auswahltransistoren 44" bezeichnet sind) sind darstellend n-Kanal-Anreicherungs-FETs. Jeder derselben weist einen jeweiligen Anschluß des Source-Drain- Wegs desselben auf, der mit dem Source-Drain-Weg eines entsprechenden Weiterleitungstransistors 26 über eine Leitung 18a, 18b, 18c, 18d, 18e bzw. 18f gekoppelt ist. Jeder Auswahltransistor 44 weist einen weiteren Anschluß des Source- Drain-Wegs desselben auf, der mit einem Eingang eines jeweiligen NAND-Gatters 42 über eine Leitung 42a, 42b, 42c, 42d, 42e bzw. 42f gekoppelt ist. Die Leitungen 18 sind mit Neuauffrischzählern 150 gekoppelt, wie es im folgenden erklärt ist.
• Eine Mehrzahl von Hinaufziehtransistoren 46a, 46b, 46c, 46d, 46e und 46f (die gemeinsam als "Hinaufzieh-Transistoren 46" bezeichnet sind) ist vorgesehen. Die Source-Drain-Wege derselben sind zwischen die Leitungen 42a, 42b, 42c, 42d, 42e bzw. 42f und einer Leistungsversorgung gekoppelt, die eine Spannung VCC liefert. Zur Darstellung sind die Transistoren 46 p-Kanal-FETs.
• Die Transistoren 44a-f und 46a-f werden in dem Sinne miteinander gruppiert, daß bei drei Gruppen von vier Transistoren die Gateelektroden miteinander gekoppelt sind. Insbesondere sind die Gateelektroden der Auswahltransistoren 44a und 44b und der Hinaufziehtransistoren 46a und 46b miteinander bei einem ersten Knoten 47-1 bekoppelt. Der Knoten 47-1 ist gekoppelt, um ein Niederleistungs/Schnellneuauffrisch-Signal LP/FR über eine Leitung 48 zu empfangen, die mit einer Steuerung zum Auswählen eines variablen Bits 50 (die in Fig. 5 gezeigt ist und im folgenden erklärt ist) gekoppelt ist. Die Kombination der Auswahltransistoren 44a und 44b mit den Hinaufziehtransistoren 46a und 46b sieht ein Blockierungs/Weiterleitungs-Element der Schaltung zum Auswählen einer variablen Adresse 40 vor oder bildet ein Blockierungs/Weiterleitungs-Element der Schaltung zum Auswählen einer variablen Adresse 40.
• Ein zweiter Knoten 47-2 ist mit den Gateelektroden der Auswahltransistoren 44c und 44d und der Hinaufziehtransistoren 46c und 46d gekoppelt. Der Knoten 47-2 ist gekoppelt, um eine Spannung VCC an der Sourceelektrode des p-Kanal-FET 46c zu empfangen. Ein dritter Knoten 47-3 ist mit den Gateelektroden der Auswahltransistoren 44e und 44f und der Hinaufziehtransistoren 46e und 46f gekoppelt. Der Knoten 47-3 ist gekoppelt, um die Spannung VCC an der Sourceelektrode des p-Kanal-FET 46e zu empfangen.
• Die Konfiguration der Auswahltransistoren 44c und 44d, der Hinaufziehtransistoren 46c und 46d und der Auswahltransistoren 44e und 44f und der Hinaufziehtransistoren 46e und 46f hält die Auswahltransistoren 44c-f eingeschaltet und die Hinaufziehtransistoren 46c-f ausgeschaltet. Diese Konfiguration ermöglicht es, daß die Adreßbits A0 und A1 und die Komplemente derselben, ohne blockiert zu werden, zu den NAND- Gattern 32c-f weitergeleitet werden.
• Die Auswahltransistoren 44c-f und die Hinaufziehtransistoren 46c-f können aus dem Ausführungsbeispiel von Fig. 4 entfernt werden. Der Vorteil des Umfassens derselben in dem Ausführungsbeispiel von Fig. 4 besteht darin, daß jeder Adreßpuffer die gleiche Entwurfszelle verwendet. Dies spart Entwurfszeit und Entwurfskosten. Der Vorteil des Eliminierens der Auswahltransistoren 44c-f und der Hinaufziehtransistoren 46c-f ist eine niedrigere Vorrichtungsbesetzung, d. h. weniger Vorrichtungen. Weniger Vorrichtungen übersetzten sich in einen geringeren erforderlichen Bereich, weniger erzeugte Wärme und weniger verbrauchte Leistung, etc.
• Der Betrieb des Ausführungsbeispiels von Fig. 4 wird nun erklärt. Es ist offensichtlich, daß das Ausführungsbeispiel von Fig. 4 auf mindestens zwei Arten konfiguriert sein kann. Erstens kann das Ausführungsbeispiel dort, wo es verwendet werden kann, selektiv für einen normalen Neuauffrischmodus oder einen Niederleistungsneuauffrischmodus konfiguriert werden. Eine alternative Konfiguration ermöglicht eine Auswahl zwischen einem Normalneuauffrischmodus oder einem Schnellneuauffrischmodus. Bei diesen zwei Konfigurationen liefert der Benutzer oder das System die Adreßbits für den Normalneuauffrischmodus. Für den Niederleistungs- und den Schnellneuauffrischmodus liefern die Neuauffrischzähler 150 Zählwertbits, um das Speicherarray zu adressieren.
• Es sei angenommen, daß die Adreßbits A0A1A2 Eingabewerte von 1, 0,1 (A0 = 1, A1 = 0, A2 = 1) aufweisen. Während des Normalneuauffrischmodus kann das Ausführungsbeispiel von Fig. 4 auf die gleiche Art und Weise betrieben werden, wie die Schaltung von Fig. 2, um in den Leitungen 18a, 18b, 18c, 18d, 18e und 18f die Werte 1(A2), 0(A2\), 0(A1), 1(A1\), 1(A0) bzw. 0(A0\) zu liefern. Aufgrund der Konfigurationen der Transistoren 44c, d, e und f und 46c, d, e und f werden Adreßbits A1 und A1\und A0 und A0\oder Zählwertbits C0 und C0\und C1 und C1\ auf jeweiligen Leitungen 18c-f weitergeleitet, ohne durch die entsprechenden Auswahltransistoren 44c-f derselben zu den NAND-Gattern 32c-f über die Leitungen 42c-f blockiert zu werden.
• Ob die Adreßbits A2 und A2\den Pufferausgangsaktivierungsschaltungsblock 20 erreichen, hängt von dem Signal LP/FR in der Leitung 48 ab. Kurz gesagt, kann die Steuerung zum Auswählen eines variablen Bits 50 in Fig. 5 für ein Normal- oder ein Niederleistungs-Neuauffrischen des Ausführungsbeispiels von Fig. 4 konfiguriert sein. Wenn das Ausgangssignal LP/FR eine hohe Spannung aufweist, stellt dies den Niederleistungsneuauffrischmodus dar; eine niedrige Spannung stellt den Normalneuauffrischmodus dar. Bei dieser Konfiguration ist der Adreßpuffer A2 vorzugsweise nicht äußerlich mit dem Benutzer oder dem System verbunden.
• Wenn sich das Signal LP/FR in einem hohen Zustand befindet, während die Adreßbits A0-2 einen Wert von 1,0,1 aufweisen, schalten sich die Auswahltransistoren 44a und 44b ein, und die Hinaufziehtransistoren 46a und 46b schalten sich aus. Dies ermöglicht es, daß die Zählwertbits in den Leitungen 18a und 18b zu den NAND-Gattern 32a und 32b in der Schaltung 20 über Leitungen 42a und 42b weitergeleitet werden. Die Werte in den Leitungen 42a-f werden anschließend gesteuert (das Adreßpufferaktivierungssignal ABE ist aktiv) und in dem Block 20 decodiert. Die decodierte Adresse wird bewirken, daß das Aktivierungssignal WL5 aktiv (in einem hohen Zustand) ist, wie es für die Schaltung von Fig. 2 erklärt ist.
• Wenn sich das Signal LP/FR in einem niedrigen Zustand befindet (Normalneuauffrischmodus), schalten sich die Auswahltransistoren 44a und 44b aus, und die Hinaufziehtransistoren 46a und 46b schalten sich ein. Dies blockiert die Zählwertbits in den Leitungen 18a und 18b. Statt dessen ziehen die Hinaufziehtransistoren 46a und 46b die Leitungen 42a und 42b auf eine bevorzugte hohe Spannung (aktiv) hoch. Diese hohen Spannungen werden zu den NAND-Gattern 32a und 32b in der Schaltung weitergeleitet. Die Werte in den Leitungen 42a-f werden anschließend gesteuert (das Adreßpufferaktivierungssignal ABE ist aktiv) und in dem Block 20 decodiert. Anschließend sind die Wortleitungsaktivierungssignale WL1 und WL5 aktiv (in einem hohen Zustand).
• Die Steuerung zum Auswählen eines variablen Bits 50 in Fig. 5 kann für einen Normal- und einen Schnell-Neuauffrischmodus konfiguriert (im folgenden erklärt) sein, wenn das Neuauffrischaktivierungsssignal RE aktiv ist. Bei dieser Konfiguration wird es bevorzugt, daß ein Neuauffrischzähler 150 nicht mit den Leitungen 18a und 18b gekoppelt ist. Für den Fall, bei dem sich das Signal LPFR in einem hohen Zustand befindet (normaler Neuauffrischmodus), sind die n-Kanal-Auswahltransistoren 44a und 44b ein, was die Zählwertbitsignale in den Leitungen 18a und 18b zu den NAND-Gattern 32a und 32b über die Leitungen 42a und 42b weiterleitet. Die Hinaufzieh-p-Kanal-Transistoren 46a und 46b sind aus, um die Leitungen 42a und 42b von der Leistungsversorgung zu entkoppeln.
• Wenn sich das Signal LPFR in einem niedrigen Zustand befindet (Schnellneuauffrischmodus), sind die Auswahltransistoren 44a und 44b ausgeschaltet, um die Adreßbits A2 und A2\zu blockieren. Die Hinaufziehtransistoren 46a und 46b sind eingeschaltet, um die Leitungen 42a und 42b auf VCC hinauf zu ziehen. Wie es aus der Konfiguration des Blocks 20 bestimmt werden kann, sind die Aktivierungssignale WL1 und WL5 aktiv. Es wird auf doppelt so viele Zeilenadressen wie bei dem Normalneuauffrischmodus zugegriffen.
• Zusammenfassend gesagt, werden, wenn die Auswahltransistoren 44a und 44b eingeschaltet, und die Hinaufziehtransistoren 46a und 46b ausgeschaltet sind, die Adreßpuffer aktiviert, um entweder Eingangsadreßbits oder Zählwertbits zu der Adreßdecodiererschaltung 20 weiterzuleiten. Wenn die Auswahltransistoren 44a und 44b aus sind und die Hinaufziehtransistoren 46a und 46b ein sind, werden die Eingangsbits blockiert. Zwei hohe Werte werden zu der Adreßdecodiererschaltung 20 geliefert, um doppelt so viele Zeilenadressen auszuwählen.
• Die Steuerung zum Auswählen eines variablen Bits 50 wird detailliert unter Bezugnahme auf Fig. 5 erklärt. Ein Invertierer 52 ist selektiv durch eine Verbindung 54 gekoppelt, um ein Neuauffrischaktivierungssignal RE zu empfangen. Metallverbindungen 54, 60, 64 und 66, die in Fig. 5 gezeigt sind, werden vorzugsweise während der Fertigung der Schaltung von Fig. 5 hergestellt. Sobald die Verbindungen während der Fertigung hergestellt sind, sind dieselben dauerhaft und stellen die Schaltung 50 auf einen Typ des Neuauffrischmodus ein. Ein logisches Gatter 56, als ein AND-Gatter dargestellt, ist gekoppelt, um ein Ausgangssignal des Invertierers 52 zu empfangen. Das AND-Gatter 56 ist ferner gekoppelt, um ein Vorrichtungssignal DEVTYPE\ zu empfangen. Das Vorrichtungssignal DEVTYPE\bestimmt den Typ der Speichervorrichtung, d. h. ob eine größere oder kleinere Anzahl von Zeilen als eine Nenn- oder Standard-Zahl neu augefrischt wird.
• Ein logisches Gatter 58, als ein ODER-Gatter dargestellt, ist gekoppelt, um das Vorrichtungssignal DEVTYPE\zu empfangen. Das ODER-Gatter 58 ist selektiv durch die Verbindung 54 gekoppelt, um ein Neuauffrischsignal RE zu empfangen. Ein Invertierer 62 ist selektiv durch eine Verbindung 64 gekoppelt, um ein Ausgangssignal des AND-Gatters 56 zu empfangen. Der Invertierer 62 ist durch eine Verbindung 66 selektiv gekoppelt, um ein Ausgangssignal des ODER-Gatters 58 zu empfangen.
• Das Niederleistungs/Schnellneuauffrischsignal LP/FR wird in einer Leitung 68 als ein Ausgangssignal des Invertierers 62 ausgegeben. Ein Invertierer 70 ist gekoppelt, um das Signal LP/FR zu empfangen. Der Invertierer 70 liefert ein komplementäres Signal LP/FR\ in einer Leitung 72 (was im folgenden für das Ausführungsbeispiel von Fig. 6 erklärt ist). Tabelle 1
• Die Konfiguration der Schaltung von Fig. 5 ist unter Bezugnahme auf Tabelle 1 erklärt. Die Schaltung 50 ist auf eine von drei Arten konfiguriert: (1) in dem NORMAL-Modus, bei dem die Modifikation nicht verwendet wird (im folgenden erklärt); (2) in dem NIEDERLEISTUNGS-Modus, bei dem die Vorrichtung äußerlich dem Benutzer als ein normaler Neuauffrischteil erscheint, jedoch tatsächlich doppelt so viele Adressen erfordert; und (3) in dem SCHNELLNEUAUFFRISCH-Modus, bei dem die Vorrichtung dem Benutzer als eine normale Vorrichtung erscheint, jedoch tatsächlich doppelt so viele Adressen neu auffrischt.
• Bei dem NORMAL-Modus ist die Schaltung von Fig. 5 konfiguriert, so daß Verbindungen 60 und 66 hergestellt sind und Verbindungen 54 und 64 nicht hergestellt sind (siehe Tabelle 1). Die Verbindung 60 liefert eine niedrige Spannung (VSS) zu dem Invertierer 52. Der Invertierer 52 wird eine hohe Spannung zu dem UND-Gatter 56 ausgeben, wodurch es erlaubt wird, daß das Signal DEVTYPE\ weitergeleitet wird. Die hohe Spannung von dem Invertierer 52 wird jedoch nicht an den Invertierer 62 angelegt, da die Verbindung 64 nicht hergestellt ist (offen). Die Verbindung 60 wird ausgewählt, um eine niedrige Spannung zu einem Eingang des ODER-Gatters 58 zu liefern, was es ermöglicht, daß das Gatter 58 das Signal DEVTYPE\zu dem Invertierer 62 weiterleitet. Das Ausgangssignal LP/FR desselben wird von dem Zustand des Vorrichtungssignals DEVTYPE\abhängen.
• Das Vorrichtungssignal DEVTYPE\wird vorzugsweise zu einer Anschlußfläche zugeführt, die nicht außerhalb der Vorrichtungsverpackung verfügbar ist. Die Kontaktfläche ist mit einer hohen Spannung (VCC) oder mit einer niedrigen Spannung (VSS) gekoppelt. Eine hohe Spannung wird vorzugsweise die Vorrichtung zu einer Niederleistungsvorrichtung machen. Eine niedrige Spannung wird die Vorrichtung zu einer Schnellneuauffrischvorrichtung machen. Es ist offensichtlich, daß die Kontaktfläche, die das Vorrichtungssignal DEVTYPE\liefert, vorzugsweise einmal (fest verdrahtet) eingestellt wird, und nicht durch den Benutzer verändert werden kann. Eine beliebige Schaltung, die ein Signal (LP/FR) ansprechend auf eine Vorrichtung ausgibt, die einen Neuauffrischmodus (Signal RE) betritt, wird jedoch ausreichen.
• In dem NIEDERLEISTUNGS-Modus werden die Verbindungen 54 und 64 hergestellt, und die Verbindungen 60 und 66 werden nicht hergestellt (offen) (siehe Tabelle 1). Diese Schaltungskonfiguration bewirkt, daß das ausgegebene Niederleistungs/Neuauffrisch-Signal LP/FR einen hohen Zustand aufweist. Als ein Resultat erfordert die Speichervorrichtung doppelt so viele Adressen wie eine normale Vorrichtung, um neu aufzufrischen. In diesem Modus werden lediglich halb so viele Speicherzellen neu aufgefrischt, um Energie zu sparen, indem aus dem überlegenen Verfahren ein Vorteil gezogen wird, das es ermöglicht, daß die Daten länger gehalten werden.
• In dem SCHNELLNEUAUFFRISCH-Modus werden die Verbindungen 54 und 66 hergestellt (geschlossen), und die Verbindungen 60 und 64 werden nicht hergestellt (offen) (siehe Tabelle 1). Diese Schaltungskonfiguration gibt ein Niederleistungs/Schnell-Neuauffrischsignal in einem niedrigen Zustand aus, um zu bewirken, daß die Vorrichtung auf doppelt so viele Adressen beim Neuauffrischen zugreift, was folglich die Neuauffrischzeit verringert. Diese Konfiguration zieht einen Vorteil aus den Speichern, die weniger Leistung erfordern, um ihre Vorrichtungen neu aufzufrischen, da dieselben kleinere Vorrichtungsabmessungen aufweisen.
• Das Neuauffrischaktivierungssignal RE wird durch eine auf der Schaltung befindliche Schaltungsanordnung erzeugt. Dasselbe deutet an, wenn dasselbe aktiv ist, daß auf den Speicher für ein Neuauffrischen zugegriffen werden soll. Die Erzeugung des Neuauffrischaktivierungssignals RE kann auf die Neuauffrischmodi, wie z. B. den Spaltenadreßhinweissignal-vor-Zeilenadreßhinweissignal-(CAS vor-RAS-)Modus, den Bereitschaftsmodus und den Abstellmodus, die alle in der Technik bekannt sind, ansprechen.
• Bezugnehmend auf Fig. 8 wird die Verwendung der Fig. 4 und 5 erklärt. Es sei angenommen, daß der Speicher, der in Fig. 8 dargestellt ist, 16 Megabit an Speicher aufweist. Jedes der Teilarrays 200 weist vier Megabit Speicher auf, die als 4.096 Zeilen und 1.024 Spalten konfiguriert sind. Um auf alle Zeilen jedes Teilarrays 200 zuzugreifen, muß jeder Decodierer 202 4.096 Zeilenadressen vorsehen, die sich auf eine 12-Bit-Adresse (2¹² = 4.096) übersetzen.
• Aufgrund der heutigen Unentschlossenheit der Speicherindustrie kann eine 16-Megabit-Speichervorrichtung, die 24 Bit Speicherraum enthält, mit einigen Attributen einer 2- oder 4-Kilobit-Vorrichtung versehen sein. Insbesondere muß der Benutzer, wenn das RAS in den niedrigen Zustand geht, entweder eine 11-Bit- oder eine 12-Bit-Zeilen-(d. h. Wortleitungs-)Adresse liefern.
• Dort, wo die Speichervorrichtung, wie z. B. eine 2-Kilobit- Vorrichtung, die 11-Bit-Zeilenadresse empfängt sind die ersten 11 Zeilenadreßpuffer (für diese 11 Bits) wie der Zeilenadreßpuffer für das Adreßbit A0 in Fig. 4 konfiguriert. Der 12. Zeilenadreßpuffer ist wie der Adreßbitpuffer für A2, wie in Fig. 7 gezeigt, konfiguriert. Der 12. Adreßbitpuffer ist vorzugsweise nicht in einer Kommunikation mit dem äußeren Benutzer oder System als eine Zeilenadresse. Es wird bevorzugt, daß die Zeilenadreßpuffer mit den Neuauffrischzählern 150 gekoppelt sind, wie es in Fig. 7 für den Adreßpuffer für das Adreßbit A2 gezeigt ist.
• Wenn die Schaltung von Fig. 5 eingestellt oder konfiguriert ist, um sich in dem "Normalneuauffrisch"-Modus zu befinden, befindet sich das Signal LP/FR in dem niedrigen Zustand (siehe Tabelle 1). Das niedrige Signal LP/FR wird die Auswahltransistoren 44a und 44b (Fig. 4) ausschalten, und die Hinaufziehtransistoren 46a und 46b der 12. Adreßpuffer, die in Fig. 7 gezeigt sind, einschalten, um die Leitungen 42a, 42b hinauf zu ziehen. Die zwei hohen Ausgangssignale des Adreßbitpuffers für das Adreßbit 12 plus den Ausgangssignalen der anderen Adreßbitpuffer adressieren zwei Zeilen in jedem Teilarray 200 von Fig. 8.
• Wenn die Schaltung von Fig. 5 eingestellt oder konfiguriert ist, um sich einem "Niederleistungsneuauffrisch"-Modus zu befinden, befindet sich das Signal LP/FR in einem hohen Zustand (siehe Tabelle 1 oben). Der zwölfte Adreßbitpuffer, der, wie durch den Adreßbitpuffer für A2 in Fig. 7 gezeigt, konfiguriert ist, weist Hinaufziehtransistoren 46a und 46b, die ausgeschaltet sind, und Auswahltransistoren 44 und 45 auf, die eingeschaltet sind. Die nun leitfähigen Auswahltransistoren 44a und 44b leiten Zählwertbitsignale C2 und C2\ von der Neuauffrischzählerschaltung 150 (die dem Adreßbit A12 entspricht) zu den Leitungen 42 weiter. Die Leitungen 42 weisen komplementäre Signale auf, die zusammen mit den anderen 11 Adreßpufferausgangssignalen eine jeweilige Zeile in jedem Teilarray 200 auswählen werden. Da der Normalneuauffrischmodus bewirkt hat, daß zwei Zeilen neu aufgefrischt werden, wird lediglich die Hälfte der Leistung wie in dem Normalneuauffrischmodus verwendet verwendet, wenn der 16-Megabit-Speicher, der diesen Adressiermodus verwendet, in den Niederleistungsneuauffrischmodus konfiguriert ist.
• Bei dem Fall, bei dem die 16-Meg-Speichervorrichtung die gleiche Anzahl von Zeilenadressen wie eine 4-Kilobit-Vorrichtung empfängt, sind die ersten 11 Bitzeilenadreßpuffer wie der Zeilenadreßpuffer für das Adreßbit A0 in Fig. 4 konfiguriert. Der 12. Zeilenadreßpuffer ist wie der Adreßbitpuffer für A2, wie in Fig. 4 gezeigt, konfiguriert. Der 12. Adreßbitpuffer befindet sich vorzugsweise in einer Kommunikation mit dem äußeren Benutzer oder System.
• Wenn die Schaltung von Fig. 5 eingestellt oder konfiguriert ist, daß sich die 4-Kilobit-Vorrichtung in dem "Normalneuauffrisch"-Modus befindet, befindet sich das Signal LP/FR in dem hohen Zustand. Bei dem zwölften Adreßbitpuffer, der auf die gleiche Art und Weise wie der Adreßbitpuffer für A2 in Fig. 4 konfiguriert ist, sind die Hinaufziehtransistoren 46a und 46b ausgeschaltet, und die Auswahltransistoren 44a und 44b sind eingeschaltet. Die eingeschalteten Auswahltransistoren 44a und 44b leiten ein zwölftes Adreßbit von der äußeren Adreßanschlußfläche zu den Leitungen 42a und 42b weiter. Die Leitungen 42a und 42b weisen komplementäre Signale auf. Die komplementären Signale werden zusammen mit den anderen elf Adreßpufferausgangssignalen eine der Zeilen in jedem Teilarray 200 auswählen.
• Wenn die Schaltung von Fig. 5 eingestellt oder konfiguriert ist, um sich in einem "Schnellneuauffrisch"-Modus zu befinden, befindet sich das Signal LP/FR in einem niedrigen Zustand (siehe Tabelle 1). Bei dem zwölften Adreßbitpuffer, der auf die gleiche Art und Weise wie der Adreßbitpuffer für A2 in Fig. 4 konfiguriert ist, sind die Hinaufziehtransistoren 46a und 46b eingeschaltet, und die Auswahltransistoren 44a und 44b sind ausgeschaltet. Die eingeschalteten Hinaufziehtransistoren 46a und 46b ziehen die Leitungen 42a und 42b hin zu VCC hinauf. Die Leitungen 42a und 42b liefern beide den gleichen Signalzustand, vorzugsweise den hohen Zustand. Diese Signale werden zusammen mit den anderen 11 Adreßpufferausgangssignalen zwei der Zeilen in jedem Teil array 200 auswählen. Daher wird die Hälfte der Zeit beim Neuauffrischen der Speicherteilarrays 200 in Fig. 8 wie bei dem Neuauffrischmodus verbraucht, wenn die Speichervorrichtung, die die 4-K-Speicherzeilenadressen empfängt, in den Schnellneuauffrischmodus eingestellt oder konfiguriert ist.
• Fig. 6 zeigt ein zweites Ausführungsbeispiel der vorliegenden Erfindung, das die Transistoren darstellt, die verwendet werden, um das zweite Ausführungsbeispiel zu implementieren. Ein Block 80 stellt eine Transistorimplementation eines Einzeladresseneingangspuffers dar, der ähnlich zu dem Puffer 11a ist, der in Fig. 4 gezeigt ist. Der Block 80 dient dazu, um unterschiedliche Technologien zu "puffern" oder einander anzupassen. Beispielsweise wird ein TTL-erzeugtes Eingangssignal mit einem hohen Zustand von 2,4 Volt und einem niedrigen Zustand von 0,8 Volt in ein CMOS-Ausgangssignal mit einem hohen Zustand von 5,0 Volt und einem niedrigen Zustand von 0,0 Volt umgewandelt.
• Der Block 80 ist mit einem Adreßbit AX gekoppelt. Derselbe ist ferner gekoppelt, um ein Adreßaktivierungssignal AE zu empfangen. Das Adreßaktivierungssignal AE (im niedrigen Zustand aktiv) wird aktiv, nachdem der Adresse Zeit gegeben wurde, sich einzurichten. Diese Einrichtzeit stellt eine gültige Adreßeingabe sicher. Das aktive Aktivierungssignal AE ermöglicht es, daß die Adresse von dem Block 80 ausgegeben wird.
• Ein Block 82 stellt eine Transistorimplementation eines Invertierers dar, der ähnlich zu einem der Invertierer 28 in Fig. 4 ist. Derselbe ist gekoppelt, um das Adreßbit AX zu empfangen, das von dem Block 80 ausgegeben wird. Der Block 80 gibt das Adreßbit AX aus, und der Block 82 gibt ein Komplement des Adreßbits AX zu dem Block 84 aus.
• Der Block 84 ist eine Transistorimplementation von Weiterleitungstransistoren, die ähnlich zu den Weiterleitungstransistoren 26 in Fig. 4 funktionieren. Der Block 84 umfaßt zwei n- und p-Kanal-Transistorpaare. Für jedes Transistorpaar ist eine Drainelektrode des n-Kanal-Transistors mit einer Sourceelektrode des p-Kanal-Transistors gekoppelt. Eine Sourceelektrode des n-Kanal-Transistors ist mit einer Drainelektrode des p-Kanal-Transistors gekoppelt. Die Gateelektroden der p-Kanal-Transistoren sind gekoppelt, um ein verzögertes Zwischenspeicher/Weiterleitungssignal L/P zu empfangen. Die Gateelektroden der n-Kanal-Transistoren sind mit einem Komplement des verzögerten Zwischenspeicher/Weiterleitungssignals L/P gekoppelt. Die Transistoren 90, 92, 94 und 96 werden verwendet, um das Zwischenspeicher/Weiterleitungssignal L/P zu verzögern, bevor dasselbe in den Block 84 eingespeist wird.
• Diese Transistorenpaare, die ferner als CMOS-Weiterleitungs-Gatter bekannt sind, werden verwendet, um den Effekt zu eliminieren, daß bei einer p- oder n-Kanal-Schwellenspannung das Adreßbit AX ein ist, das weitergeleitet wird. Wenn dieselben nicht verwendet werden, kann der volle Spannungswert des Adreßbits Ax aufgrund eines Schwellenspannungsunterschieds von der Gateelektrode zu der Sourceelektrode (n- Kanal) oder der Gateelektrode zu der Drainelektrode (p-Kanal) nicht weitergeleitet werden.
• Wenn das Zwischenspeicher/Weiterleitungs-Signal L/P sich in dem hohen Zustand befindet, werden das Adreßbit AX und das Komplement desselben AX von dem Block 84 zu einem Block 86 ausgegeben. Der Block 86 ist eine Transistorimplementation von Invertierern 30 (die in Fig. 4 gezeigt sind), die dazu dienen, um die Adreßbits AX und AX zwischenzuspeichern. Der Block 84 gibt ferner Adreßbits AX und AX zu den Blöcken 88 aus.
• Die Blöcke 88 sind Transistorimplementationen von Transistoren, die ähnlich zu den Auswahltransistoren 44 in Fig. 4 funktionieren. Die Blöcke 88 umfassen n- und p-Kanal-Transistorpaare, bei denen eine Drainelektrode des n-Kanal-Transistors mit einer Sourceelektrode des p-Kanal-Transistors ge koppelt ist. Eine Sourceelektrode des n-Kanal-Transistors ist mit einer Drainelektrode des p-Kanal-Transistors gekoppelt. Die Gateelektroden der n-Kanal-Transistoren sind gekoppelt, um ein Niederleistungs/Schnell-Neuauffrischsignal LP/FR (das durch die Schaltung von Fig. 5 erzeugt wird) zu empfangen. Die Gateelektroden der p-Kanal-Transistoren sind mit einem Komplement des Niederleistungs/Schnell-Neuauffrischsignals LP/FR gekoppelt. Das Niederleistungs/Schnell- Neuauffrischsignal LP/FR wird in die Gateelektroden der Hinaufziehtransistoren 46 eingespeist.
• Die Blöcke 88 leiten Adreßbits AX und AX zu dem Block 94 weiter, wenn sich die Signale LP/FR bzw. LP/FR in einem hohen bzw. einem niedrigen Zustand befinden. Die Transistoren 100, 102, 104, 106, 108 und 110 bilden ein erstes Drei-Eingangs-NAND-Gatter. Die Transistoren 110, 112, 114, 116, 118 und 120 bilden ein zweites Drei-Eingangs-NAND- Gatter. Beide NAND-Gatter verwenden gemeinsam den Transistor 110, jedoch kann jedes NAND-Gatter mit seinem eigenen Transistor implementiert sein, der äquivalent zu dem Transistor 110 ist.
• Das erste und das zweite NAND-Gatter funktionieren sowohl als NAND-Gatter 32 und als Invertierer 34 von Block 16 (wie in Fig. 4 gezeigt) als auch als NAND-Gatter 36 in Block 20 von Fig. 4. Die Blöcke 88 liefern Adreßbits AX und AX zu den Transistoren 118 bzw. 106. Andere Adreßbits AY und AY werden jeweils in die Transistoren 104 bzw. 116 eingespeist, daher wird die Funktion der NAND-Gatter 36 (Fig. 4) durchgeführt. Die Adreßbits AY und AY werden durch einen weiteren Adreßpuffer (nicht gezeigt) geliefert.
• Das verzögerte Zwischenspeicher/Weiterleitungs-Signal L/P wird in den Transistor 110 eingegeben, um das erste und das zweite NAND-Gatter zu aktivieren oder zu deaktivieren. Dies liefert die Funktion der NAND-Gatter 32 und der Invertierer 34, um die Adreßbits zu der Adreßdecodiererschaltung 20, wie in Fig. 4 gezeigt, weiterzuleiten. Transistorpaare 122 und 124 und 126 und 128 sind Transistorimplementationen der Invertierer 34 (die in Fig. 4 gezeigt sind). Diese Invertierer invertieren Ausgangssignale des ersten und des zweiten NAND-Gatters, um Pseudoadreßbits J und K zu liefern. Die Pseudoadreßbits J und K werden zusammen mit Pseudoadreßbits, die von anderen ähnlich konfigurierten Adreßpaffern augegeben werden, beispielsweise zu einem weiteren Decodierer, bevor dieselben zu Teilarrays 200 von Fig. 8 zugeführt werden, zugeführt.
• Der Betrieb des Ausführungsbeispiels von Fig. 6 wird nun erklärt. Ein Eingangssignal AX (= 0) wird in den Block 80 eingespeist. Das Adreßaktivierungssignal wird aktiv (niedriger Zustand), um es dem Block 80 zu ermöglichen, das Adreßbit AX zu dem Block 82 weiterzuleiten, der das Ausgangssignal des Blocks 80 (AX) invertiert. Der Block 84 empfängt das Adreßbit AX (0) von dem Block 80. Der Block 84 empfängt das Adreßbit AX von dem Block 82. Der Block 84 leitet die Adreßbits AX und AX\weiter zu dem Block 86, wenn sich das Zwischenspeicher/Weiterleitungs-Signal L/P in einem hohen Zustand befindet. Der Block 86 speichert die Zustände der Adreßbits AX und AX\zwischen.
• Der Block 84 leitet ebenfalls Adreßbits AX und AX\zu den Blöcken 88 weiter, die die Auswahltransistoren umfassen. Wenn die Steuerung zum Auswählen eines variablen Bits für einen Niederleistungsmodus konfiguriert ist, wird sich das Niederleistungs/Schnell-Neuauffrischsignal LP/FR in einem hohen Zustand befinden, um zwischengespeicherte Adreßbits AX und AX\zu dem Block 94 weiterzuleiten.
• Wenn die Adreßbits AY und AY\1 bzw. 0 sind, und die Adreßbits AX und AX\1 bzw. 0 sind, wird das folgende auftreten. Das Adreßsignal AY ( = 1) wird an den Transistor 102, um denselben auszuschalten, und an den Transistor 104 angelegt, um denselben einzuschalten. AX wird an den Transistor 100, um denselben einzuschalten, und an den Transistor 106 angelegt, um denselben auszuschalten. Das sich in einem niedri gen Zustand befindende Zwischenspeicher/Weiterleitungs-Signal L/P wird verzögert und invertiert, um den Transistor 110 einzuschalten. Da der Transistor 106 jedoch aus ist, gibt es keinen Weg zwischen der Leistungsversorgungsquelle, die die Versorgungsspannung VCC liefert, und einer zweiten Leistungsversorgung, die eine Versorgungsspannung VSS (z. B. Masse) liefert. Daher weist eine Leitung 134 eine hohe Spannung auf, da dieselbe durch einen Transistor 100 in einen hohen Zustand gezogen wird. Die hohe Spannung in der Leitung 134 wird an Gateelektroden von Transistoren 122 und 124 angelegt. Der Transistor 122 wird ausgeschaltet, und der Transistor 124 wird eingeschaltet, um die Leitung 136 auf eine niedrige Spannung (VSS) zu ziehen. Das Pseudoadreßbit J wird daher in einem niedrigen Zustand geliefert.
• Das Adreßsignal AY\( = 0) wird an den Transistor 116, um denselben auszuschalten, und an den Transistor 114 angelegt, um denselben einzuschalten. AX\ ( = 1) wird an den Transistor 118, um denselben einzuschalten, und an den Transistor 112 angelegt, um denselben auszuschalten. Das sich in einem niedrigen Zustand befindende Zwischenspeicher/Weiterleitungs- Signal L/P wird verzögert und invertiert, um den Transistor 110 einzuschalten. Da jedoch der Transistor 116 aus ist, gibt es keinen Weg zwischen der Leistungsversorgungsquelle, die die Versorgungsspannung VCC liefert, und einer zweiten Leistungsversorgung, die die Versorgungsspannung VSS (z. B. Masse) liefert. Daher weist eine Leitung 138 eine hohe Spannung auf, da dieselbe in einen hohen Zustand durch den eingeschalteten Transistor 114 gezogen wird. Die hohe Spannung in der Leitung 138 wird an Gateelektroden von Transistoren 126 und 128 angelegt. Der Transistor 126 wird ausgeschaltet, und der Transistor 128 wird eingeschaltet, um eine Leitung 140 auf eine niedrige (VSS) Spannung zu ziehen. Das Pseudoadreßbit K wird daher in einem niedrigen Zustand geliefert.
• Wenn die Steuerung zum Auswählen eines variablen Bits für einen Schnell-Neuauffrischmodus konfiguriert ist, wird sich das Niederleistungs/Schnellneuauffrischsignal LP/FR in einem niedrigen Zustand befinden, um die Weiterleitung der zwischengespeicherten Adreßbits AX und AX\zu dem Block 94 zu blockieren. Statt dessen werden die Hinaufziehtransistoren 46 eingeschaltet, um die Leitungen 130 und 132 zu einer hohen Spannung zu ziehen. Folglich wird der Block 94 mit zwei hohen Eingangssignalen als AX und AX\beliefert.
• Wenn die Adreßbits AY und AY\1 bzw. 0 sind, und die Adreßbits AX bzw. AX\1 und 1 sind, wird folgendes auftreten. Das Adreßsignal AY (= 1) wird an den Transistor 102, um denselben auszuschalten, und an den Transistor 104 angelegt, um denselben einzuschalten. AX wird an den Transistor 100 angelegt, um denselben auszuschalten, und an den Transistor 106 angelegt, um denselben einzuschalten. Das sich in einem niedrigen Zustand befindende Zwischenspeicher/Weiterleitungs- Signal L/P wird verzögert und invertiert, um den Transistor 110 einzuschalten. Die eingeschalteten Transistoren 104 und 106 erzeugen einen Weg zwischen der zweiten Leistungsversorgung, die eine Versorgungsspannung VSS (z. B. Masse) liefert, und einer Leitung 134. Die Leitung 134 wird auf eine niedrige Spannung VSS gezogen. Die niedrige Spannung in der Leitung 134 wird an die Gateelektroden der Transistoren 122 und 124 angelegt. Der Transistor 122 wird eingeschaltet, und der Transistor 124 wird ausgeschaltet, um die Leitung 136 zu einer hohen (VCC) Spannung zu ziehen. Das Pseudoadreßbit J wird daher in einem hohen Zustand geliefert.
• Das Adreßsignal AY\(= 0) wird an den Transistor 116, um denselben auszuschalten, und an den Transistor 114 angelegt, um denselben einzuschalten. AX\ (= 1) wird an den Transistor 118, um denselben einzuschalten, und an den Transistor 112 angelegt, um denselben auszuschalten. Das sich in einem niedrigen Zustand befindende Zwischenspeicher/Weiterleitungs- Signal L/P wird verzögert und invertiert, um den Transistor 110 einzuschalten. Da jedoch der Transistor 116 aus ist, gibt es keinen Weg zwischen der Leistungsversorgungsquelle, die die Versorgungsspannung VCC liefert, und einer zweiten Leistungsversorgung, die eine Versorgungsspannung VSS (z. B. Masse) liefert. Daher weist eine Leitung 138 eine hohe Spannung auf, da dieselbe in einen hohen Zustand durch den eingeschalteten Transistor 114 gezogen wird. Die hohe Spannung in der Leitung 138 wird an die Gateelektroden der Transistoren 126 und 128 angelegt.
• Der Transistor 126 wird ausgeschaltet und der Transistor 128 wird eingeschaltet, um eine Leitung 140 zu einer niedrigen (VSS) Spannung zu ziehen. Das Pseudoadreßbit K wird daher in einem niedrigen Zustand geliefert.
• Das Zwischenspeicher/Weiterleitungs-Signal L/P funktioniert vorzugsweise als sowohl das Adreßübertragungssignal ADDXFER als auch das Adreßpufferaktivierungssignal ABE (das in Fig. 4 gezeigt ist).
• Die Schaltung von Fig. 6 kann für ein Mehrbitadreßsignal kopiert werden. Oder dieselbe kann einen oder mehrere Adreßpuffer in einer herkömmlichen Zeilenadreßschaltung ersetzen.
• Ein drittes Ausführungsbeispiel der vorliegenden Erfindung wird unter Bezugnahme auf die Fig. 7 erklärt. Wie es sichtbar ist, ist Fig. 7 eine Modifikation des Ausführungsbeispiels von Fig. 4. Die Modifikation umfaßt das Entkoppeln der Gateelektroden der Auswahltransistoren 44c und 44d und der Hinaufziehtransistoren 46c und 46d von der Leistungsversorgung, die die Leistungsversorgungsspannung VCC liefert. Die Gateelektroden der Auswahltransistoren 44c und 44d und der Hinaufziehtransistoren 46c und 46d sind mit einer Leitung 149 gekoppelt, um ein Signal FASTRFR\zu empfangen. Die Leitung 184 liefert ein Signal LOWPWR zu den Gateelektroden der Auswahltransistoren 44a und 44b und der Hinaufziehtransistoren 46a und 46b.
• Das Ausführungsbeispiel von Fig. 7 ermöglicht drei Betriebsmodi. In dem Normalneuauffrischmodus befindet sich das Signal LOWPWR vorzugsweise in einem niedrigen Zustand, um den A2-Puffer zu deaktivieren, indem der Durchgang der Zählwert bits C2 und C2\zu der Adreßdecodiererschaltung 20 blockiert wird. Die Hinaufziehtransistoren 46a werden eingeschaltet, um die hohen Spannungen in den Leitungen 42a und 42b zuzuführen. Das Signal FASTRFR\wird sich in einem hohen Zustand befinden, um es dem A1-Puffer zu ermöglichen, die Adreßbits A1 und A1\zu der Adreßdecodiererschaltung 20 weiterzuleiten. Wie es aus dem Ausführungsbeispiel von Fig. 7 bestimmt werden kann, werden in dem Normalmodus zwei der Wortleitungssignale WL0-7 aktiv sein.
• In dem Niederleistungsmodus befindet sich das Signal LOWPWR vorzugsweise in einem hohen Zustand, um es zu ermöglichen, daß der A2-Puffer Zählwertbits C2 und C2\zu der Adreßdecodiererschaltung 20 weiterleitet. Das Signal FASTRFR\wird sich in einem hohen Zustand befinden, um es dem A1-Puffer zu ermöglichen, Adreßbits A1 und A1\zu der Adreßdecodiererschaltung 20 weiterzuleiten. Wie es aus dem Ausführungsbeispiel von Fig. 7 bestimmt werden kann, wird, wenn das Adreßsignal A0-A2 1,0,1 ist, das Aktivierungssignal WL5 in dem Niederleistungsmodus aktiv sein.
• In dem Schnellneuauffrischmodus befindet sich das Signal LOWPWR vorzugsweise in dem niedrigen Zustand, um den A2- Puffer zu deaktivieren, indem der Durchgang von Zählwertbits C2 und C2\zu der Adreßdecodiererschaltung 20 blockiert wird. Die Hinaufziehtransistoren 46a und 46b werden eingeschaltet, um hohe Spannungen in den Leitungen 42a und 42b zuzuführen. Das Signal FASTRFR\wird sich in dem niedrigen Zustand befinden, um den A1-Puffer zu adressieren, indem der Durchgang von Zählwertbits C1 und C1\zu der Adreßdecodiererschaltung 20 blockiert wird. Die Hinaufziehtransistoren 46c und 46d werden eingeschaltet, um hohe Spannungen in den Leitungen 42c und 42d zu liefern. Wie es aus dem Ausführungsbeispiel von Fig. 7 bestimmt werden kann, werden, wenn das Adreßsignal A0-A2 1,0,1 ist, die Aktivierungssignale WL1, WL3, WL5 und WL7 in dem Schnellneuauffrischmodus aktiv sein.
• Es ist offensichtlich, daß sich in dem Normalneuauffrischmodus entweder das Signal FASTRFR\oder LOWPWR in dem hohen Zustand befindet, während sich das andere Signal in dem niedrigen Zustand befindet. Es werden entweder die Adreßbits A1, A1\oder A2, A2\blockiert sein, während die anderen Adreßbits weitergeleitet werden.
• Bezugnehmend auf Fig. 11 werden die Signale LOWPWR und FASTRFR\durch eine Schaltung erzeugt, die in Fig. 12 gezeigt ist, die vorzugsweise auf den Neuauffrischmodus der Speichervorrichtung anspricht. Die Schaltung kann ferner auf Signale ansprechen, die auf dem Chip durch den Benutzer erzeugt werden oder fest verdrahtet sind, und die steuern, ob die Vorrichtung sich in einem Niederleistungs-, Normal- oder Schnell-Neuauffrischmodus befindet.
• Es wird zuerst auf Fig. 11 Bezug genommen, um die Erzeugung der Signale FASTRFR\und LOWPWR zu erklären. Die Source- Drain-Wege der Transistoren 220, 222 und 224 sind zwischen einer Leistungsversorgung, die eine Spannung VCCINT liefert, und einer weiteren Leistungsversorgung, die beispielsweise VSS (z. B. Masse) liefert, seriell gekoppelt. Eine Gateelektrode des Transistors 220 ist gekoppelt, um ein gepuffertes Zeilenadreßhinweis-("RAS"-)Anschlußflächensignal RASBP zu empfangen. Die Gateelektroden der Transistoren 222 und 224 sind gekoppelt, um ein gepuffertes Spaltenadreßhinweis("CAS"-)Anschlußflächensignal CASBP zu empfangen. Die kreuzgekoppelten Invertierer 226 und 228 weisen einen Anschluß auf, der mit einem Knoten 230 gekoppelt ist. Der Knoten 230 liefert ein Neuauffrischsignal RFR.
• Die Schaltung von Fig. 11 erzeugt das Neuauffrischsignal RFR, wenn sich das Signal CASBP in einem niedrigen Zustand und das Signal RASBP in einem hohen Zustand befindet. Der Invertierer 221 invertiert das Signal RASBP, um ein niedriges Signal zu dem Transistor 220 zuzuführen. Die Transistoren 220 und 222 werden eingeschaltet, um die Spannung VCC zu dem Knoten 230 zu liefern. Der Transistor 224 wird ausge schaltet, um den Knoten 230 von Masse zu entkoppeln. Das Neuauffrischsignal RFR wird von dem Knoten 230 in einem hohen Zustand geliefert.
• Fig. 12 stellt eine Schaltung zum Erzeugen von Signalen LOWPWR und FASTRFR\dar. Die Invertierer 240 und 242 sind seriell gekoppelt. Der Invertierer 240 ist gekoppelt, um ein Selbstneuauffrischmodussignal SRM zu empfangen. Das Selbstneuauffrischmodussignal SRM wird (in einem hohen Zustand aktiv) durch eine Schaltung (nicht gezeigt) ansprechend auf ein CAS vor einem RAS erzeugt, die dann vorzugsweise in einem niedrigen Zustand für 100 Mikrosekunden gehalten werden. Ein Ausgangsanschluß des Invertierers 242 liefert das Signal LOWPWR.
• Ein logisches Gatter 244, vorzugsweise ein NAND-Gatter, ist mit einem Ausgangsanschluß des Invertierers 240 gekoppelt. Das NAND-Gatter 244 ist ferner gekoppelt, um das Neuauffrischsignal RFR von der Schaltung von Fig. 11 zu empfangen. Ein Ausgangsanschluß des NAND-Gatters 244 liefert das Signal FASTRFR\.
• Die Tabelle 2 zeigt die entsprechenden Eingangssignale und Ausgangssignale der Schaltung von Fig. 12. Tabelle 2
• Die Neuauffrischzähler 150, die in Fig. 7 gezeigt sind, sind gekoppelt, um das Neuauffrischsignal RFR von der Schaltung von Fig. 11 zu empfangen. Die Neuauffrischzähler 150 sind ferner gekoppelt, um die Inkrementsignale INCX zu empfangen, wobei X der Anzahl der Adreßpuffer gleicht, die das Zählwertbitsignal empfangen. Die Signale INCX werden durch eine Schaltung, wie in Fig. 13 gezeigt, geliefert. Wie in Fig. 13 gezeigt, werden Signale INC0, INC1 und INC2 geliefert. Das Signal INC0 wird vorzugsweise mit der Spannung VCC geliefert. Das Signal INC1 wird vorzugsweise von dem Ausgang des Adreßpuffers für A0 geliefert. Das Signal INC2 wird von einem Ausgangsanschluß eines logischen Gatters 250, vorzugsweise einem AND-Gatter, geliefert. Das logische Gatter 250 ist gekoppelt, um die Adreßbits A0 und A1 zu empfangen. Das Adreßbit A1 wird von dem Ausgang des Adreßpuffers für A1 geliefert.
• Fig. 14 zeigt ein bevorzugtes detailliertes Schema der Neuauffrischzähler 150, die in Fig. 7 gezeigt sind. Ein logisches Gatter 260, vorzugsweise ein NOR-Gatter, ist gekoppelt, um Signale RASBP, ein Taktsignal φc durch den Invertierer 263 und ein Ausgangssignal eines Invertierers 262 zu empfangen. Der Invertierer 262 ist gekoppelt, um das Signal RFR von der Schaltung von Fig. 11 zu empfangen. Das Taktsignal 4c startet in einem niedrigen Zustand und geht dann in einen hohen Zustand, nachdem eine Zeilenadresse zwischengespeichert ist. Ein logisches Gatter 264 ist gekoppelt, um ein Ausgangssignal des Invertierers 262, das Taktsignal φc, durch den Invertierer 263, und ein Ausgangssignal des Invertierers 266 zu empfangen. Der Invertierer 266 ist gekoppelt, um ein Inkrementsignal INCX zu empfangen, wobei X dem Adreßbitpuffer entspricht, mit dem die Schaltung von Fig. 14 gekoppelt ist. Mit anderen Worten gleicht die Anzahl der Schaltungen von Fig. 14 der Anzahl von Adreßpuffern.
• Ein Ausgangssignal des logischen Gatters 260 ist mit den Gateelektroden der Transistoren 268 und 270 gekoppelt. Ein Source-Drain-Weg des Transistors 268 ist zwischen einen Kno ten 272 und einen Anschluß gekoppelt, der ein Zählwertbitsignal CX liefert. Ein Source-Drain-Weg des Transistors 270 ist zwischen einen Knoten 274 und einen Anschluß gekoppelt, der ein komplementäres Zählwertbitsignal CX liefert. Zwischen die Knoten 272 und 274 sind kreuzgekoppelte Invertierer 276 und 278 gekoppelt.
• Die Source-Drain-Wege der Transistoren 280 und 282 sind zwischen den Knoten 272 und vorzugsweise Masse seriell gekoppelt. Eine Gateelektrode des Transistors 280 ist gekoppelt, um ein gepuffertes Adreßbit BAX zu empfangen. BAX ist das Ausgangssignal des Puffers für das AX-Adreßbit. Eine Gateelektrode des Transistors 282 ist mit einem Ausgang des NOR-Gatters 264 gekoppelt.
• Die Source-Drain-Wege der Transistoren 284 und 286 sind zwischen den Knoten 274 und vorzugsweise Masse seriell gekoppelt. Eine Gateelektrode des Transistors 284 ist gekoppelt, um ein gepuffertes komplementäres Adreßbit BAX\zu empfangen. BAX\ ist das Ausgangssignal des Adreßpuffers für das AX-Adreßbit. Eine Gateelektrode des Transistors 286 ist mit einem Ausgang des NOR-Gatters 264 gekoppelt.
• Die Signale RASBP und RFR aktivieren die Schaltung von Fig. 14, um Zählwertbits CX und CX\auszugeben, und um inkrementiert zu werden, wenn notwendig. Wenn der Benutzer oder das System einen Neuauffrischmodus betritt, befinden sich die Signale RASBP und RFR in einem niedrigen bzw. hohen Zustand. Das Signal φc startet in einem niedrigen Zustand, um die Signale CX und CX\in ihren entsprechenden Adreßpuffern zwischenzuspeichern. Das Zwischenspeichern wird durchgeführt, wenn das logische Gatter 260 gänzlich niedrige Eingangssignale empfängt. Das logische Gatter 260 gibt dann ein hohes Signal aus. Dieses hohe Signal wird zu den Gateelektroden der Transistoren 268 und 270 zugeführt, um dieselben einzuschalten. Diese eingeschalteten Transistoren führen zu den entsprechenden Adreßpuffern Spannungen an den Knoten 272 und 274 zu. Beispielsweise wird dann, wenn der Spannungswert an dem Knoten 272 hoch ist, eine der nicht komplementären Leitungen 18a, 18c oder 18e in Fig. 7 auf eine hohe Spannung eingestellt. Da der Knoten 274 einen Spannungswert aufweist, der das Komplement der Spannung des Knotens 272 ist, wird eine der komplementären Leitungen 18b, 18d oder 18f auf eine niedrige Spannung durch den eingeschalteten Transistor 274 eingestellt. Dieses Einstellen der Leitungen 18 tritt bei jedem Neuauffrischzyklus auf.
• Wenn das Signal φc (Fig. 14) in einen hohen Zustand übergeht, gibt das logische Gatter 260 ein niedriges Signal aus, das die Transistoren 268 und 270 ausschaltet, wodurch die Knoten 272 und 274 von ihren entsprechenden Leitungen 18, die mit CX und CX gekoppelt sind, entkoppelt werden. Das hohe Signal φc ermöglicht ferner, daß das logische Gatter 264 auf ein Signal INCX anspricht. Wenn sich das Signal INCX in einem hohen Zustand befindet, und sich das System in dem Neuauffrischmodus befindet, und das Signal @c in einem hohen Zustand ist, dann wird ein Ausgangssignal des logischen Gatters 264 in einem hohen Zustand sein. Die Transistoren 282 und 286 werden eingeschaltet sein. Da die Signale BAX und BAX\Komplemente voneinander sind, wird einer der Transistoren 280 und 284 eingeschaltet. Dann wird entweder der Knoten 272 oder der Knoten 274 durch die eingeschalteten Transistoren 280 und 282 gekoppelt bzw. durch die eingeschalteten Transistoren 284 und 286 mit Masse gekoppelt, um das entsprechende Adreßbit AX oder AX\ desselben zu komplementieren.
• Wenn sich das Signal INCX in einem niedrigen Zustand befindet, dann ist das Ausgangssignal des logischen Gatters 264 in einem niedrigen Zustand. Weder der Transistor 282 noch der Transistor 286 ist eingeschaltet. Die Knoten 272 und 274 sind nicht mit Masse gekoppelt, und das Adreßbit AX wird nicht komplementiert. Die oben erklärten Schritte der Zählerschaltung von Fig. 14 werden jedesmal wiederholt, wenn das Speicherarray neu aufgefrischt werden soll.
• Jede Einsetzung einer Schaltung zum Auswählen eines variablen Bits, wie z. B. das Ausführungsbeispiel von Fig. 6, für einen Adreßpuffer wird entweder das Schnellauffrischen um einen Faktor von 2 erhöhen oder das Niederleistungsneuauffrischen um einen Faktor von 2 verringern.
• Um die vorhergehenden Beschreibungen zu vereinfachen, wird, wenn eine Vorrichtung, bei der die vorliegende Erfindung für einen Adreßpuffer eingesetzt ist, konfiguriert ist, um sich in einem Niederleistungsmodus zu befinden, der Adreßpuffer aktiviert, d. h. dem Adreßbit und dem Komplement desselben wird es ermöglicht, daß dieselben von der Pufferlatchschaltung 12 (in Fig. 3) zu der Adreßdecodiererschaltung 20 (in Fig. 3) weitergeleitet werden. Dies ermöglicht es, daß die Vorrichtung lediglich eine Hälfte der Adressen des Speichers neu auffrischt, um Energie zu sparen.
• Wenn eine Vorrichtung, bei der die vorliegende Erfindung für einen Adreßpuffer eingesetzt ist, konfiguriert ist, um sich in einem Schnellneuauffrischmodus zu befinden, wird der Adreßpuffer deaktiviert, d. h. dem Adreßbit und dem Komplement desselben wird es nicht ermöglicht, von der Pufferlatchschaltung 12 (in Fig. 3) zu der Adreßdecodiererschaltung 20 (in Fig. 3) weitergeleitet zu werden. Statt dessen liefert die Schaltung zum Auswählen eines variablen Bits sowohl das Adreßbit als auch das Komplement desselben in einem hohen Zustand. Dies ermöglicht es, daß die Vorrichtung doppelt so schnell wie bei dem Normalmodus neu auffrischt.
• Die Ausführungsbeispiele der Fig. 4 und 7 stellen die vorliegende Erfindung für eine Drei-Bit-Adresse dar, dieselben können jedoch für eine Adresse mit mehr Bits verwendet werden.
• Da die Schaltungssteuerung zum Auswählen einer variablen Adresse und die Auswahltransistor/Hinaufziehtransistor-Konfiguration (Blockierungs/Weiterleitungs-Elemente) weniger logische Gatter und Transistoren erfordern, ist die vorlie gende Erfindung unter Verwendung eines minimalen Chipbereichs implementiert.
• Es ist offensichtlich, daß es die vorliegende Erfindung ermöglicht, daß mindestens ein Eingangsadreßbit und das Komplement desselben blockiert werden, ungeachtet, der Vorrichtungsimplementation, die dieselben eingibt. Beispielsweise kann ein innerer Neuauffrischzähler die Neuauffrischzeilenadreßbits direkt zu den Invertierern 30 von Fig. 4 liefern. Dieser Zähler spricht beispielsweise auf ein Neuauffrischsignal RE an. Das Adreßübertragungssignal ADDXFER ist deaktiviert. Die vorliegende Erfindung liefert zu der Adreßdecodiererschaltung, anstelle der blockierten Adreßbits, Bitwerte, die aktiv sind. Folglich empfängt der Decodierer, der normalerweise ein Adreßbit und das Komplement desselben empfängt, beide Bits aktiv.
• Die Schaltungsanordnung, die die Adreßbits blockiert oder weiterleitet, kann anders als die Auswahltransistor/Hinaufziehtransistor-Konfiguration (Blockierungs/weiterleitungs- Elemente) konfiguriert sein.

Claims (10)

1. Eine Schaltung zum Auswählen einer variablen Zeile für eine integrierte Schaltung, die einen Adressdecodierer (20) zum Ermöglichen eines Zugriffs auf Speicherdaten, der angepaßt ist, um lediglich eines der Ausgangssignale desselben ansprechend auf das Empfangen von lediglich komplementären Paaren von Adressbits zu aktivieren, und um mindestens zwei der Ausgangssignale desselben ansprechend auf das Empfangen von mindestens einem Paar von nicht komplementären Adressbits zu aktivieren, und eine Schaltung zum Auswählen eines variablen Bits (40) aufweist, die Eingänge aufweist, die gekoppelt sind, um eine Mehrzahl von komplementären Paaren von Adressbits (A0-A2) und ein Steuersignal (LP/FR, LOWPWR, FASTRFE\) zu empfangen, und die einen Ausgang (22a-22f) aufweist, der mit einem Eingang des Adressdecodierers (20) gekoppelt ist, dadurch gekennzeichnet, daß die Schaltung zum Auswählen eines variablen Bits (40) angepaßt ist, um einen ausgewählten Teilsatz der Adressbits (A0-A2) abhängig von dem Steuersignal (LP/FR, LOWPWR, FASTRFR\) zu blockieren oder weiterzuleiten, wobei ansprechend auf das Steuersignal die Schaltung zum Auswählen eines variablen Bits (40) mindestens ein ausgewähltes der komplementären Paare von Adressbits blockiert und durch ein Paar von nicht komplementären aktiven Bits ersetzt, während dieselbe die verbleibenden Paare von Adressbits in komplementärer Form weiterleitet.

2. Die Schaltung gemäß Anspruch 1, die ferner durch ein Adresslatch (12) gekennzeichnet ist, das gekoppelt ist, um die Adressbits (A0-A2) zu empfangen und zwischenzuspeichern, und um die Adressbits (A0-A2) zu der Schaltung zum Auswählen eines variablen Bits (40) zu liefern.

3. Die Schaltung gemäß einem beliebigen, vorhergehenden Anspruch, die ferner durch eine Ausgangsaktivierungsschaltung (16) gekennzeichnet ist, die gekoppelt ist, um das Ausgangssignal der Schaltung zum Auswählen eines variablen Bits (40) und ein Aktivierungssignal (ABE) zu empfangen, wobei die Ausgangsaktivierungsschaltung (16) das Ausgangssignal zu dem Adressdecodierer (20) ansprechend auf das Aktivierungssignal (ABE) weiterleitet.

4. Die Schaltung gemäß einem beliebigen, vorhergehenden Anspruch, bei der die integrierte Schaltung ein Speicherbauelement ist, und ferner eine Mehrzahl von Adresspuffern (11a-11c) aufweist, die gekoppelt sind, um eine Mehrzahl von Adressbits (A0-A2) zu empfangen.

5. Die Schaltung gemäß einem beliebigen, vorhergehenden Anspruch, bei der die Schaltung zum Auswählen eines variablen Bits (40) mindestens ein Blockierungs/Weiterleitungs-Element (44a, 44b, 46a, 46b) aufweist, das gekoppelt ist, um das mindestens eine Adressbit (A0-A2) und das Steuersignal (LP/FR, LOWPWR, FASTRFR\) zu empfangen, wobei das mindestens eine Blockierungs/Weiterleitungs-Element (44a, 44b, 46a, 46b) das mindestens eine der Adressbits (A0-A2) ansprechend auf das Steuersignal (LP/FR, LOWPWR, FASTRFR\) blockiert oder weiterleitet.

6. Die Schaltung gemäß einem beliebigen, vorhergehenden Anspruch, bei der die Schaltung zum Auswählen eines variablen Bits (40) das mindestens eine blockierte Adressbit (A0-A2) durch ein aktives Signal ersetzt.

7. Die Schaltung gemäß den Ansprüchen 5 und 6, bei der das mindestens eine Blockierungs/Weiterleitungs-Element (44a, 44b, 46a, 46b) einen Auswahltransistor (44a) und einen Hochziehtransistor (46a) aufweist, wobei jeder derselben eine jeweilige Steuerelektrode und einen jeweiligen Source-Drain-Weg aufweist, wobei die Steuerelektroden des Auswahl- und des Hochzieh-Transistors (44a, 46a) mit dem Steuersignal (LP/FR, LOWPWR, FASTRFR\) gekoppelt sind, und wobei der Source-Drain- Weg des Auswahltransistors (44a) gekoppelt ist, um das mindestens eine der Adressbits (A0-A2) zu empfangen, und mit einer Ausgangsleitung (22a) gekoppelt ist, wobei das mindestens eine der Adressbits (A0-A2) selektiv zu der Ausgangsleitung (22a) ansprechend auf einen ersten Zustand des Steuersignals (LP/FR, LOWPWR, FASTRFR\) zugeführt wird, wobei der Source-Drain-Weg des Hochziehtransistors (46a) mit einer Leistungsversorgung und mit der Ausgangsleitung (22a) gekoppelt ist, und selektiv die Leistungsversorgung mit der Ausgangsleitung (22a) ansprechend auf einen zweiten Zustand des Steuersignals (LP/FR, LOWPWR, FASTRFR\) koppelt.

8. Die Schaltung gemäß einem beliebigen, vorhergehenden Anspruch, die ferner durch eine Steuerung zum Auswählen eines variablen Bits (50) gekennzeichnet ist, die gekoppelt ist, um mindestens ein Signal (RE) zu empfangen, und die mit der Schaltung zum Auswählen eines variablen Bits (40) gekoppelt ist, wobei die Steuerung zum Auswählen eines variablen Bits (50) mindestens ein Aktivierungssignal (LP/FR, LOWPWR, FASTRFR\) zu der Schaltung zum Auswählen eines variablen Bits (40) ansprechend auf das mindestens eine Signal (RE) liefert.

9. Ein Verfahren zum Steuern des Ausgangs einer Adressschaltung, das folgende Schritte aufweist: Weiterleiten von allen komplementären Paaren von Adressbits (A0-A2), wenn ein Steuersignal (LP/FR, LOWPWR, FASTRFR\) einen ersten Zustand aufweist, und Aktivieren lediglich eines Ausgangssignals eines Adressdecodierers ansprechend auf das Empfangen lediglich von komplementären Paaren von Adressbits, gekennzeichnet durch folgende Schritte: Blockieren eines ausgewählten Teilsatzes der komplementären Paare von Adressbits, wenn das Steuersignal einen zweiten Zustand aufweist, Ersetzen eines blockierten Adressbits (A0-A2) durch ein Paar von nicht komplementären aktiven Bits, während die verbleibenden Paare von Adressbits in komplementärer Form weitergeleitet werden, und Aktivieren von mindestens zwei Ausgangssignalen des Adressdecodierers ansprechend auf das Empfangen von mindestens einem Paar von nicht komplementären Adressbits.

10. Das Verfahren gemäß Anspruch 9, das ferner folgende Schritte aufweist: Puffern und Zwischenspeichern der Adressbits vor den Schritten des Weiterleitens oder Blockierens, Decodieren der weitergeleiteten oder ersetzten Adressbits in eine Adresse und Zugreifen auf Speicherzellen, die der decodierten Adresse entsprechen.