TWI804308B - 基於寫入行為預測的寫入控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

基於寫入行為預測的寫入控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

一種基於寫入行為預測的寫入控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：監測主機系統在第一時間範圍內的第一資料寫入行為；根據第一資料寫入行為，預測主機系統在第二時間範圍內的第二資料寫入行為；獲得對應於第一資料寫入行為的第一量測參數與第一目標參數；根據第一量測參數、第一目標參數及第二資料寫入行為，決定寫入控制參數；以及根據所述寫入控制參數發送寫入指令序列，以指示可複寫式非揮發性記憶體模組在第二時間範圍內基於多個寫入模式執行資料寫入。

Description

基於寫入行為預測的寫入控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種基於寫入行為預測的寫入控制方法、記憶體儲存裝置及記憶體控制電路單元。
部分類型的記憶體儲存裝置支援多種寫入模式，例如單階記憶胞(Single Level Cell,SLC)模式搭配三階記憶胞(Triple Level Cell,TLC)模式。在一般情況下，記憶體儲存裝置可基於SLC模式將資料儲存至SLC區，以減少單個記憶胞的儲存容量並盡可能提高資料儲存速度。在SLC區被用盡後，記憶體儲存裝置可改為基於TLC模式以較慢的速度來儲存資料，但可提高單個記憶胞的儲存容量。藉此，記憶體儲存裝置可在不同的情境下採用不同 的寫入模式來儲存資料，以在資料儲存速度與記憶體容量之間取得平衡。然而，實務上，TLC模式往往會伴隨垃圾回收(garbage collection,GC)程序同步執行，從而導致記憶體儲存裝置在TLC模式中的資料儲存速度更為下降。此外，寫入模式之間的頻繁切換也容易導致記憶體儲存裝置的資料儲存速度難以維持穩定。
有鑑於此，本發明提供一種基於寫入行為預測的寫入控制方法、記憶體儲存裝置及記憶體控制電路單元，可提高記憶體儲存裝置的資料寫入速度的穩定性。
本發明的範例實施例提供一種基於寫入行為預測的寫入控制方法，其用於可複寫式非揮發性記憶體模組，所述寫入控制方法包括：監測主機系統在第一時間範圍內的第一資料寫入行為；根據所述第一資料寫入行為，預測所述主機系統在第二時間範圍內的第二資料寫入行為，其中所述第二時間範圍不同於所述第一時間範圍；獲得對應於所述第一資料寫入行為的第一量測參數與第一目標參數；根據所述第一量測參數、所述第一目標參數及所述第二資料寫入行為，決定寫入控制參數；以及根據所述寫入控制參數發送寫入指令序列，以指示所述可複寫式非揮發性記憶體模組在所述第二時間範圍內基於多個寫入模式執行資料寫入，其中所述多個寫入模式所各別對應的寫入資料量受所述寫入控制參數控制。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以：監測所述主機系統在第一時間範圍內的第一資料寫入行為；根據所述第一資料寫入行為，預測所述主機系統在第二時間範圍內的第二資料寫入行為，其中所述第二時間範圍不同於所述第一時間範圍；獲得對應於所述第一資料寫入行為的第一量測參數與第一目標參數；根據所述第一量測參數、所述第一目標參數及所述第二資料寫入行為，決定寫入控制參數；以及根據所述寫入控制參數發送寫入指令序列，以指示所述可複寫式非揮發性記憶體模組在所述第二時間範圍內基於多個寫入模式執行資料寫入，其中所述多個寫入模式所各別對應的寫入資料量受所述寫入控制參數控制。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以：監測所述主機系統在第一時間範圍內的第一資料寫入行為；根據所述第一資料寫入行為，預測所述主機系統在第二時間範圍內的第二資料寫入行 為，其中所述第二時間範圍不同於所述第一時間範圍；獲得對應於所述第一資料寫入行為的第一量測參數與第一目標參數；根據所述第一量測參數、所述第一目標參數及所述第二資料寫入行為，決定寫入控制參數；以及根據所述寫入控制參數發送寫入指令序列，以指示所述可複寫式非揮發性記憶體模組在所述第二時間範圍內基於多個寫入模式執行資料寫入，其中所述多個寫入模式所各別對應的寫入資料量受所述寫入控制參數控制。
基於上述，在監測主機系統在第一時間範圍內的第一資料寫入行為後，所述主機系統在第二時間範圍內的第二資料寫入行為可根據第一資料寫入行為而被預測。此外，在獲得對應於第一資料寫入行為的第一量測參數與第一目標參數後，根據第一量測參數、第一目標參數及第二資料寫入行為，寫入控制參數可被決定且寫入指令序列可根據所述寫入控制參數而被發送，以指示可複寫式非揮發性記憶體模組在第二時間範圍內基於多個寫入模式執行資料寫入。特別是，所述多個寫入模式所各別對應的寫入資料量受所述寫入控制參數控制。藉此，可提高記憶體儲存裝置的資料寫入速度的穩定性。
10,30:記憶體儲存裝置
11,31:主機系統
110:系統匯流排
111:處理器
112:隨機存取記憶體
113:唯讀記憶體
114:資料傳輸介面
12:輸入/輸出(I/O)裝置
20:主機板
201:隨身碟
202:記憶卡
203:固態硬碟
204:無線記憶體儲存裝置
205:全球定位系統模組
206:網路介面卡
207:無線傳輸裝置
208:鍵盤
209:螢幕
210:喇叭
32:SD卡
33:CF卡
34:嵌入式儲存裝置
341:嵌入式多媒體卡
342:嵌入式多晶片封裝儲存裝置
41:連接介面單元
42:記憶體控制電路單元
43:可複寫式非揮發性記憶體模組
51:記憶體管理電路
52:主機介面
53:記憶體介面
54:錯誤檢查與校正電路
55:緩衝記憶體
56:電源管理電路
601:儲存區
602:閒置區
610(0)~610(B):實體單元
612(0)~612(C):邏輯單元
T(0),T(1),T(2):時間點
△T(1),△T(2):時間範圍
S801:步驟(監測主機系統在第一時間範圍內的第一資料寫入行為)
S802:步驟(根據第一資料寫入行為，預測主機系統在第二時間範圍內的第二資料寫入行為)
S803:步驟(獲得對應於第一資料寫入行為的第一量測參數與第一目標參數)
S804:步驟(根據第一量測參數、第一目標參數及第二資料寫入行為，決定寫入控制參數)
S805:步驟(根據所述寫入控制參數發送寫入指令序列，以指 示可複寫式非揮發性記憶體模組在第二時間範圍內基於多個寫入模式執行資料寫入，其中所述多個寫入模式所各別對應的寫入資料量受所述寫入控制參數控制)
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。
圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。
圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
圖7是根據本發明的範例實施例所繪示的第一時間範圍與第二時間範圍及相應的第一資料寫入行為與第二資料寫入行為的示意圖。
圖8是根據本發明的範例實施例所繪示的基於寫入行為預測的寫入控制方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory,RAM)112、唯讀記憶體(read only memory,ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive,SSD)203或無線記 憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication,NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System,GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital,SD)卡32、小型快閃(Compact Flash,CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card,eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。
連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment,SATA)標準、並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、通用序列匯流排(Universal Serial Bus,USB)標準、SD介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42 之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括SLC NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、TLC NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell,QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming) 記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit,LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit,MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管 理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52及記憶體介面53。
記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。
在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域 (例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中 讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。
主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性 記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元42還包括錯誤檢查與校正電路54、緩衝記憶體55及電源管理電路56。
錯誤檢查與校正電路(亦稱為解碼電路)54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11中接收到寫入指令時，錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯 誤檢查與校正操作。
緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。
圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。
在一範例實施例中，一個實體單元是指一個實體位址或一個實體程式化單元。在一範例實施例中，一個實體單元亦可以是由多個連續或不連續的實體位址組成。在一範例實施例中，一個實體單元亦可以是指一個虛擬區塊(VB)。一個虛擬區塊可包括多個實體位址或多個實體程式化單元。
儲存區601中的實體單元610(0)~610(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料， 則此實體單元可被關聯(或加入)至閒置區602。此外，閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中，閒置區602亦稱為閒置池(free pool)。
記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address,LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。
須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。
記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路51可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43。
可複寫式非揮發性記憶體模組43可基於多個寫入模式 (亦稱為程式化模式)來程式化記憶胞以儲存資料。在以下範例實施例中，是以所述多個寫入模式包括第一寫入模式與第二寫入模式作為範例，但本發明不限於此。在其他範例實施例中，可複寫式非揮發性記憶體模組43還可基於更多寫入模式(例如第三寫入模式)來儲存資料，本發明不加以限制。
在一範例實施例中，可複寫式非揮發性記憶體模組43中基於第一寫入模式所程式化的一個記憶胞可用以儲存p個位元。可複寫式非揮發性記憶體模組43中基於第二寫入模式所程式化的一個記憶胞可用以儲存q個位元。p與q皆為正整數，且p不同於q。
在一範例實施例中，第一寫入模式可包括SLC模式或虛擬(pseudo)SLC模式，且第二寫入模式可包括TLC模式。因此，p可為1，且q可為3，但本發明不限於此。在一範例實施例中，第一寫入模式與第二寫入模式可分別包括其他程式化模式，且p及/或q可為其他正整數，只要滿足p小於q(或p不同於q)即可。
記憶體管理電路51可監測主機系統11在一個時間範圍(亦稱為第一時間範圍)內的資料寫入行為(亦稱為第一資料寫入行為)。例如，第一資料寫入行為可用以在第一時間範圍內將來自主機系統11的資料(亦稱為第一資料)寫入至可複寫式非揮發性記憶體模組43中。
根據第一資料寫入行為，記憶體管理電路51可預測主機系統11在另一時間範圍(亦稱為第二時間範圍)內的資料寫入行為 (亦稱為第二資料寫入行為)。例如，第二資料寫入行為可用以在第二時間範圍內將來自主機系統11的資料(亦稱為第二資料)寫入至可複寫式非揮發性記憶體模組43中。第二時間範圍可不同於第一時間範圍。例如，第二時間範圍可接續在第一時間範圍之後。
另一方面，記憶體管理電路51可獲得對應於第一資料寫入行為的量測參數(亦稱為第一量測參數)與目標參數(亦稱為第一目標參數)。第一量測參數可透過即時監測第一資料寫入行為而獲得。例如，第一量測參數可反映所測得的第一資料的實際寫入速度。
在一範例實施例中，記憶體管理電路51可根據第一資料寫入行為的類型(例如為循序(sequential)寫入及/或隨機(random)寫入)及所採用的寫入模式(例如為第一寫入模式及/或第二寫入模式)而獲得第一資料寫入行為所對應的目標參數(即第一目標參數)。例如，第一目標參數可反映第一資料寫入行為所對應的預設寫入速度(亦稱為目標寫入速度)。
在一範例實施例中，一個管理表格可預先儲存於可複寫式非揮發性記憶體模組43中(例如儲存於可複寫式非揮發性記憶體模組43中的系統區)。所述管理表格可記載不同的資料寫入行為所分別對應的目標參數。因此，根據第一資料寫入行為，記憶體管理電路51可從此管理表格中取得相應的目標參數作為第一目標參數。例如，假設第一資料寫入行為的類型為循序寫入且第一資料寫入行為所採用的寫入模式為第一寫入模式(例如SLC模 式)，則記憶體管理電路51可根據此資訊查詢所述管理表格以獲得所述第一目標參數。在一範例實施例中，記憶體管理電路51還可根據所述第一量測參數來更新(例如調整)管理表格中的資訊(例如對應於第一資料寫入行為的第一目標參數)，以持續優化所述管理表格。
記憶體管理電路51可根據第一量測參數、第一目標參數及第二資料寫入行為，決定至少一寫入控制參數。然後，記憶體管理電路51可根據所述寫入控制參數發送至少一寫入指令序列至可複寫式非揮發性記憶體模組43，以指示可複寫式非揮發性記憶體模組43在第二時間範圍內基於多個寫入模式執行資料寫入。特別是，所述多個寫入模式所各別對應的寫入資料量可受所述寫入控制參數控制。
圖7是根據本發明的範例實施例所繪示的第一時間範圍與第二時間範圍及相應的第一資料寫入行為與第二資料寫入行為的示意圖。請參照圖7，假設第一時間範圍介於時間點T(0)~T(1)之間，且第二時間範圍介於時間點T(1)~T(2)之間。第二時間範圍在時間軸(即圖7的橫軸)上排序在第一時間範圍之後，且第一時間範圍與第二時間範圍不彼此重疊。第一時間範圍所涵蓋的時間長度△T(1)可相同或不同於第二時間範圍所涵蓋的時間長度△T(2)。此外，在一範例實施例中，第一時間範圍與第二時間範圍之間也可具有些許時間間隔，本發明不加以限制。
在一範例實施例中，記憶體管理電路51可根據主機系統 11在第一時間範圍內的第一資料寫入行為，預測主機系統11在第二時間範圍內的寫入資料量(即第二資料的資料量)。例如，記憶體管理電路51可根據第一資料寫入行為所對應的寫入資料量(即第一資料的資料量)及第一時間範圍所涵蓋的時間長度△T(1)，獲得主機系統11在第一時間範圍內的實際寫入速度(即第一資料的實際寫入速度)。然後，記憶體管理電路51可根據此實際寫入速度及第二時間範圍所涵蓋的時間長度△T(2)來預測主機系統11在第二時間範圍內的寫入資料量。例如，記憶體管理電路51可根據以下方程式(1.1)與(1.2)來預測主機系統11在第二時間範圍內的寫入資料量。
V(1)=S(1)/△T(1) (1.1)
S(2)=V(1)×△T(2) (1.2)
在方程式(1.1)與(1.2)中，V(1)表示主機系統11在第一時間範圍內的實際寫入速度，S(1)表示第一資料的資料量，且S(2)表示第二資料的資料量。
在預測出主機系統11在第二時間範圍內的寫入資料量(即第二資料的資料量)後，記憶體管理電路51可透過所述寫入控制參數控制可複寫式非揮發性記憶體模組43在第二時間範圍儲存所述第二資料，以嘗試使主機系統11在第二時間範圍內的資料寫入速度保持穩定及/或避免此資料寫入速度在第二時間範圍內變化過大。
在一範例實施例中，所述寫入控制參數可用以控制在第 二時間範圍中對應於第一寫入模式的寫入資料量(亦稱為第一寫入資料量)與對應於第二寫入模式的寫入資料量(亦稱為第二寫入資料量)。特別是，所述寫入控制參數可用以控制所述第一寫入資料量與所述第二寫入資料量的總和不小於(即大於或等於)所預測的主機系統11在第二時間範圍內的(總)寫入資料量。藉此，可確保第二資料可以順利在第二時間範圍內被完整儲存至可複寫式非揮發性記憶體模組43中。
在一範例實施例中，記憶體管理電路51可根據以下方程式(2.1)來決定所述寫入控制參數。
S(2)=V(M1)×△T(1)×x%+V(M2)×△T(1)×y% (2.1)
在方程式(2.1)中，V(M1)代表可複寫式非揮發性記憶體模組43基於第一寫入模式儲存資料的預設寫入速度，V(M2)代表可複寫式非揮發性記憶體模組43基於第二寫入模式儲存資料的預設寫入速度，且參數x、y表示所述寫入控制參數。根據方程式(2.1)，參數x可用以控制在第二資料中基於第一寫入模式儲存的部分資料的資料量，且參數y可用以控制在第二資料中基於第二寫入模式儲存的部分資料的資料量。
在一範例實施例中，記憶體管理電路51可透過動態設定或調整所述寫入控制參數(例如方程式(2.1)中的參數x、y)，來滿足所預測的主機系統11在第二時間範圍內的資料(即第二資料)儲存需求並使第二資料的寫入速度保持穩定。
在一範例實施例中，所述第一量測參數包括主機系統11 在第一時間範圍內的實際寫入速度，且所述第一目標參數包括主機系統11在第一時間範圍內的目標寫入速度。例如，主機系統11在第一時間範圍內的實際寫入速度可透過即時監測第一資料寫入行為而獲得。此外，主機系統11在第一時間範圍內的目標寫入速度可包括第一資料寫入行為所對應的預設寫入速度(即目標寫入速度)。
在一範例實施例中，記憶體管理電路51可根據所述實際寫入速度與所述目標寫入速度，決定所述寫入控制參數。透過動態設定或調整所述寫入控制參數，記憶體管理電路51可嘗試將所預測的主機系統11在第二時間範圍內的資料寫入速度控制為介於所述實際寫入速度與所述目標寫入速度之間。
在一範例實施例中，記憶體管理電路51可根據以下方程式(3.1)來決定所述寫入控制參數。
V(2)=V(M1)×x%+V(M2)×y% (3.1)
在方程式(3.1)中，V(2)表示主機系統11在第二時間範圍內的預估寫入速度。透過動態設定或調整方程式(3.1)中的參數x、y，記憶體管理電路51可嘗試將所預測的主機系統11在第二時間範圍內的資料寫入速度控制為介於所述實際寫入速度與所述目標寫入速度之間。
在一範例實施例中，記憶體管理電路51還可根據所述實際寫入速度決定一個容許速度(亦稱為波動容許速度)。所述波動容許速度與所述實際寫入速度之間的誤差小於預設比率。例如，所 述預設比率可表示為z%，且z的數值可根據實務需求調整。
在一範例實施例中，記憶體管理電路51可根據所述實際寫入速度與所述波動容許速度，決定所述寫入控制參數。透過動態設定或調整所述寫入控制參數，記憶體管理電路51可嘗試將所預測的主機系統11在第二時間範圍內的資料寫入速度控制為介於所述實際寫入速度與所述波動容許速度之間。藉此，同樣可達到使主機系統11在第二時間範圍內的資料寫入速度保持穩定的效果。
在一範例實施例中，在所述實際寫入速度大於所述目標寫入速度的情況下，記憶體管理電路51可動態設定或調整所述寫入控制參數，以將所預測的主機系統11在第二時間範圍內的資料寫入速度控制為介於所述實際寫入速度與一個參考臨界值(亦稱為第一參考臨界值)之間。例如，所述第一參考臨界值為所述目標寫入速度與所述波動容許速度中較大者。例如，記憶體管理電路51可比較所述目標寫入速度與所述波動容許速度。若所述目標寫入速度大於所述波動容許速度，記憶體管理電路51可將所述目標寫入速度設定為所述第一參考臨界值。或者，若所述目標寫入速度小於所述波動容許速度，記憶體管理電路51可將所述波動容許速度設定為所述第一參考臨界值。
在一範例實施例中，在所述實際寫入速度小於所述目標寫入速度的情況下，記憶體管理電路51可動態設定或調整所述寫入控制參數，以將所預測的主機系統11在第二時間範圍內的資料 寫入速度控制為介於所述實際寫入速度與另一個參考臨界值(亦稱為第二參考臨界值)之間。例如，所述第二參考臨界值為所述目標寫入速度與所述波動容許速度中較小者。例如，記憶體管理電路51可比較所述目標寫入速度與所述波動容許速度。若所述目標寫入速度大於所述波動容許速度，記憶體管理電路51可將所述波動容許速度設定為所述第二參考臨界值。或者，若所述目標寫入速度小於所述波動容許速度，記憶體管理電路51可將所述目標寫入速度設定為所述第二參考臨界值。
在一範例實施例中，在根據方程式(2.1)及/或(3.1)來決定所述寫入控制參數(例如參數x、y)的過程中，記憶體管理電路51會從多個(x,y)的解集合中選擇包含最大的參數y的解集合作為最佳解集合。藉此，在第二資料寫入操作中，記憶體管理電路51可盡可能放大基於第二寫入模式(例如TLC模式)來儲存的資料的資料量及/或減少基於第一寫入模式(例如SLC模式)來儲存的資料的資料量，從而降低可複寫式非揮發性記憶體模組43中基於第一寫入模式(例如SLC模式)進行程式化的實體單元的消耗速度。
須注意的是，在前述範例實施例中，皆是以第二資料寫入行為包含基於多種寫入模式進行資料儲存作為範例進行說明。然而，在另一範例實施例中，第二時間範圍中的第二資料寫入行為亦可以只基於第一寫入模式與第二寫入模式的其中之一來進行資料儲存，本發明不加以限制。例如，在一範例實施例中，若將方程式(2.1)及/或(3.1)中的參數y設定為零，即表示在第二時間範 圍內只透過第一寫入模式來儲存資料(即不啟用第二寫入模式)。或者，在一範例實施例中，若將方程式(2.1)及/或(3.1)中的參數x設定為零，即表示在第二時間範圍內只透過第二寫入模式來儲存資料(即不啟用第一寫入模式)。
在一範例實施例中，記憶體管理電路51可即時監控可複寫式非揮發性記憶體模組43中對應於第一寫入模式(例如SLC模式)的可用容量。記憶體管理電路51可根據所述可用容量決定是否在第二時間範圍內啟用第二寫入模式。例如，記憶體管理電路51可判斷可複寫式非揮發性記憶體模組43中對應於第一寫入模式(例如SLC模式)的可用容量是否小於預設值。若所述可用容量小於預設值，記憶體管理電路51可決定在第二時間範圍內啟用第二寫入模式(即將方程式(2.1)及/或(3.1)中的參數y設定為大於零的數值)。或者，若所述可用容量不小於預設值，則記憶體管理電路51可決定在第二時間範圍內不啟用第二寫入模式(即將方程式(2.1)及/或(3.1)中的參數y設定為零)。
在一範例實施例中，響應於所述可用容量小於預設值，記憶體管理電路51可在第二時間範圍內進一步執行垃圾回收(GC)程序。在所述GC程序中，有效資料可從來源單元(即儲存有有效資料的實體單元)中複製到目標單元，藉以增加對應於第一寫入模式的可用容量。
在一範例實施例中，記憶體管理電路51可根據所預測的主機系統11在第二時間範圍內的寫入資料量(即第二資料的資料 量)及可複寫式非揮發性記憶體模組43中對應於第一寫入模式(例如SLC模式)的可用容量，來決定是否在第二時間範圍內啟用第二寫入模式。例如，若所預測的主機系統11在第二時間範圍內的寫入資料量大於所述可用容量，記憶體管理電路51可決定在第二時間範圍內啟用第二寫入模式(即將方程式(2.1)及/或(3.1)中的參數y設定為大於零的數值)。或者，若所預測的主機系統11在第二時間範圍內的寫入資料量不大於所述可用容量，則記憶體管理電路51可決定在第二時間範圍內不啟用第二寫入模式(即將方程式(2.1)及/或(3.1)中的參數y設定為零)。此外，記憶體管理電路51還可以搭配其他管理規則來決定是否在第二時間範圍中啟用第二寫入模式，本發明不加以限制。
圖8是根據本發明的範例實施例所繪示的基於寫入行為預測的寫入控制方法的流程圖。請參照圖8，在步驟S801中，監測主機系統在第一時間範圍內的第一資料寫入行為。在步驟S802中，根據所述第一資料寫入行為，預測所述主機系統在第二時間範圍內的第二資料寫入行為，其中所述第二時間範圍不同於所述第一時間範圍。在步驟S803中，獲得對應於所述第一資料寫入行為的第一量測參數與第一目標參數。在步驟S804中，根據所述第一量測參數、所述第一目標參數及所述第二資料寫入行為，決定寫入控制參數。在步驟S805中，根據所述寫入控制參數發送寫入指令序列，以指示可複寫式非揮發性記憶體模組在所述第二時間範圍內基於多個寫入模式執行資料寫入，其中所述多個寫入模式 所各別對應的寫入資料量受所述寫入控制參數控制。
然而，圖8中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖8中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖8的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明所提出的範例實施例可根據主機系統在第一時間範圍內的第一資料寫入行為來預測主機系統在第二時間範圍內的第二資料寫入行為並根據預測結果決定寫入控制參數。特別是，所述寫入控制參數可用以控制第二時間範圍內多個寫入模式所各別對應的寫入資料量。藉此，可有效提高記憶體儲存裝置的資料寫入速度的穩定性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S801:步驟(監測主機系統在第一時間範圍內的第一資料寫入行為)
S802:步驟(根據第一資料寫入行為，預測主機系統在第二時間範圍內的第二資料寫入行為)
S803:步驟(獲得對應於第一資料寫入行為的第一量測參數與第一目標參數)
S804:步驟(根據第一量測參數、第一目標參數及第二資料寫入行為，決定寫入控制參數)
S805:步驟(根據所述寫入控制參數發送寫入指令序列，以指示可複寫式非揮發性記憶體模組在第二時間範圍內基於多個寫入模式執行資料寫入，其中所述多個寫入模式所各別對應的寫入資料量受所述寫入控制參數控制)

Claims (21)

  1. 一種基於寫入行為預測的寫入控制方法，用於可複寫式非揮發性記憶體模組，該寫入控制方法包括：監測主機系統在第一時間範圍內的第一資料寫入行為，其中該第一資料寫入行為用以在該第一時間範圍內將來自該主機系統的第一資料寫入至該可複寫式非揮發性記憶體模組；根據該第一資料寫入行為，預測該主機系統在第二時間範圍內的第二資料寫入行為，其中該第二資料寫入行為用以在該第二時間範圍內將來自該主機系統的第二資料寫入至該可複寫式非揮發性記憶體模組，且該第二時間範圍不同於該第一時間範圍；獲得對應於該第一資料寫入行為的第一量測參數與第一目標參數；根據該第一量測參數、該第一目標參數及該第二資料寫入行為，決定寫入控制參數；以及根據該寫入控制參數發送寫入指令序列，以指示該可複寫式非揮發性記憶體模組在該第二時間範圍內基於多個寫入模式執行資料寫入，其中該多個寫入模式所各別對應的寫入資料量受該寫入控制參數控制。
  2. 如請求項1所述的寫入控制方法，其中該多個寫入模式包括第一寫入模式與第二寫入模式，該可複寫式非揮發性記憶體模組中基於該第一寫入模式所程 式化的一個記憶胞用以儲存p個位元，該可複寫式非揮發性記憶體模組中基於該第二寫入模式所程式化的一個記憶胞用以儲存q個位元，p與q皆為正整數，且p不同於q。
  3. 如請求項1所述的寫入控制方法，其中根據該第一資料寫入行為，預測該主機系統在該第二時間範圍內的該第二資料寫入行為的步驟包括：根據該第一資料寫入行為，預測該主機系統在該第二時間範圍內的寫入資料量。
  4. 如請求項1所述的寫入控制方法，其中該多個寫入模式包括第一寫入模式與第二寫入模式，且預測該第二資料寫入行為包括預測該主機系統在該第二時間範圍內的寫入資料量，該寫入控制參數用以控制在該第二時間範圍中對應於該第一寫入模式的第一寫入資料量與對應於該第二寫入模式的第二寫入資料量，並且該第一寫入資料量與該第二寫入資料量的總和不小於所預測的該主機系統在該第二時間範圍內的該寫入資料量。
  5. 如請求項1所述的寫入控制方法，其中該第一量測參數包括該主機系統在該第一時間範圍內的實際寫入速度，該第一目標參數包括該主機系統在該第一時間範圍內的目標寫入速度，預測該主機系統在該第二時間範圍內的該第二資料寫入行為包括預測該主機系統在該第二時間範圍內的資料寫入速度，且根據該 第一量測參數、該第一目標參數及該第二資料寫入行為，決定該寫入控制參數的步驟包括：根據該實際寫入速度與該目標寫入速度，決定該寫入控制參數，以將所預測的該主機系統在該第二時間範圍內的該資料寫入速度控制為介於該實際寫入速度與該目標寫入速度之間。
  6. 如請求項5所述的寫入控制方法，其中根據該實際寫入速度與該目標寫入速度，決定該寫入控制參數的步驟更包括：根據該實際寫入速度決定波動容許速度，其中該波動容許速度與該實際寫入速度之間的誤差小於預設比率；以及根據該實際寫入速度與該波動容許速度，決定該寫入控制參數，以將所預測的該主機系統在該第二時間範圍內的資料寫入速度控制為介於該實際寫入速度與該波動容許速度之間。
  7. 如請求項1所述的寫入控制方法，其中該多個寫入模式包括第一寫入模式與第二寫入模式，且根據該第一資料寫入行為，預測該主機系統在該第二時間範圍內的該第二資料寫入行為的步驟包括：根據該可複寫式非揮發性記憶體模組中對應於該第一寫入模式的可用容量，決定是否在該第二時間範圍內啟用該第二寫入模式。
  8. 一種記憶體儲存裝置，包括：連接介面單元，用以耦接至主機系統；可複寫式非揮發性記憶體模組；以及 記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以：監測該主機系統在第一時間範圍內的第一資料寫入行為，其中該第一資料寫入行為用以在該第一時間範圍內將來自該主機系統的第一資料寫入至該可複寫式非揮發性記憶體模組；根據該第一資料寫入行為，預測該主機系統在第二時間範圍內的第二資料寫入行為，其中該第二資料寫入行為用以在該第二時間範圍內將來自該主機系統的第二資料寫入至該可複寫式非揮發性記憶體模組，且該第二時間範圍不同於該第一時間範圍；獲得對應於該第一資料寫入行為的第一量測參數與第一目標參數；根據該第一量測參數、該第一目標參數及該第二資料寫入行為，決定寫入控制參數；以及根據該寫入控制參數發送寫入指令序列，以指示該可複寫式非揮發性記憶體模組在該第二時間範圍內基於多個寫入模式執行資料寫入，其中該多個寫入模式所各別對應的寫入資料量受該寫入控制參數控制。
  9. 如請求項8所述的記憶體儲存裝置，其中該多個寫入模式包括第一寫入模式與第二寫入模式，該可複寫式非揮發性記憶體模組中基於該第一寫入模式所程 式化的一個記憶胞用以儲存p個位元，該可複寫式非揮發性記憶體模組中基於該第二寫入模式所程式化的一個記憶胞用以儲存q個位元，p與q皆為正整數，且p不同於q。
  10. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該第一資料寫入行為，預測該主機系統在該第二時間範圍內的該第二資料寫入行為的操作包括：根據該第一資料寫入行為，預測該主機系統在該第二時間範圍內的寫入資料量。
  11. 如請求項8所述的記憶體儲存裝置，其中該多個寫入模式包括第一寫入模式與第二寫入模式，且預測該第二資料寫入行為包括預測該主機系統在該第二時間範圍內的寫入資料量，該寫入控制參數用以控制在該第二時間範圍中對應於該第一寫入模式的第一寫入資料量與對應於該第二寫入模式的第二寫入資料量，並且該第一寫入資料量與該第二寫入資料量的總和不小於所預測的該主機系統在該第二時間範圍內的該寫入資料量。
  12. 如請求項8所述的記憶體儲存裝置，其中該第一量測參數包括該主機系統在該第一時間範圍內的實際寫入速度，該第一目標參數包括該主機系統在該第一時間範圍內的目標寫入速度，預測該主機系統在該第二時間範圍內的該第二資料寫入行 為包括預測該主機系統在該第二時間範圍內的資料寫入速度，且該記憶體控制電路單元根據該第一量測參數、該第一目標參數及該第二資料寫入行為，決定該寫入控制參數的操作包括：根據該實際寫入速度與該目標寫入速度，決定該寫入控制參數，以將所預測的該主機系統在該第二時間範圍內的該資料寫入速度控制為介於該實際寫入速度與該目標寫入速度之間。
  13. 如請求項12所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該實際寫入速度與該目標寫入速度，決定該寫入控制參數的操作更包括：根據該實際寫入速度決定波動容許速度，其中該波動容許速度與該實際寫入速度之間的誤差小於預設比率；以及根據該實際寫入速度與該波動容許速度，決定該寫入控制參數，以將所預測的該主機系統在該第二時間範圍內的資料寫入速度控制為介於該實際寫入速度與該波動容許速度之間。
  14. 如請求項8所述的記憶體儲存裝置，其中該多個寫入模式包括第一寫入模式與第二寫入模式，且該記憶體控制電路單元根據該第一資料寫入行為，預測該主機系統在該第二時間範圍內的該第二資料寫入行為的操作包括：根據該可複寫式非揮發性記憶體模組中對應於該第一寫入模式的可用容量，決定是否在該第二時間範圍內啟用該第二寫入模式。
  15. 一種記憶體控制電路單元，用以控制可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：主機介面，用以耦接至主機系統；記憶體介面，用以耦接至可複寫式非揮發性記憶體模組；以及記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以：監測該主機系統在第一時間範圍內的第一資料寫入行為，其中該第一資料寫入行為用以在該第一時間範圍內將來自該主機系統的第一資料寫入至該可複寫式非揮發性記憶體模組；根據該第一資料寫入行為，預測該主機系統在第二時間範圍內的第二資料寫入行為，其中該第二資料寫入行為用以在該第二時間範圍內將來自該主機系統的第二資料寫入至該可複寫式非揮發性記憶體模組，且該第二時間範圍不同於該第一時間範圍；獲得對應於該第一資料寫入行為的第一量測參數與第一目標參數；根據該第一量測參數、該第一目標參數及該第二資料寫入行為，決定寫入控制參數；以及根據該寫入控制參數發送寫入指令序列，以指示該可複寫式非揮發性記憶體模組在該第二時間範圍內基於多個寫入模式執行資料寫入，其中該多個寫入模式所各別對應的寫入資料量受該寫入控制 參數控制。
  16. 如請求項15所述的記憶體控制電路單元，其中該多個寫入模式包括第一寫入模式與第二寫入模式，該可複寫式非揮發性記憶體模組中基於該第一寫入模式所程式化的一個記憶胞用以儲存p個位元，該可複寫式非揮發性記憶體模組中基於該第二寫入模式所程式化的一個記憶胞用以儲存q個位元，p與q皆為正整數，且p不同於q。
  17. 如請求項15所述的記憶體控制電路單元，其中該記憶體管理電路根據該第一資料寫入行為，預測該主機系統在該第二時間範圍內的該第二資料寫入行為的操作包括：根據該第一資料寫入行為，預測該主機系統在該第二時間範圍內的寫入資料量。
  18. 如請求項15所述的記憶體控制電路單元，其中該多個寫入模式包括第一寫入模式與第二寫入模式，且預測該第二資料寫入行為包括預測該主機系統在該第二時間範圍內的寫入資料量，該寫入控制參數用以控制在該第二時間範圍中對應於該第一寫入模式的第一寫入資料量與對應於該第二寫入模式的第二寫入資料量，並且該第一寫入資料量與該第二寫入資料量的總和不小於所預測的該主機系統在該第二時間範圍內的該寫入資料量。
  19. 如請求項15所述的記憶體控制電路單元，其中該第一量測參數包括該主機系統在該第一時間範圍內的實際寫入速度，該第一目標參數包括該主機系統在該第一時間範圍內的目標寫入速度，預測該主機系統在該第二時間範圍內的該第二資料寫入行為包括預測該主機系統在該第二時間範圍內的資料寫入速度，且該記憶體管理電路根據該第一量測參數、該第一目標參數及該第二寫入行為，決定該寫入控制參數的操作包括：根據該實際寫入速度與該目標寫入速度，決定該寫入控制參數，以將所預測的該主機系統在該第二時間範圍內的該資料寫入速度控制為介於該實際寫入速度與該目標寫入速度之間。
  20. 如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路根據該實際寫入速度與該目標寫入速度，決定該寫入控制參數的操作更包括：根據該實際寫入速度決定波動容許速度，其中該波動容許速度與該實際寫入速度之間的誤差小於預設比率；以及根據該實際寫入速度與該波動容許速度，決定該寫入控制參數，以將所預測的該主機系統在該第二時間範圍內的資料寫入速度控制為介於該實際寫入速度與該波動容許速度之間。
  21. 如請求項15所述的記憶體控制電路單元，其中該多個寫入模式包括第一寫入模式與第二寫入模式，且該記憶體管理電路根據該第一資料寫入行為，預測該主機系統在該第二時間範圍內的該第二資料寫入行為的操作包括： 根據該可複寫式非揮發性記憶體模組中對應於該第一寫入模式的可用容量，決定是否在該第二時間範圍內啟用該第二寫入模式。
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