KR100374467B1

KR100374467B1 - 안티퓨즈 검출 회로

Info

Publication number: KR100374467B1
Application number: KR10-1999-7000841A
Authority: KR
Inventors: 스티븐 엘. 캐스퍼
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 1996-08-01
Filing date: 1997-08-01
Publication date: 2003-03-04
Also published as: US6108260A; AU4054597A; US5956282A; JP3374161B2; US5831923A; ATE288125T1; KR20000029737A; JP2000500901A; EP0920699B1; WO1998006102A1; EP0920699A1; DE69732361T2; DE69732361D1

Abstract

안티퓨즈 검출 회로는 안티퓨즈 또는 퓨즈와 같은 프로그램 가능한 소자이 도전성을 감지하고 프로그램 가능 소자의 상태에 대응하는 논리 출력을 제공한다. 커패시터는 입력 전압 트립 포인트를 넘는 비교기 입력을 프리차지한다. 프로그램 가능 소자는 그 도전 상태에 따라 트립 포인트 미만의 비교기 입력을 방전한다. 이러한 회로는 근소하게 도전성이라도 프로그램 가능 소자의 상태를 신속하고 정확하게 감지할 수 있도록 하며, 프로그램 가능한 소자의 신뢰도를 개선한다. 프로그램 가능한 소자는 다이나믹 랜덤 억세스 메모리(DRAM)에서와 같이 메모리 셀을 재매핑하는데 이용된다. 프로그램 소자의 상태는 어드레싱 로직을 프리차징하는 동안 감지되고, 행 어드레스 스트로브(RAS)가 나타나는 경우 선택적으로 래치된다.

Description

안티퓨즈 검출 회로{ANTIFUSE DETECT CIRCUIT}

집적 회로(ICs)는 종종 회로 노드 사이에 선택적 영구 프로그램 가능 전기 접속을 필요로 한다. 그러한 접속은 안티퓨즈 링크(안티퓨즈)에 의해 구현될 수 있다. 안티퓨즈는 커패시터 즉, 2개의 도전 단자가 유전층에 의해 이격되는 구조와 유사한 구조로 제조될 수 있다. 안티퓨즈가 제조되는 프로그램되지 않은(unprogrammed) "오프" 상태는 안티퓨즈 단자 사이의 높은 저항을 나타낸다. 안티퓨즈는 안티퓨즈 단자 사이에 저 저항 접속이 소망되는 "온" 상태로 프로그램될 수 있다. 안티퓨즈를 "온"으로 프로그램하기 위해서, 안티퓨즈 단자 양단에 큰 프로그래밍 전압이 인가되고, 사이에 끼인 유전체를 브레이크다운시켜 안티퓨즈 단자 사이에 도전성 링크를 형성한다. 그러나, 안티퓨즈 단자 사이의 도전성 링크는 종종 단지 근소하게(marginally) 도전성이며, 그 근소한 "온" 상태의 안티퓨즈를 통해 거의 400KΩ까지의 상대적으로 높은 저항을 가지게 된다. 유전체를 보다 잘 브레이크다운시키기 위해 더욱 큰 전압이 이용될 수 있지만, 그러한 전압은 다른 회로에 손상을 줄 수 있다.

안티퓨즈는 IC 상에 2진 데이타를 영구적으로 기억시키기 위해 종종 이용된다. 2진 논리 상태는 안티퓨즈의 "온" 및 "오프" 상태로 표현된다. 안티퓨즈 검출 회로는 안티퓨즈 소자의 상태를 판독하는데 이용될 수 있다. 종래의 안티퓨즈 검출 회로는 안티퓨즈 소자의 상태를 판독하는 동안 안티퓨즈 저항을 갖는 저항 분할기를 형성한다. 근소한 "온" 안티퓨즈는 상대적으로 높은 저항을 나타내며, 이는 잘 제어되지 않는다. 저항 분할기는 근소한 "온" 및 "오프" 안티퓨즈 사이의 밀리볼트 정도의 차이만을 제공할 뿐이며, 이를 항상 정확히 검출한다는 것은 어렵다. 그러므로, 근소한 "온" 안티퓨즈는 안티퓨즈 저항이 충분히 큰 경우 "오프"로 잘못 검출될 수 있다.

당해 분야에서는 단지 근소한 도전 상태의 "온" 을 갖는 안티퓨즈를 포함하는 안티퓨즈의 상태를 정확하게 판독하기 위해 확실한 안티퓨즈 검출기 회로를 제공할 필요가 있다. 예를 들면, 안티퓨즈는 종종 다이나믹 랜덤 억세스 메모리(DRAM)과 같은 메모리 셀 어레이에 이용될 수 있다. 불량 메모리 셀에 대한 DRAM의 검사 후에, DRAM내의 불량 셀 어드레스는 안티퓨즈 소자의 선택적 영구 프로그래밍에 의한 기능 셀 어드레스(functional cell address)로 재매핑(remap)될 것이다. 이러한 재매핑은 일반적으로 행 또는 열 단위로 수행된다. DRAM을 동작시키는데 있어서, 안티퓨즈의 상태를 적시에 판정하여, 메모리 셀을 신속히 어드레싱할 수 있도록 해야된다. 적시의 확실한 안티퓨즈 검출 회로가 메모리 셀 어레이 및 안티퓨즈 소자가 이용될 수 있는 다양한 다른 응용 분야에 필요하다.Wacyk에 의한 미국 특허 제4,567,387호 "선형 감지 증폭기"(1986년 1월 28)는 2진 소스 신호 중 하나는 잘 정의되어 있지만 나머지 하나는 잘 정의되지 못한 감지 증폭기를 프리차징하는 공정에 대해 개시하고 있다. 그러나, 이 발명은 전압원 Vcc가 접지로부터 절연될 때 비교기를 프리차지하는 본 발명의 독창적인 방법에 대해서는 개시하고 있지 않다. Zagar 등의 미국 특허 제5,315,177호 "제로파워 안티퓨즈 셀 구조를 갖는 일회 프로그램 가능한 완전 검사 가능 프로그램가능한 논리 디바이스"는 안티퓨즈의 상태를 검사 및 감지하기 위한 방법에 대해 개시하고 있으나, 안티퓨즈의 상태를 검출하는데 사용되는 비교기를 프리차징하는 것에 대해서는 개시하고 있지 않다.당업계에서는 안티퓨즈의 상태를 감지하는 개선된 방법이 없었다. 또한, 안티퓨즈 및 나머지 셀 구조가 대전류 펄스의 영향을 받지 않도록 하는 방법이 필요하다. 소비 전력을 감소시켜 프로그램되지 않은 안티퓨즈의 시간 종속적인 브레이크다운에 대한 공지된 문제에 대하여 안티퓨즈의 신뢰도를 개선할 수 있는 셀 구조를 제공할 필요가 있다.

본 발명은 집적 회로에 관한 것으로, 특히 안티퓨즈(antifuse)의 상태를 판독하기 위한 장치 및 방법에 관한 것이다.

도 1은 종래 기술의 안티퓨즈 검출 회로를 도시한 개략도.

도 2a는 본 발명의 안티퓨즈 검출 회로를 도시한 개략도.

도 2b는 본 발명의 다른 실시예의 안티퓨즈 검출 회로를 도시한 개략도.

도 3a는 도 2a의 안티퓨즈 검출 회로에서의 타이밍 관계 몇가지를 도시한 일반적인 타이밍도.

도 3b는 도 2b의 별도 안티퓨즈 검출 회로에서의 타이밍 관계 몇가지를 도시한 일반적인 타이밍도.

도 4는 다이나믹 랜덤 억세스 메모리(DRAM) 셀을 어드레싱하는데 이용되는 행 어드레스 스트로브(RAS)을 도시한 일반적인 타이밍도.

가용 링크(fusible link)(퓨즈) 또는 안티퓨즈 감지 회로는 비교기의 입력을 프리차지하기 위한 프리차징 소자를 이용한다. 비교기는 안티퓨즈 소자에 결합되어, "온"인 경우 프리차지된 비교기 입력을 방전함에 의해, 안티퓨즈 소자가 "온" 및 "오프" 상태에 대응하는 도전 상태인지 또는 비도전 상태인지가 결정된다. 프리차지 소자의 이용으로, 특히 도전성이 소망한 것보다 그다지 높지 않는 안티퓨즈가 근소한 "온" 조건인 경우에, 안티퓨즈의 의도된 조건을 보다 정확하게 감지할 수 있다. 개선된 안티퓨즈 감지는 메모리 매핑 및 영구 데이타 기억을 위해 이러한 안티퓨즈를 이용하는 다이나믹 랜덤 억세스 메모리 장치에 특히 유용하다. 감지 회로는 하나의 행 어드레스 스트로브(RAS) 사이클내의 안티퓨즈의 상태를 정확하게 검출한다.

한 실시예에서, 프리차징 소자는 비교기 입력에 전압을 용량 결합시키는데 이용되는 커패시터를 포함한다. 비교기 입력이 정극성의 전원으로부터 분리되어, 안티퓨즈 소자와 안티퓨즈 검출 회로 사이의 임의의 저항 분할기를 제거한다. 그 결과 비교기 입력의 전압은 초기에는 비교기의 입력 전압 트립점(trip point)보다 정극성이 된다. 퓨즈가 도전 상태인 경우, 비교기 입력 전압은 안티퓨즈 소자와 안티퓨즈 검출 회로 사이의 저항 분할에 의해 결정된 전압쪽으로 보다는, 접지 전압쪽으로 방출시키는데 소정의 시간이 걸린다. 시간의 길이는, 최악의 경우인 근소한 "온" 퓨즈 저항일 때, 계산된 회로의 RC 시상수에 기초한다. 소정의 시간 후에, 퓨즈가 도전 상태인 경우, 비교기 입력 전압은 비교기 입력 전압 트립점보다 더 낮다. 비교기 출력은 퓨즈의 상태에 대응하는 논리값을 제공한다. 비교기 출력은 또한 퓨즈가 오프 상태인 경우 비교기 입력을 하이로 래치하는데도 이용된다.

본 발명의 한 잇점은, 안티퓨즈가 근소한 "온"인 경우, 비교기로의 입력은 저항 분할에 의해 결정된 전압과는 반대로 접지쪽으로 방출되며, 이에 따라 근소한 "온" 안티퓨즈와 "오프" 안티퓨즈 사이에 밀리볼트 정도의 차이만 제공한다는 점이다. 다른 장점은 퓨즈 소자가 시간의 흐름에 따라 퓨즈에 손상을 주기 쉬운 대전류에 영향을 받지 않는다는 점이다.

다른 실시예에서, 퓨즈의 감지는, RAS가 하이(high)인 경우, DRAM에서 RAS 사이클의 말미에 수행된다. 논리값으로 표시되는 감지된 상태는 그 다음에 래치/보유되어 그 다음 메모리 셀 억세스 주기에서 이용되는데, 이는 RAS가 로우인 경우 발생한다. 이렇게 함으로써 퓨즈의 상태를 보다 적시에 나타내주게 되어, 메모리 셀을 어드레싱하여 판독하는데 더 많은 시간을 사용할 수 있게 된다. 그러한 셀의 밀도가 증가하고 이들을 접속하는 배선이 더 길어짐에 따라, 어드레싱을 신속히 할 수 있다는 것은 아주 중요한 장점이 된다.

이하의 상세한 설명에 있어서, 본원의 일부이며 본 발명을 실시한 특정 실시예를 설명의 목적상 도시하고 있는 첨부 도면을 참조한다. 이들 실시예는 당해 기술 분야의 숙련자가 본 발명을 구현할 수 있도록 충분히 상세히 설명되어 있지만, 다른 실시예도 이용할 수 있고 본 발명의 범위를 벗어나지 않고 구조, 논리 및 전기적인 변경이 가능하다는 것을 알아야 한다. 그러므로, 이하의 상세한 설명은 한정하는 의미로 해석되어서는 안되며, 본 발명의 범위는 첨부된 청구 범위 및 그 등가물에 의해 정해진다.

도 1은 종래 기술의 안티퓨즈 검출 회로를 도시하는 개략도이다. 안티퓨즈(100)은 접지 노드(110)에 결합된 제1 단자 및 노드(120)에서 n-채널 금속 산화 반도체(NMOS) 전계 효과 트랜지스터(FET)(115)의 소스 단자에 결합된 제2 단자를 가진다. FET(115)는 DVC2 라고 하는 바이어스 전압 노드(125)에 결합된 게이트 단자를 가진다. DVC2 노드(125)는 바이어스 전압 발생 회로로부터 실질적으로 일정한 DVC2 바이어스 전압을 수신한다. 이러한 DVC2 바이어스 전압은 전원 전압의 1/2과 거의 동일한데, 이 전원 전압은 일반적으로 Vcc 라고 하며, Vcc 노드(130)에서 수신된다. FET(115)는 노드(135)에서 p-채널 MOS(PMOS) 풀업 FET(140)의 드레인 단자에 결합된 드레인 단자를 가진다. 풀업 FET(140)의 게이트 단자는 접지 노드(110)에 결합되고, PMOS 풀업 FET(140)의 소스 단자는 노드(145)에서 PMOS 래칭 FET(150) 및 PMOS 스트로브 FET(155) 각각의 드레인 단자에 결합된다. 래칭 FET(150) 및 스트로브 FET(155) 각각의 소스 단자는 Vcc 노드(130)에 결합된다. 스트로브 FET(155)의 게이트 단자는 제어 노드(160)에 결합된다. 래칭 FET(150)의 게이트 단자는 출력 노드(165)에서 인버터(170)의 출력 단자에 결합된다. 인버터(170)의 입력 단자는 노드(135)에서 FET(115) 및 풀업 FET(140) 각각의 드레인 단자에 접속된다.

안티퓨즈(100)의 상태가 검출되어 출력 노드(165)에서 2진 논리 레벨로서 제공된다. 출력 노드(165)에서, 2진 논리 하이("하이") 전압은 그 "온" 상태로 프로그램된 안티퓨즈(100)에 대응하는 Vcc 노드(130)에서의 전압과 거의 동일하다. 출력 노드(165)에서, 2진 논리 로우("로우") 전압은 제조될 때의 "오프" 상태를 유지하는 프로그램되지 않은 안티퓨즈(100)에 대응하는 접지 노드(110)에서의 전압과 거의 동일하다. 안티퓨즈(100)의 상태를 판독하기 위해서, Vcc 노드(130)에서와 거의 동일한 전압으로부터 접지 노드(110)에서와 거의 동일한 전압까지 짧은 펄스 주기 동안 제어 노드(160)에 펄스를 줌에 의해 스트로브 FET(155)는 온이 된다.

"오프" 상태에서, 안티퓨즈(100)은 노드(135)와 접지 노드(110) 사이에 높은 저항을 나타낸다. (FET(115)는 당업자에게는 프로그램되지 않은 안티퓨즈(100)의 시간 종속적인 브레이크다운에서 야기되는 공지의 문제점을 억제하도록 충분한 저항 분리 노드(135 및 120)에 대해 저항성 보호 FET로 인식된다.) 펄스 주기 동안, 스트로브 FET(155) 및 풀업 FET(140)는 온으로 되고, 따라서 노드(135)를 Vcc 노드(130)에 결합시킴으로써, Vcc 노드(130)에서의 전압쪽으로 노드(135)에서의 전압을 증가시킨다. 노드(135)에서의 전압이 인버터(170)의 입력 전압 트립점을 넘어서 증가하는 경우, 인버터(170)는 출력 노드(165)에서의 전압을 접지 노드(110)에서의 전압쪽으로 끌어당겨서, 래칭 FET(150)를 턴 온시키고, 이것이 스트로브 FET(155)가 턴 오프된 이후라도 노드(135)를 Vcc 노드(130)에 결합시킨다. 그러므로, 출력 노드(165)에서, 2진 논리 로우 전압은 제조 시에 "오프" 상태로 유지된 프로그램되지 않은 안티퓨즈(100)에 대응하는 접지 노드(110)에서의 전압과 거의 동일하다.

안티퓨즈(100)가 "온"으로 프로그램되는 경우, 노드(120)과 접지 노드(110) 사이에 도전 경로가 있다. 이러한 상태에서, 노드(135)는 FET(115)와 안티퓨즈(100)를 통해 접지 노드(110)에 결합된다. 스트로브 FET(155) 및 풀업 FET(140) 모두는 펄스 주기 동안 온 이며, 또한 노드(135)을 Vcc 노드(130)에 결합시킨다. 펄스 주기 동안, 안티퓨즈(100)의 저항은 FET(115), 풀업 FET(140) 및 스트로브 FET(155)의 저항과 함께 저항 분할기를 형성한다. 안티퓨즈(100)가 "온"으로 프로그램되는 경우의 펄스 주기 동안, 충분한 전류가 Vcc 노드(130)로부터 인출될 수 있으므로, 스트로브 FET(155)를 턴 온시키는 펄스 주기는 약 10nsec로 짧다. 풀업 FET(140)은 일반적으로 채널 길이가 긴 FET 이다. 이는 안티퓨즈(100)가 "온"으로 프로그램되는 경우 스트로브 FET(155) 또는 래칭 FET(150)이 온 이거나 스트로브 FET(155)와 래칭 FET(150)이 둘 다 온인 경우의 인버터(170)의 입력 전압 트립점 미만의 노드(135)에서의 전압을 유지 또는 복원하도록 노드(135와 145) 사이에 충분한 저항이 존재하는 것을 보장한다.

안티퓨즈(100)가 노드(120)와 접지 노드(110) 사이의 근소한 도전성 경로만으로 인한 근소한 "온"으로 프로그램되는 경우, 노드(135)는 FET(115)를 통한 접지 노드(110)와 안티퓨즈(100)에 더욱 약하게 결합된다. 펄스 주기 동안, 스트로브 FET(155) 및 풀업 FET(140)이 모두 온이고, 또한 노드(135)를 Vcc 노드(130)로 결합시킨다. 펄스 주기 동안, 노드(135)에서의 전압은 인버터(170)의 입력 전압 트립점 이상으로 증가하여, 인버터는 출력 노드(165)에서의 전압을 강제로 접지 노드(110)에서의 전압쪽으로 가도록 하여, 래칭 FET(150)를 턴온한다. 펄스 주기 이후에, 래칭 FET(150)는 온 상태를 유지할 것이며, 그렇지 않다면 노드(135)와 접지 노드(110) 사이의 저항은 인버터(170)의 입력 전압 트립점 미만의 노드(135)에서의 전압으로 돌아가도록 충분히 낮을 것이다.

펄스 주기 동안, 노드(135)는 Vcc 노드(130)와 접지 노드(110) 모두를 결합시킨다, 즉 노드(135)에서의 전압은 펄스 주기 동안의 저항 분할에 의해 결정된다. 그러므로, 안티퓨즈(100)가 노드(120)와 접지 노드(110) 사이의 근소하게 도전성인 경로만으로 근소하게 "온"으로 프로그램되는 경우, 2진 논리 로우 상태는 출력 노드(165)에서 잘못 생성될 수 있다.

안티퓨즈(100)가 근소 "온"으로 프로그램되는 경우, 다른 단점이 명백해진다. 안티퓨즈(100)가 단지 근소하게 도전성인 경우 노드(135)에서의 전압이 인버터(135)의 입력 전압 트립점을 넘어서 증가하지 않도록 풀업 FET(140)는 충분한 저항성이 소망된다. 그러나, 인버터(170)의 입력 커패시턴스를 갖는 풀업 FET(140)의 큰 저항을 포함한 저항의 곱에 의해 특징적 시상수가 형성된다. 풀업 FET(140)의 큰 저항은 노드(135)를 하이로 끌어올리는데 필요한 시간을 증가시킨다.

도 2a는 본 발명의 안티퓨즈 검출 회로를 도시하는 개략도이다. 안티퓨즈(200)는 접지 노드(210)에 결합된 제1 단자 및 노드(220)에서 NMOS FET(215)의 소스 단자에 결합된 제2 단자를 가지며 저항성 보호 소자의 역할을 한다. FET(215)는 DVC2라고 하는 바이어스 전압 노드(225)에 결합되는 게이트 단자를 가진다. DVC2 노드(225)는 바이어스 전압 발생 회로로부터 실질적으로 일정한 DVC2 바이어스 전압을 수신한다. 이러한 DVC2 바이어스 전압은 Vcc 노드(230)에서 수신된 Vcc 라고 하는 전원 전압의 1/2에 거의 동일하다.

FET(215)는 노드(235)에서 PMOS 디스에이블 FET(240)의 드레인 단자에 결합된 드레인 단자를 가진다. 디스에이블 FET(240)의 게이트 또는 제어 단자는 노드(245)에 결합되고 노드(245)에서 디스에이블 제어 신호를 수신한다. 노드(245)에서의 디스에이블 제어 신호는 안티퓨즈(200)을 통하는 경우를 제외하고는 노드(235)을 전기적으로 절연하기 위한 스위치로서의 디스에이블 FET(240)의 동작을 제어한다. 디스에이블 FET(240)의 소스 단자는 노드(247)에서 래칭 FET(250)의 드레인 단자로 결합된다. 래칭 FET(250)의 소스 단자는 Vcc 노드(230)에 결합된다. 래칭 FET(250)의 게이트 또는 제어 단자는 출력 노드(255)에서 인버터(260)의 출력 단자로 결합되어 도전 소스 단자와 드레인 단자 사이의 전류 흐름을 제어하기 위한 스위치로서의 래칭 FET(250)를 동작시킨다. 인버터(260)의 입력 단자는 노드(235)에서 FET(215) 및 디스에이블 FET(240) 각각의 드레인 단자로 결합된다. 프리차저(precharger: 261)는 프리차징 제어 신호를 수신하기 위해 노드(235)로 결합된 제1 단자 및 프리차지 노드(270)에 결합된 제2 단자를 갖는 프리차징 커패시터(265)를 포함한다.

한 실시예에서, 래치(275)는 입력 단자에서 출력 노드(255)로 결합되고 래칭된 출력 노드(280)에서 출력을 제공한다. 래치(275)는 더이상 유효하지 않은 이후에 후속하는 논리 회로들이 출력 노드(255)에서 논리값을 필요로 하지 않다면 더이상 필요하지 않다.

도 2b는 도 2a의 회로와 다른 실시예로서 프리차저(261)는 프리차징 제어 신호를 수신하기 위한 프리차지 노드(270)에 결합된 게이트 단자, Vcc 노드(230)에 결합된 소스 단자, 및 노드(235)에 결합된 드레인 단자를 갖는 PMOS 프리차징 FET(285)와 같은 스위치를 포함한다.

도 3a는 도 2a의 안티퓨즈(200)의 상태가 판독되는 동안의 안티퓨즈 검출 회로의 시간 관계를 일반적으로 도식하는 타이밍도이다. 시간의 증가는 일반적으로 축(300)에 표시된다. 디스에이블 제어 신호(302)는 PMOS 디스에이블 FET(240)을 갖는 도 2a의 실시예에서의 안티퓨즈(200)를 판독하는 동안 노드(245)에서의 일반적인 전압을 도시한다. NMOS 디스에이블 FET(240)에 대해서는 디스에이블 제어 신호(302)는 도 3a의 도시와는 반전될 것이다. 프리차징 제어 신호(305)는 일반적으로 안티퓨즈(200)을 판독하는 동안 프리차지 노드(270)에서의 전압을 일반적으로 도시한다. DVC2 바이어스 전압 신호(306)는 일반적으로 DVC2 노드(225)에서의 바이어스 전압을 도시한다.

시간 t₁와 t₄사이의 간격은 피드백 디스에이블 펄스 주기라고 한다. 디스에이블 펄스 주기 동안, 제어 회로는 노드(245)에 접지 노드와 거의 동일한 전압으로부터 Vcc 노드(230)과 거의 동일한 전압까지 펄스를 준다. 이는 디스에이블 펄스 주기 동안 디스에이블 FET(240)을 턴 오프하여 노드(235)는 안티퓨즈(200)를 통하는 것을 제외하고는 어떠한 dc 도전 경로로부터도 전기적으로 절연된다.

시간 t₂와 t₅사이의 간격은 프리차지 펄스 주기라고 한다. 프리차지 펄스 주기 동안, 제어 회로는 프리차지 노드(270)로 접지 노드(210)과 거의 동일한 전압으로부터 Vcc 노드(230)과 거의 동일한 더욱 정극성의 전압까지 펄스를 준다. 프리차지 커패시터(265)는 노드(235) 및 프리차지 노드(270)에서 각각 제1 및 제2 단자 양단의 전압의 순간적인 변화를 견딘다. 그러므로, 시간 t₂이후에, 노드(235)에서의 전압은 t₂이전의 정극성 전압으로부터 증가한다. 프리차지 커패시터(265)의 커패시턴스값은 노드 235에서 시간 t₂이후의 초기 전압을 증가시키도록 설계되어 인버터(260)의 입력 전압 트립점보다 더 정극성이다.

프리차지 노드(270)를 펄스화하는 것은 노드(235)에서의 전압을 바람직하게 신속히 변화시킨다. 다른 프리차징 기술이 또한 이용될 수 있다. 예를 들면, 노드(235)에서의 전압은 프리차지 노드(270)에서의 전압 펄스에 의해서라기 보다는 프리차지 노드(270)에서의 현 소스를 통해 프리차지 커패시터(265)를 차징함에 의해 또한 변경될 수 있다.

프로그램되지 않은 안티퓨즈(200)이 "오프" 상태이고 시간 t₂이전의 노드(235)에서의 전압이 예를 들면 Vcc 노드(230)에서의 전압과 거의 동일한 경우, 시간 t₂이후의 노드(230)에서의 초기 전압은 Vcc 노드(230)에서의 전압을 넘어설 것이다. 이러한 경우, 시간 t₂이후의 노드(235)에서의 정확한 초기 전압은 프리차지 커패시터(265)와 노드(235)에서의 프리차지 커패시터(265) 분을 제외한 집중 커패시턴스 사이의 용량 전압에 의해 결정된다. 시간 t₂이후의 노드 235에서의 정확한 초기 전압은 PMOS 디스에이블 FET(240)의 드레인-본체 pn 접합 다이오드를 턴 온하여 클램핑한 값에 의해 제한 될 것이다. CMOS 래치업을 피하려면, PMOS 디스에이블 FET(240)는 PMOS 디스에이블 FET(240)의 드레인-본체 pn 접합이 순방향 바이어스인 경우에 기판으로 주입되는 부 캐리어를 집속하도록 충분한 확산 인도 링으로 둘러싸여야 한다. 별도로, 디스에이블 FET(240)는 디스에이블 FET(240)이 온이고 안티퓨즈(200)이 프로그램되지 않은 경우 노드(235)에서의 전압 Vcc쪽으로 끌어올려지도록 적어도 NMOS 임계 전압만큼 Vcc 노드(230)보다 더 정극성인 2진 논리 하이 전압을 가지는 노드(245)에서의 게이트 전압을 수신하는 NMOS FET로서 구현될 수 있다.

프로그램되지 않은 안티퓨즈(200)에 의해 표시되는 고 저항은 노드(235)에서 인버터(260)의 입력 전압 트립점 보다 더 정극성인 전압을 남긴다. 인버터(260)는 접지 노드(210)와 거의 동일한 전압으로 출력 노드(255)를 끌어 올려서, 래칭 FET(250)를 턴 온한다. 시간 t₄에서, 디스에이블 제어 신호(302)는 전압을 접지 노드(210)와 거의 동일한 전압으로 복귀하여, PMOS 디스에이블 FET(240)를 턴 온시키게 된다. 이러한 상태에서, 디스에이블 FET(240) 및 래칭 FET(250) 모두는 온되고, 그래서 노드(235)를 Vcc 노드(230)에 결합시키고, 접지 노드(210)와 거의 동일한 전압에서 출력 노드(255)를 래칭한다.

프로그램된 안티퓨즈(200)가 "온" 상태이고 시간 t₂이전의 노드(235)에서의 전압이 예를 들면 접지 노드(210)에서의 전압과 거의 동일한 경우, 시간 t₂이후의 노드(235)에서의 초기 전압은 접지 노드(210)에서의 전압보다 더 정극성이 될 것이다. 이러한 경우, 시간 t₂이후의 노드(235) 정확한 초기 전압은 프리차지 커패시터(265)와 프리차지 커패시터분만큼 제외한 노드(235)에서의 집중 커패시턴스(lumped capacitance) 사이의 용량 전압 분할에 의해 결정된다. 프리차지 커패시터(265)의 커패시턴스 값은 노드(235)에서의 시간 t₂이후의 초기 전압을 증가시키도록 설계되어 인버터(260)의 입력 전압 트립점보다 더 정극성이다. 시간 t₂이후에, 프로그램된 안티퓨즈(200) 및 FET(215)는 노드(235)를 접지 노드(210)로 결합시켜서, 노드(235)에서의 초기 전압을 제2 전원 노드에서의 전압쪽으로 더 특별하게는 접지 노드(210)에서의 전압쪽으로 낮추게 된다.

시간 t₂와 t₃사이의 간격은 대기 주기(wait period)라고 한다. 대기 주기가 저항과 프리차지 커패시터(270)를 포함하는 노드(235)에서의 집중 커패시턴스의 곱에 의해 형성된 특성 시상수(characteristic time constant)를 기준으로 결정된다. 시상수를 계산하는데 사용되는 저항은 FET(215)의 저항과 안티퓨즈(200)이 근소한 "온"인 경우의 최대 허용 가능 저항과의 합이다. 대기 주기는 노드(235)에서의 전압을 인버터(260)의 입력 전압 트립점 이하로 복귀시키는데 필요한 최대 시간과 인버터(260)가 출력 노드(255)에서의 전압을 스위칭하기 위한 짧은 지연 시간의 합으로 정의된다. 그러므로, 인버터(260)는 비교기로 동작한다.

안티퓨즈(200)가 "온"으로 프로그램되는 경우, 인버터(260)는 대략 접지 노드(210)에서의 전압으로부터 대략 전원 노드(230)에서의 전압까지 출력 노드(255)에서의 전압을 스위칭하여, 래칭 FET(250)를 턴 오프시킨다. 시간 t₃이후에, 출력 노드(255)에서의 전압은 유효한 2진 논리값이다. 한 실시예에서, 프리차지 노드(270)가 시간 t₅에서 접지 노드와 거의 동일한 전압으로 복귀하는 경우의 결과로서 빈번히 발생하는 것과 같은 출력 노드(255)에서의 순차적인 논리 글리치(glitch)를 피하고자 대기 주기 이후에 출력 노드(255)에서의 2진 논리값이 래치(275)에 의해 래칭된다.

도 3b는 안티퓨즈(200)의 상태가 판독되는 동안 도 2b의 안티퓨즈 검출 회로의 타이밍 관계를 도시하는 타이밍도이다. 도 3b의 프리차징이 커패시터에 의하기 보다는 스위치에 의해 수행되므로, 프리차지 제어 신호(305)는 디스에이블 펄스 주기 동안 t₁과 t₂사이에서 로우로 펄스된다. 프리차지 제어 신호가 하이로 복귀하고 디스에이블 신호 이전에 로우로 복귀한 이후에, 노드(235)는 안티퓨즈(200)를 통하는 것을 제외한 어떠한 dc 도전 경로로부터도 실질적으로 전기적으로 절연된다. 이러한 시간 주기 동안, 노드(235)에서의 전압은 안티퓨즈(200)이 "온" 또는 근소하게 "온"으로 프로그램되는 경우 접지 노드(210)에서의 전압쪽으로 인버터(260)의 입력 전압 트립점 아래로 낮아지도록 한다.

도 2a-b에서 도시된 것처럼, 본 발명의 안티퓨즈 검출 회로는 도1의 종래 기술의 안티퓨즈 검출 회로에 비해 몇가지 장점을 갖는다. 예를 들면, 본 발명의 노드(235)는 피드백 디스에이블 펄스 주기 동안 Vcc 노드(230) 및 접지 노드(210) 모두에 결합되지는 않는다. 도 1의 종래 기술의 안티퓨즈 회로에서이 저항 분할기 대신에, 노드(235)는 FET(215)를 통한 접지 노드(210)와 안티퓨즈(200)에만 결합된다. 그러므로, 안티퓨즈(200)가 "온"으로 프로그램되거나 또는 안티퓨즈(200)이 근소한 "온"으로만 프로그램되더라도, 노드(235)에서의 전압은 도 1의 종래 기술의 회로에서와 같은 저항 분할된 전압쪽으로 보다는 접지 노드(210)에서의 전압쪽으로 끌려진다. 이는 안티퓨즈(200)의 상태의 판독을 더욱 정확하게 한다. Vcc 노드(230)와 접지 노드(210) 사이에 어떠한 직접 경로도 없으므로, 큰 전류 펄스는 방지된다. 이는 전력 소비를 감소시키고 프로그램되지 않은 안티퓨즈(200)의 시변 브레이크다운으로 인한 공지의 문제에 대해 안티퓨즈(200)의 신뢰도를 개선시킬 것이다.

도 2a 및 b의 안티퓨즈 검출 회로는 다이나믹 랜덤 억세스 메모리(DRAM)과 같은 메모리 셀 어레이에 이용된다. DRAM의 메모리 셀 불량을 검사한 이후에, DRAM내의 불량 셀 어드레스는 행 및 열 디코딩 논리에서의 적어도 하나의 안티퓨즈 소자의 선택적인 영구한 프로그래밍에 의한 기능 셀 어드레스로 재매핑된다. DRAM 메모리 셀의 어드레싱은 일반적으로 도 4의 타이밍도에서 도시된 것처럼 행 어드레스 스트로브(RAS) 신호(440)의 이용을 포함한다. RAS(440)이 나타나는 시간 간격 동안, t_RAS(445)라고 하는 로우 2진 논리값(로우)에 있다. t_RAS(445) 동안, DRAM의 특정 행 및 열이 어드레스된다. RAS(440)가 하이 2진 논리값(하이)인 시간 간격(t_RP(450)으로 칭함) 동안 행 디코딩 논리가 프리차지된다.

한 실시예에서, 도 3a 및 b에 도시된 피드백 디스에이블 및 프리차지 펄스 주기는 RAS(440)이 하이인 t_RP(450) 동안 수행된다. 이 실시예에서 시간(455)에서의 천이 로우(transition low)로서 표시되는 바와 같이 RAS(440)가 초기에 나타나는 경우, 행 및 열 어드레스가 도 2a 및 b의 안티퓨즈 검출 회로에 의해 미리 검출된 것과 같은 임의의 안티퓨즈(200) 소자의 상태로부터 부분적으로 결정된다. 안티퓨즈(200)의 상태에 해당하는 2진 논리값은 각각의 출력 노드(255)에서 제공되고, 각 출력 노드(255)에서의 이러한 2진 논리값은 상술한 것처럼 임의의 순차적 래치(275)에 의해 선택적으로 래치된다.

다른 실시예에서, RAS(440)가 시간(455)에서 로우(Low)로 천이된 후에, 도 3a 및 b의 피드백 디스에이블 및 프리차지 펄스 주기는 t_RAS(445) 주기의 시작 동안 수행된다. t_RAS(445) 주기 동안, 행 및 열 어드레스는 도 2a 및 b의 안티퓨즈 검출 회로에 의해 검출된 것처럼 안티퓨즈(200) 소자의 상태로부터 부분적으로 결정된다. 안티퓨즈(200)의 상태에 해당하는 2진 논리값이 각 출력 노드(255)에서 제공되고 각 출력 노드(255)에서의 이러한 2진 논리값은 t_RAS(445) 주기 동안 어드레스된 메모리 셀의 감지를 위한 상술한 것과 같은 순차적인 래치(275)에 의해 래칭된다.

<발명의 효과>

그러므로, 본 발명은 근소하게 "온"으로 프로그램된 경우라도 안티퓨즈(200)의 상태를 신속히 판독할 수 있는 고속, 정확 및 확실한 안티퓨즈 검출 회로를 제공한다. 본 발명은 메모리 셀 어레이에 유용하며 퓨즈 또는 안티퓨즈 소자가 이용될 수 있는 다른 다양한 응용 분야에 유용하다. 본 발명은 또한 저항이 검출되고 2진 논리값으로 표시되는 출력 전압으로 변환(translate)되는 다른 임의의 소자의 상태를 판독하는데 유용하다.

CMOS 기술에서, 특정 도핑을 갖는 것으로 설명된 반도체 다이의 특정 영역의 수배의 영역은 매우 용이하게 상이하게 도핑되며, 다른 유형의 전하 캐리어를 촉진함을 이해해야 한다. 그러한 예로서, 다이의 전체 영역내의 주 캐리어를 전환하고 캐리어 이동도를 조절한다면, 본 발명은 본 발명의 정신 및 범위를 벗어나지 않고 상술한 것과 동일한 방식으로 동작할 것이다.

상술한 설명은 예시적인 것으로서, 제한하는 것으로 이해되어서는 안될 것이다. 상술한 설명을 참조하면 당업자의 숙련자들에게는 많은 다른 실시예가 가능함을 명백하게 인지할 것이다. 그러므로 본 발명의 범위는 첨부된 청구 범위를 뒷받침하는 등가물의 전체 범위를 참조로 결정되어야 할 것이다.

Claims

저항 소자의 도전 상태를 검출하기 위한 회로에 있어서,

비교기 입력과 비교기 출력을 갖는 비교기 - 상기 비교기 입력은 상기 저항 소자에 결합됨 - ;

제1 도전 단자, 제2 도전 단자, 그리고 제어 단자를 갖는 제1 스위치 - 상기 제1 스위치의 상기 제어 단자는 상기 비교기 출력에 결합되고, 상기 제1 스위치의 상기 제1 도전 단자는 공급 전압에 결합됨 - ;

제1 도전 단자, 제2 도전 단자, 그리고 제어 단자를 갖는 제2 스위치 - 상기 제2 스위치의 상기 제1 도전 단자는 상기 제1 스위치의 상기 제2 도전 단자에 결합되고, 상기 제2 스위치의 상기 제2 도전 단자는 상기 비교기 입력에 결합됨 - ; 그리고

상기 제1 스위치가 상기 제2 스위치에 의해 상기 비교기 입력으로부터 전기적으로 절연될 때 상기 비교기 입력에 결합되는 프리차저(precharger)

를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 프리차저는 커패시터를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 프리차저는 스위치를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 비교기는 인버터(inverter)를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 저항 소자는 프로그램 가능한 안티퓨즈 링크(probrammable antifuse link)인 것을 특징으로 하는 회로.
제1항에 있어서, 상기 저항 소자는 가용 링크(fusible link)인 것을 특징으로 하는 회로.
제1항에 있어서, 상기 저항 소자는 저항 보호 소자를 통해 상기 비교기 입력에 결합되는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제1 스위치는 상기 비교기 입력을 전원에 결합시키기위한 p-채널 금속-산화물-반도체(PMOS) 래칭 전계 효과 트랜지스터(FET)를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제2 스위치는 상기 비교기 입력을 상기 제1 스위치로부터 실질적으로 전기 절연시키기 위한 PMOS 디스에이블 FET를 포함하는 것을 특징으로 하는 회로.
저항 소자의 도전 상태(conductance state)를 검출하기 위한 방법에 있어서,

상기 저항 소자를 통한 것을 제외하고는 비교기 입력 노드를 실질적으로 전기 절연시키는 단계;

상기 비교기 입력 노드를 제1 논리 상태로 프리차지(precharge) 하는 단계;

상기 저항 소자의 도전성에 기초하여 상기 비교기 입력 노드에서의 최종 논리 상태를 결정하는 단계;

상기 최종 논리 상태가 상기 제1 논리 상태와 등가인 경우, 상기 비교기 입력 노드를 래칭 스위치를 통해 제1 전원 노드에 결합시키는 단계; 그리고

상기 최종 논리 상태가 상기 제1 논리 상태와 다른 경우 상기 비교기 입력 노드를 상기 저항 소자를 통해 제2 전원 노드에 결합시키는 단계

를 포함하되,

상기 비교기 입력 노드를 프리차지하는 단계는 래칭 스위치를 통해 상기 비교기 입력 노드를 결합시키는 단계, 그리고 상기 저항 소자를 통해 상기 비교기 입력 노드를 결합시키는 단계 이전에 수행되는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 도전 상태는 안티퓨즈 링크로부터 검출되는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 도전 상태는 가용 링크로부터 검출되는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 저항 소자를 통한 것을 제외하고는 상기 비교기 입력 노드를 실질적으로 전기 절연시키는 상기 단계는, 상기 래칭 스위치로부터 상기 비교기 입력을 실질적으로 전기 절연시키는 단계를 포함하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 비교기 입력 노드를 상기 제1 논리 상태로 프리차지 하는 상기 단계는, 전압을 상기 비교기 입력에 용량 결합시키는 단계를 포함하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 비교기 입력 노드에서 최종 논리 상태를 결정하는 상기 단계는, 도전 상태일 경우에 전하가 상기 저항 소자를 통해 전도되기를 기다리는 단계를 포함하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 저항 소자의 상태는 다이나믹 랜덤 억세스 메모리 셀에 대한 어드레스를 결정하는데 이용되며, 상기 비교기 입력은 행 어드레스 스트로브(Row Address Strobe) 어드레싱 상태 신호가 나타나기 이전에 프리차지되는 것을 특징으로 하는 방법.
어드레스 가능한 메모리 셀의 어레이를 갖는 메모리 시스템에 있어서,

메모리 셀 어드레스를 재매핑(remap)하기 위한 프로그램 가능 저항 소자; 그리고

상기 저항 소자의 도전 상태를 검출하기 위한 회로

를 포함하며,

상기 검출 회로는

비교기 입력과 비교기 출력을 갖는 비교기 - 상기 비교기 입력은 상기 저항 소자에 결합됨 - ;

제1 도전 단자, 제2 도전 단자, 그리고 제어 단자를 갖는 제1 스위치 - 상기 제1 스위치의 상기 제어 단자는 상기 비교기 출력에 결합되고, 상기 제1 스위치의 상기 제1 도전 단자는 전원을 공급받음 - ;

제1 도전 단자, 제2 도전 단자, 그리고 제어 단자를 갖는 제2 스위치 - 상기 제2 스위치의 상기 제1 도전 단자는 상기 제1 스위치의 상기 제2 도전 단자에 결합되고, 상기 제2 스위치의 상기 제2 도전 단자는 상기 비교기 입력에 결합됨 - ; 그리고

상기 제1 스위치가 상기 제2 스위치에 의해 상기 비교기 입력으로부터 전기 절연되는 경우, 상기 비교기 입력에 결합되는 프리차저(precharger)

를 포함하는 것을 특징으로 하는 시스템.
제17항에 있어서, 상기 프리차저는 커패시터를 포함하는 것을 특징으로 하는 시스템.
제17항에 있어서, 상기 프리차저는 스위치를 포함하는 것을 특징으로 하는 시스템.
제17항에 있어서, 상기 메모리 시스템은 다이나믹 랜덤 억세스 메모리(RAM)를 포함하는 것을 특징으로 하는 시스템.
제17항에 있어서, 상기 메모리 셀은 행 어드레스 스트로브(RAS) 신호의 어드레싱 상태 동안 어드레싱되는 것을 특징으로 하는 시스템.
제21항에 있어서, 상기 저항 소자의 상기 도전 상태는 RAS가 프리차징 상태에 있는 동안 검출되는 것을 특징으로 하는 시스템.
제22항에 있어서, 상기 저항 소자의 상기 도전 상태를 표시하는 2진 논리값은, RAS가 상기 프리차징 상태를 벗어난 직후에 이용가능(available)한 것을 특징으로 하는 시스템.
제21항에 있어서, 상기 저항 소자의 상기 도전 상태는 상기 RAS 신호의 상기 어드레싱 상태 동안 검출되는 것을 특징으로 하는 시스템.
다이나믹 랜덤 억세스 메모리(DRAM)내의 메모리 셀 어드레스를 재매핑하기 위한 방법에 있어서,

저항 소자를 프로그래밍하는 단계; 그리고

상기 저항 소자의 도전 상태를 검출하는 단계

를 포함하되,

상기 검출 단계는

상기 저항 소자를 통한 것을 제외하고는 비교기 입력 노드를 실질적으로 전기 절연시키는 단계;

상기 비교기 입력 노드를 제1 논리 상태로 프리차징하는 단계;

상기 저항 소자의 도전성에 기초하여 상기 비교기 입력 노드에서의 최종 논리 상태를 결정하는 단계;

상기 최종 논리 상태가 상기 제1 논리 상태와 등가인 경우, 상기 비교기 입력 노드를 래칭 회로를 통해 제1 전원 노드에 결합시키는 단계; 그리고

상기 최종 논리 상태가 상기 제1 논리 상태와 상이한 경우, 상기 비교기 입력 노드를 상기 저항 소자를 통해 제2 전원 노드에 결합시키는 단계

를 포함하되,

상기 비교기 입력 노드를 프리차징하는 단계는 래칭 스위치를 통해 상기 비교기 입력 노드를 결합시키는 단계, 그리고 상기 저항 소자를 통해 상기 비교기 입력 노드를 결합시키는 단계 이전에 수행되는 것을 특징으로 하는 방법.
프로그램 가능한 안티퓨즈 소자의 상태를 검출하기 위한 회로에 있어서,

인버터 입력과 인버터 출력을 갖는 인버터 - 상기 인버터 입력은 상기 안티퓨즈에 결합됨 - ;

드레인, 게이트와 소스를 갖는 제1 전계 효과 트랜지스터(FET) - 상기 제1 FET의 게이트 단자는 상기 인버터 출력에 결합되고, 상기 제1 FET의 드레인 단자는 전원에 결합됨 - ;

드레인, 게이트와 소스를 갖는 제2 전계 효과 트랜지스터(FET) - 상기 제2 FET의 드레인 단자는 상기 제1 FET의 소스 단자에 결합되고, 상기 제2 FET의 소스 단자는 상기 인버터 입력에 결합됨 - ; 그리고

상기 인버터 입력에 결합되어 상기 인버터 입력을 프리차지하는 커패시터

를 포함하는 것을 특징으로 하는 회로.
저항 소자의 도전 상태를 검출하는 회로에 있어서,

비교기 입력과 비교기 출력을 갖는 비교기 - 상기 비교기 입력은 상기 저항 소자에 결함됨 - ;

상기 비교기에 결합되며 상기 비교기 입력을 프리차지하는 프리차저; 그리고

원하는 시간 주기 동안 상기 저항 소자를 제외하고는 상기 비교기 입력을 실질적으로 선택적 전기 절연시키는 절연기(isolator)

를 포함하는 것을 특징으로 하는 회로.
제27항에 있어서, 상기 프리차저는 커패시터를 포함하는 것을 특징으로 하는 회로.
제27항에 있어서, 상기 프리차저는 스위치를 포함하는 것을 특징으로 하는 회로.
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