KR100321813B1 - 안티 퓨즈 검출 회로 - Google Patents

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스티븐 엘. 캐스퍼
크리스 지. 마틴
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로데릭 더블류 루이스
마이크론 테크놀로지, 인크.
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory

Abstract

하나의 래치 회로와 두 개의 안티 퓨즈를 사용하는 안티 퓨즈 검출 회로가 설명된다. 안티 퓨즈는 래치 회로와 접지 사이에 연결된다. 설명된 래치 회로는 두 개의 안티 퓨즈 중의 어느 하나가 프로그램된 것인지를 검출할 수 있는 차동 회로이다. 이 회로는 프로그램된 후에 비교적 높은 저항을 가진 안티 퓨즈를 정확하게 검출한다.

Description

안티 퓨즈 검출 회로{ANTIFUSE DETECTION CIRCUIT}
프로그램 가능 디바이스(programmable devices)는 일반적으로 제조된 후에 회로를 변형하기 위해 사용된다. 프로그램 가능 디바이스의 한 응용은 집적 회로 메모리를 교정하는 것이다. 집적 회로 메모리는 종종 메모리 셀들의 수개의 리던던트 소자들(redundant elements) (행 또는 열)을 가지고 제조된다. 각 리던던트 소자는, 프로그램 가능 디바이스들의 어레이에 의해서 형성되고 다중 비트 주소를 수신할 수 있는 관련된 비교 모듈(comparison module)을 갖는다. 어레이의 프로그램 가능 디바이스들은, 실패한 메모리 소자(failed memory element)를 리던던트 소자로 대체하기 위해 메모리 주소를 경로 변경하는 데 필요한 특정 주소에 응답하도록 선택적으로 프로그램된다.
일반적으로 이러한 응용에 사용되는 프로그램 가능 디바이스의 한 가지 유형은 안티 퓨즈(anti-fuse)이다. 프로그램이 되지 않은 상태에서, 안티 퓨즈는 커패시터(capacitor)로서 기능하고 10 메가옴 정도로 매우 높은 저항을 나타낸다. 안티 퓨즈를 프로그램하기 위해, 그 접속들은 함께 단락되어 보통은 안티 퓨즈를 통하여 비교적 낮은 저항 경로를 제공하는 데, 약 200 내지 500 옴의 저항을 나타낸다.
전형적으로, 검출 회로는 안티 퓨즈의 상태를 결정하기 위해 사용된다. 검출 회로는 검출 회로의 Vcc 레일(Vcc rail)과 접지 레일(ground rail) 사이에서 안티 퓨즈와 직렬로 연결된 풀 업 트랜지스터(pull-up transistor)를 포함한다. 전압 레벨 검출 회로는 검출 노드에 있는 안티 퓨즈의 접지되지 않은 단자를 검출 회로의 출력에 접속한다. 안티 퓨즈에 대해 끊어지지 않은 상태(unblown condition)에서는, 거의 Vcc에서의 전압이 검출 노드에 제공된다. 안티 퓨즈에 대해 끊어진 상태(blown condition)에서는, 단락된 안티 퓨즈가 접지를 레벨 검출 회로의 입력에 접속한다. 전압 레벨 검출 회로에 의해 트리거(trigger)되는 래치(latch) 회로는 안티 퓨즈의 끊어진 상태에서 검출 노드와 끊어진 안티 퓨즈를 Vcc 레일로부터 분리시키기 위해서 제공된다.
안티 퓨즈를 프로그램하는 데 있어서, 안티 퓨즈는 완전하게 끊어지지 않을 수 있다. 그러한 경우에, 안티 퓨즈는 400 K 옴 정도가 될 수 있는 상대적으로 높은 저항을 나타낸다. 따라서, 부분적으로 끊어진 안티 퓨즈가 풀 업 트랜지스터와 함께 분압기를 구성하여 접지에서가 아니라 검출 노드에서 제공되는 전압이 레벨 검출 회로를 방해할 것이기 때문에 검출 회로는 잘못된 출력을 발생할 것이다.
유럽 특허 번호 제 0,511,560 호는 두 저항 회로 사이에서의 저항차를 검출하기 위한 회로를 개시한다.상술한 이유들과 본 명세서를 읽고 이해하면 본 기술의 숙련자에게는 명백하게 될 후술할 다른 이유들로 인하여, 프로그램된 디바이스, 특히 고저항 안티 퓨즈를 식별할 수 있는 검출 회로가 본 분야에서 필요하다.
본 발명은 일반적으로 집적 회로에 관한 것으로 특히 안티 퓨즈 검출 회로에 관한 것이다.
도 1은 본 발명의 검출 회로.
도 2는 본 발명의 검출 회로에 대한 개략도.
도 3은 프로그래밍 회로를 포함하는 본 발명의 검출 회로에 대한 개략도.
도 4는 도 2의 회로의 동작에 대한 타이밍도.
도 5는 도 2의 회로의 동작에 대한 타이밍도.
도 6은 도 2의 회로의 동작에 대한 또 다른 타이밍도.
도 7은 본 발명의 시스템에 대한 블럭도.
검출 회로가 가진 상기 문제점들과 다른 문제점들은 본 발명에 의해서 제기되었고 후술할 명세서를 읽고 연구함으로써 이해될 것이다. 다수의 프로그램 가능 디바이스들 및 프로그램된 디바이스를 검출하기 위한 래치를 사용하는 검출 회로가 기술된다.
하나의 래치 회로와 두 개의 안티 퓨즈를 사용하는 안티 퓨즈 검출 회로가 기술된다. 안티 퓨즈들은 래치 회로와 접지 사이에 접속된다. 기술되는 래치 회로는 두 개의 안티 퓨즈 중 어느 것이 프로그램되었는지를 검출할 수 있는 차동 회로이다. 이 회로는 프로그램된 후에 비교적 높은 저항을 갖는 안티 퓨즈를 정확하게 검출한다.
특히, 본 발명은, 래치 회로를 포함하는 안티 퓨즈 검출 회로와, 래치 회로와 공통 기준 전압(common reference voltage) 간에 연결된 다수의 안티 퓨즈를 기술한다.
다른 실시예로, 제1 및 제2 안티 퓨즈를 포함하는 안티 퓨즈 검출 회로가 설명된다. 제1 노드를 가진 안티 퓨즈들 각각은 공통 기준 전압에 접속되고, 제2 노드를 가진 안티 퓨즈들은 각각 래치 회로에 접속된다. 래치 회로는 제1 및 제2 교차 연결 p-채널 트랜지스터(cross-coupled p-channel transistor)를 포함된다. 제1 및 제2 p-채널 트랜지스터의 드레인은 제2 기준 전압에 접속된다. 제1 p-채널 트랜지스터의 소스는 제2 p-채널 트랜지스터의 게이트에 접속되고, 제2 p-채널 트랜지스터의 소스는 제1 p-채널 트랜지스터의 게이트에 접속된다. 제1 안티 퓨즈는 제1 p-채널 트랜지스터의 소스에 접속되고, 제2 안티 퓨즈는 제2 p-채널 트랜지스터의 소스에 접속된다.
또 다른 실시예로, 메모리 셀의 어레이와 제어 회로를 포함하는 메모리 디바이스가 설명된다. 제어 회로는, 교차 연결 트랜지스터를 가진 래치 회로와, 래치 회로와 공통 기준 전압 간에 접속된 다수의 안티 퓨즈를 포함한다.
프로그램된 안티 퓨즈를 검출하기 위한 방법이 기술된다. 그 방법은, 제 1 및 제2 도전 플레이트(conductive plate) 간에 도전 경로(conductive path)를 생성하도록 제1 안티 퓨즈를 프로그램하는 단계, 제1 도전 플레이트를 제1 기준 전압에 연결하는 단계 및, 제2 도전 플레이트를 래치 회로에 연결하는 단계를 포함한다. 이 방법은, 프로그램되지 않은 제2 안티 퓨즈의 제1 도전 플레이트를 제1 기준 전압에 연결하는 단계, 래치 회로에 제2 안티 퓨즈의 제2 도전 플레이트를 연결하는 단계 및, 래치 회로를 활성화하는 단계를 포함한다.
양호한 실시예에 대한 후술할 상세한 설명에서, 본 명세서의 일부를 형성하면서, 발명이 실시될 수 있는 특정의 양호한 실시예를 실례로서 보여주는 첨부 도면이 참조된다. 이러한 실시예들은 본 기술 분야의 숙련자가 실시할 수 있도록 충분히 상세하게 설명되고, 다른 실시예들이 사용될 수 있고, 첨부된 특허 청구 범위로부터 벗어나지 않고서 논리적, 기술적, 그리고 전기적 변화가 이루어질 수 있음을 이해할 것이다. 그러므로 후술할 상세한 설명은 한정된 의미로 이루어진 것이 아니며, 본 발명의 범위는 오직 첨부된 특허 청구 범위에 의해 정해진다.
본 발명은 집적 회로 장치에서 프로그램 가능 디바이스의 상태를 검출하기 위한 검출 회로를 제공한다. 전형적인 실시예에서, 실패한 메모리 행이나 열 부분을 리던던트 메모리 행이나 열 부분으로 대체하기 위해 메모리 어드레스로의 경로 를 재설정하는 데에 사용하는 매치 퓨즈 뱅크 회로(match fuse bank circuit)와 같은 집적 회로 메모리에 채용되는 안티 퓨즈의 상태를 검출하기 위해, 검출 회로가 사용된다. 그러나, 검출 회로는 안티 퓨즈가 사용되는 곳은 어디든지 사용될 수 있다.
퓨즈가 끊어지지 않은 상태에서, 안티 퓨즈는 커패시터로서 기능하고 예를 들어 대표적으로 약 10 M 옴 정도의 높은 저항을 나타낸다. 퓨즈가 끊어진 상태에서, 안티 퓨즈는 프로그래밍하는 동안 완전하게 퓨즈가 끊어진 상태로 바뀐다면, 예를 들어 약 200 내지 500 옴의 저항을 나타내는 저저항 구조로 영구히 바뀐다. 그러나 그 안티 퓨즈가 부분적으로 퓨즈가 끊어진 상태일 뿐이라면, 안티 퓨즈는 예컨대 약 400 K 옴 정도로 매우 높은 저항을 나타낼 수 있다.
도 1은 집적 회로에 제공된 본 발명의 검출 회로를 예시한다. 두 안티 퓨즈(100 및 102)는 래치 회로(104)에 연결된다. 그 안티 퓨즈들 중 하나가 집적 회로를 제조할 때에, 프로그램될 것을 염두에 두고 만들어진다. 그 래치 회로는 두 안티 퓨즈 중에서 어느 것이 프로그램되었고 적절한 출력을 발생하는지를 검출한다. 래치 회로는 부분적으로 프로그램된 안티 퓨즈도 검출할 수 있다. 즉, 안티 퓨즈가 프로그램된 후에 비교적 높은 저항을 나타낸다 하더라도 래치는 프로그램된 안티 퓨즈를 검출할 수 있다.
도 2는 안티 퓨즈 및 교차 연결 트랜지스터(114 및 124)로 구성되는 래치를 포함하는 본 발명의 검출 회로에 대한 좀 더 상세한 개략도이다. 제1 안티 퓨즈(100)는 접지 전위에 연결된 한 플레이트(106)와 n-채널 트랜지스터(110)에 연결된 제2 플레이트(108)를 갖는다. n-채널 트랜지스터의 게이트는 바이어스 전압(bias voltage)을 얻도록 접속되고, n-채널 트랜지스터의 드레인은 p-채널 트랜지스터(112)에 접속된다. 트랜지스터(110)의 드레인은 도 2에서 노드 A로 표시된다. 트랜지스터(112)의 게이트는 제 2 바이어스 전압을 얻도록 접속된다. p-채널 트랜지스터(114)는 트랜지스터(112)와 양의 전원 사이에 접속된다.
제2 안티 퓨즈(102)는 접지 전위에 연결된 한 플레이트(116)와 n-채널 트랜지스터(120)에 연결된 제2 플레이트(118)를 가진다. n-채널 트랜지스터의 게이트는 바이어스 전압을 얻도록 접속되고, n-채널 트랜지스터의 드레인은 p-채널 트랜지스터(122)에 접속된다. 트랜지스터(120)의 드레인은 도 2에서 노드 B로 표시된다. 트랜지스터(122)의 게이트는 제2 바이어스 전압을 얻도록 접속된다. p-채널 트랜지스터(124)는 트랜지스터(122)와 양의 전원 사이에 접속된다. 트랜지스터(114)의 게이트는 노드 B에 연결되고, 트랜지스터(124)의 게이트는 노드 A 에 접속된다.
동작시에, 트랜지스터들(110 - 124)은 차동 래치로서 기능한다. 즉, 노드 A와 B는 안티 퓨즈들(100 및 102) 양단에 걸린 전압 강하들에 따라서 서로 반대 상태로 래치된다. 그 안티 퓨즈들 중에 하나를 프로그램함으로써, 나머지 안티 퓨즈는 기준 회로로서 동작한다.
p-채널 트랜지스터(112 및 122)는 노드 A와 B를 수정할 때에 프로그램된 안티 퓨즈를 돕기 위해 제공된다. 즉, 노드 A와 B가 잘못된 상태로 래치되면, p-채널 트랜지스터들은 잘못된 상태를 극복할 때에 프로그램된 안티 퓨즈들을 돕기 위해 그 노드들에 대한 전위를 감소시킨다. n-채널 트랜지스터들(110 및 120)은, 특히 안티 퓨즈들이 프로그램되지 않은 상태일 때, 안티 퓨즈(100 및 102) 양단에서의 전위 강하를 감소시키기 위해 제공된다. 이것은 큰 전압 강하가 안티 퓨즈의 플레이트들 양단에 제공되지 않도록 하고, 안티 퓨즈가 잘못 프로그램되지 않도록 보증한다.
도 3은 안티 퓨즈들(100 또는 102) 중 하나를 프로그램하는 데 사용될 수 있는 프로그램 회로의 한 실시예를 예시한다. 프로그램 회로는 트랜지스터들(126, 128 및 130)을 포함한다. 통상의 동작하에서는, 절연 트랜지스터들[126(a) 및 126(b)]이 턴 온되어 안티 퓨즈들의 플레이트(106 및 116)가 접지에 결합된다. 그 안티 퓨즈들 중 하나를 프로그램하기 위해서, 트랜지스터들(126(a) 및 126(b))은 턴 오프되어 접지로부터 안티 퓨즈들을 절연한다. 트랜지스터들(110 및 120) 또한 턴 오프되어 전기적으로 래치 회로로부터 안티 퓨즈들을 절연한다. 그 후에 트랜지스터들(128(a) 및 128(b))이 턴 온되어 프로그램 전압인 Vprog 에 플레이트(106 및 116)를 결합한다. 그러면, 트랜지스터(130(a)) 또는 (130(b))가 활성화되어 플레이트(108) 또는 (118)를 접지에 결합한다. 본 기술에서 숙련된 자에게는 이미 알려진 바대로, Vprog 와 접지에 결합된 안티 퓨즈가 프로그램되어 저저항 경로가 안티 퓨즈 플레이트들 간에 생성된다. 그러므로, 프로그램 트랜지스터들(128 및 130)은 상당한 정도의 전류에 견디도록 설계된다. 상술한 바와 같이, 안티 퓨즈를 프로그램하는 과정은 변수에 대해 종속적이고, 결과적으로 생기는 안티 퓨즈 저항은 크게 가변될 수 있는 값을 갖는다. 예를 들어, 프로그램되지 않은 안티 퓨즈 저항은 10 M 옴 정도이고, 프로그램된 안티 퓨즈는 수십 옴 내지 수십만 옴 사이에서 가변될 수 있다.
도 4의 타이밍도는 안티 퓨즈(100)가 도 3을 참조하여 설명된 프로그램 회로를 사용하여 프로그램된 경우에 도 2의 회로의 동작을 예시한 것이다. 예시의 목적을 위해서, 안티 퓨즈(100)는 프로그램되었고 거의 400 K 옴의 플레이트 대 플레이트 저항(plate-to-plate resistance)을 가진다. 안티 퓨즈(102)는 프로그램되지 않고 거의 10 M 옴 정도의 플레이트 대 플레이트 저항을 가진다. 프로그램된 안티 퓨즈를 정확하게 검출하는 검출 회로의 능력을 예시하기 위해서, 노드 A와 B는 처음에는 각각 높은 전압 레벨과 낮은 전압 레벨에 있다. 트랜지스터들(110, 112, 120 및 122)이 활성일 때에, 안티 퓨즈(100)는 트랜지스터(110)을 통해 노드 A를 로우(low)로 끌어 내리기 시작한다. 트랜지스터(124)는 노드 A가 로우로 감으로써 턴 온되기 시작하므로, 노드 B를 하이(high)로 끌어 올리고, 트랜지스터(114)를 턴 오프시킨다. 노드 A는 로우로 끌어 내려지고 노드 B는 하이로 올려지는 것은 결국 안티 퓨즈(100)가 프로그램되었고 안티 퓨즈(102)가 프로그램되지 않았다는 것을 표시한다.
도 5는 프로그램된 안티 퓨즈(100)을 구비한 도 2의 회로에 대한 타이밍도이다. 안티 퓨즈(100)는 거의 400 K 옴의 플레이트 대 플레이트 저항을 갖는다. 안티 퓨즈(102)는 프로그램되지 않고 거의 10 M 옴의 플레이트 대 플레이트 저항을 가진다. 타이밍도는 초기 전력 인가(power-up)시에 프로그램된 안티 퓨즈를 정확하게 식별하는 검출 회로의 능력을 예시한다. 전력 인가시, 공급 전압 Vcc는 100 ns 내에 0 volt에서 5 volt로 천이한다. 노드 A 및 B 는 약 400ns 내에 적합한 값에 안정화된다. 도 6은 100 ㎲ 내에 전력 공급이 5 volt로 천이하는 같은 회로 동작을 예시한다. 이 전력 인가에 대한 예시에서, 노드 A와 B는 거의 40 ㎲ 내에 적절한 값에 안정화된다.도 7은 안티 퓨즈 검출 회로를 포함한 집적 회로 디바이스를 예시한다. 이 디바이스는 프로세서(220)에 결합된 동적 랜덤 액세스 메모리(dynamic random access memory : DRAM)와 같은 메모리 회로(200)가 될 수 있다. 이 메모리 디바이스는 개인용 컴퓨터의 마이크로 프로세서와 같은 프로세서(220)에 연결될 수 있다. 메모리 디바이스(200)는 메모리 셀들의 행과 열들을 가진 메모리 어레이(214)을 포함한다. 이 어레이는 주 메모리 셀과 리던던트 메모리 셀 모두를 포함한다. 열 디코더(216)과 행 디코더(218)는 어드레스 전송선(228) 상에서 프로세서(200)가 제공하는 어드레스 신호에 응답하여 메모리 어레이에 액세스하기 위해서 제공된다. 데이타 통신은 입출력 버퍼 회로(222)와 양방향 데이타 통신선(226)(DQ)을 통해서 이뤄진다. 내부의 제어 회로(210)는 제어선(224) 상에서 프로세서(220)에 의해 제공되는 명령에 응답하여 메모리 어레이에 접근한다. 제어 회로는 자세히 상술한 안티 퓨즈들과 검출 회로를 포함한다. 안티 퓨즈들은 수많은 목적으로 사용될 수 있지만, 리던던트 메모리 셀이 결함 있는 주 메모리 셀을 대체할 수 있는 리던던트 회로에서 특히 유용하다. 즉, 메모리에서 결함 있는 주 메모리 셀을 검출한 후에, 안티 퓨즈는 결함 있는 셀을 리던던트 메모리 셀로 대체하도록 프로그램될 수 있다. 제어선은 행 어드레스 스트로브(Row Address Strobe : RAS*), 열 어드레스 스트로브(Column Address Strobe : CAS*), 기입 인에이블(Write Enable : WE*) 및 출력 인에이블(Output Enable : OE*)을 포함할 수 있다. 본 발명이 SRAM, SDRAM, EDO, Burst EDO 및 VRAM 을 포함하는 다른 유형의 메모리 디바이스에 동등하게 응용될 수 있으며 또한 본 발명이 이것들에만 한정되지 않는다는 것은 본 분야의 숙련자들은 알 것이다.본 기술의 숙련자라면 래치와 프로그램 회로는 본 발명으로부터 벗어나지 않고 변경될 수 있다는 것을 알 것이다. 그러한 것으로서 트랜지스터(110 - 112)는 p-채널 또는 n-채널이 되거나, 혹은 완전히 래치 회로로부터 제거될 수 있다. 더우기, 설명된 프로그램밍 회로는 한 실시예이고, 본 기술의 숙련자에게 이미 알려진 수많은 대체 프로그래밍 회로가 본 발명에서 사용될 수 있다.
결론
하나의 래치 회로와 두 개의 안티 퓨즈를 사용하는 안티 퓨즈 검출 회로가 설명되었다. 안티 퓨즈는 래치 회로와 접지 사이에 연결된다. 기술된 래치 회로는 두 안티 퓨즈 중에 어느 것이 프로그램된 것인지를 검출할 수 있는 차동 회로이다. 그 회로는 프로그램된 후에 비교적 높은 저항을 갖는 안티 퓨즈를 정확하게 검출한다.
여기서 특정한 실시예가 예시되고 설명되었지만, 본 기술 분야에서 통상의 지식을 가진 자라면 동일한 목적을 이루기에 적합한 구성은 어떤 것이든 이미 보인 특정 실시예를 대체할 수도 있다는 것을 알 것이다. 이러한 응용은 본 발명에 대해 어떤 개작이나 변형이든지 적용될 수 있음을 의미한다. 그러므로, 본 발명은 오직 청구 범위와 그에 상당한 것에 의해서만 제한되는 것으로 의도되었다.

Claims (16)

  1. 제 1 및 제 2 안티 퓨즈(100,102)와 제 1 및 제 2 안티 퓨즈 사이에 결합되고 안티 퓨즈들의 도전 상태를 차동적으로 검출함으로써 안티 퓨즈들 중에 어느 것이 선택적인 안티 퓨즈 프로그래밍 작동의 표적이 되었는지를 검출하기 위한 래치 회로(104)를 포함하는 안티 퓨즈 검출 회로를 포함하는 시스템에 있어서,
    상기 래치 회로가 단일 쌍의 교차 결합된 트랜지스터(114,124)들을 포함하는 것을 특징으로 하는 시스템.
  2. 제 18 항에 있어서,
    제 2 안티 퓨즈(102)는 프로그램되지 않은 안티 퓨즈를 포함하고, 및
    제 1 안티 퓨즈(100)는 프로그램된 안티 퓨즈 또는 부분적으로 프로그램된 안티 퓨즈를 포함하는 시스템.
  3. 제 18 항에 있어서, 단일 쌍의 교차 결합된 트랜지스터들(114,124)은 단일 쌍의 교차 결합된 P 채널 트랜지스터(114,124)들을 포함하는 시스템.
  4. 제 18 항에 있어서,
    단일 쌍의 교차 결합된 트랜지스터(114,124)들은
    양의 전압 공급원에 결합된 드레인, 소스, 및 게이트를 구비한 제 1의 P 채널 트랜지스터(114)와
    양의 전압 공급원에 결합된 드레인, 제 1 의 P 채널 트랜지스터(114)의 게이트에 결합된 소스, 및 제 1의 P 채널 트랜지스터(114)의 소스에 결합된 게이트를 구비한 제 2의 P 채널 트랜지스터(124)를 포함하고,
    제 1 안티 퓨즈(100)는 프로그램된 안티 퓨즈 또는 부분적으로 프로그램된 안티 퓨즈이고, 접지 전위에 결합된 제 1 플레이트(106)와 제 1 의 P 채널 트랜지스터의 소스에 결합된 제 2 플레이트(108)를 포함하고,
    제 2 안티 퓨즈(102)는 프로그램되지 않은 안티 퓨즈이고, 접지 전위에 결합된 제 1 플레이트(116)와 제2 의 P 채널 트랜지스터(124)의 소스에 결합된 제 2 플레이트(118)를 포함하고,
    상기 시스템은 집적 회로 디바이스를 포함하고, 추가로
    제 1 안티 퓨즈(100)에 그리고 제 2 안티 퓨즈(102)에 결합된 프로그램 회로들(126,128,130),
    제 1 의 P 채널 트랜지스터(114)의 소스와 제 2 의 P 채널 트랜지스터(124)의 게이트 사이에 결합된 제 1 의 바이어스된 트랜지스터(112),
    제 2 의 P 채널 트랜지스터(124)의 소스와 제 1 의 P 채널 트랜지스터(114)의 게이트 사이에 결합된 제 2 의 바이어스된 트랜지스터(122),
    제 1의 바이어스된 트랜지스터(112)와 제 1 안티 퓨즈(100)의 제 2 플레이트 사이에 결합된 제 3의 바이어스된 트랜지스터(110), 및
    제 2 의 바이어스된 트랜지스터(122)와 제 2 안티 퓨즈(102)의 제 2 플레이트 사이에 결합된 제 4의 바이어스된 트랜지스터(120)를 포함하는 시스템.
  5. 제 21 항에 있어서, 프로그램 회로들(126,128,130)은
    접지 전위로부터 제 1 플레이트(106)를 절연시키기 위하여 제 1 안티 퓨즈(100)의 제 1 플레이트(106)에 결합된 제 1 절연 트랜지스터(126(a)),
    프로그램 전압에 결합된 드레인과 제 1 안티 퓨즈(100)의 제 1 플레이트(106)에 결합된 소스를 구비한 제 1 프로그래밍 트랜지스터(128(a)),
    제 1 안티 퓨즈(100)의 제 2 플레이트(108)에 결합된 드레인과 접지 전위에 결합된 소스를 구비한 제 2 프로그래밍 트랜지스터(130(a)),
    제 1 플레이트(116)를 접지 전위로부터 절연시키기 위해 제 2 안티 퓨즈(102)의 제 1 플레이트(116)에 결합된 제 2 절연 트랜지스터(126(b)),
    프로그램 전압에 결합된 드레인과 제 2 안티 퓨즈(102)의 제 1 플레이트(116)에 결합된 소스를 구비한 제 3 프로그래밍 트랜지스터(128(b)), 및
    제 2 안티 퓨즈(102)의 제 2 플레이트(118)에 결합된 드레인과 접지 전위에 결합된 소스를 구비한 제 4 프로그래밍 트랜지스터(130(b))
    를 포함하는 시스템.
  6. 제 18 항에 있어서,
    프로세서(220), 및
    프로세서에 결합되고, 상기 제 1 및 제 2 안티 퓨즈와 상기 래치 회로를 포함하는 집적 회로 디바이스(200)
    을 더 포함하는 시스템.
  7. 제 23 항에 있어서, 제 2 안티 퓨즈(102)는 프로그램되지 않은 안티 퓨즈를 포함하고, 제 1 안티 퓨즈(100)는 프로그램된 안티 퓨즈 또는 부분적으로 프로그램된 안티 퓨즈를 포함하는 시스템.
  8. 제 23 항에 있어서, 단일 쌍의 교차 결합된 트랜지스터(114,124)들은 단일 쌍의 교차 결합된 P 채널 트랜지스터(114,124)들을 포함하는 시스템.
  9. 제 23 항에 있어서,
    단일 쌍의 교차 결합된 트랜지스터들(114,124)들은
    양의 전압 공급원에 결합된 드레인, 소스, 및 게이트를 구비한 제 1의 P 채널 트랜지스터(114), 및
    양의 전압 공급원에 결합된 드레인, 제 1 의 P 채널 트랜지스터(114)의 게이트에 결합된 소스, 및 제 1의 P 채널 트랜지스터(114)의 소스에 결합된 게이트를 구비한 제 2의 P 채널 트랜지스터(124)를 포함하고,
    제 1 안티 퓨즈(100)는 접지 전위에 결합된 제 1 플레이트(106)와 제 1 의 P 채널 트랜지스터(114)의 소스에 결합된 제 2 플레이트(108)를 포함하고,
    제 2 안티 퓨즈(102)는 접지 전위에 결합된 제 1 플레이트(116)와 제2 의 P 채널 트랜지스터(124)의 소스에 결합된 제 2 플레이트(118)를 포함하고,
    집적 회로 디바이스(200)는 메모리 회로를 포함하고, 추가로
    제어 회로(210),
    주 메모리 셀들과 여분의 메모리 셀들로 이뤄진 어레이(214),
    칼럼 디코더(216),
    로우 디코더(218),
    프로세서(220)와 메모리 디바이스 사이에 결합된 통신 라인(224,226,228),
    버퍼 회로(222),
    제 1 안티 퓨즈 회로(100)에 그리고 제 2 안티 퓨즈(102)에 결합된 프로그램 회로들(126,128,130),
    제 1 의 P 채널 트랜지스터(114)의 소스와 제 2 의 P 채널 트랜지스터(124)의 게이트 사이에 결합된 제 1 의 바이어스된 트랜지스터(112),
    제 2 의 P 채널 트랜지스터(124)의 소스와 제 1 의 P 채널 트랜지스터(114)의 게이트 사이에 결합된 제 2 의 바이어스된 트랜지스터(122),
    제 1의 바이어스된 트랜지스터(112)와 제 1 안티 퓨즈(100)의 제 2 플레이트 사이에 결합된 제 3의 바이어스된 트랜지스터(110), 및
    제2 의 바이어스된 트랜지스터(122)와 제 2 안티 퓨즈(102)의 제 2 플레이트 사이에 결합된 제 4의 바이어스된 트랜지스터(120)를 포함하는 시스템.
  10. 제 18 항에 있어서, 제 1 및 제 2 안티 퓨즈(100,102)들의 어느 하나는 여분의 메모리 셀이 메모리 디바이스(200)내의 결함있는 메모리 셀을 대체하도록 하기 위해 메모리 디바이스(200)의 여분의 메모리 셀에 결합된 시스템.
  11. 래치 회로(104)에 결합된 제 1 및 제 2 안티 퓨즈(100,102)를 포함하고, 안티 퓨즈들 중의 선택된 어느 하나가 프로그래밍 작동의 표적이 되는 안티 퓨즈 검출 회로의 안티 퓨즈 검출 방법에 있어서,
    안티 퓨즈들의 도전 상태를 차동적으로 검출하여 래치 회로의 래치된 상태가 안티 퓨즈들 중의 어느 것이 프로그래밍 동작의 표적이 되었는지를 나타내도록 하기 위해 래치 회로를 활성화시키는 단계를 포함하고,
    상기 래치 회로 활성화 단계는 제 1 및 제 2 안티 퓨즈들 사이에 결합된 단일 쌍의 교차 결합된 트랜지스터들(114,124)로서 안티 퓨즈들의 도전 상태를 검출하는 단계를 포함하는 것을 특징으로 하는 안티 퓨즈 검출 방법.
  12. 제 28 항에 있어서, 상기 래치 회로 활성화 단계는 제 1 및 제 2 안티 퓨즈들 사이에 결합된 단일 쌍의 교차 결합된 P 채널 트랜지스터들(114,124)로서 안티 퓨즈들의 도전 상태를 검출하는 단계를 포함하는 것을 특징으로 하는 안티 퓨즈 검출 방법.
  13. 제 28 항에 있어서, 상기 래치 회로 활성화 단계는 양의 전압 전원을 안티 퓨즈들 사이에 결합된 제1 의 P 채널 트랜지스터(114)와 제 2 의 P 채널 트랜지스터(124) 의 각각의 드레인에게 결합시키고, 제 1의 P 채널 트랜지스터(114)의 게이트는 제 2 의 P 채널 트랜지스터(124)의 소스 및 제 2 노드(B)에 결합되고, 및 제 2 의 P 채널 트랜지스터(124)의 게이트는 제 1 의 P 채널 트랜지스터의 소스와 제 1 노드(A)에 결합되는 안티 퓨즈 검출 방법.
  14. 제 30 항에 있어서,
    제 1 안티 퓨즈(100)를 제 1 안티 퓨즈에 결합된 프로그램 회로들(126,128,130)에 의해 프로그램하는 단계,
    래치 회로의 제 1 노드(A) 및 제 2 노드(B) 상의 전압 전위를 제 1의 한 쌍의 바이어스된 트랜지스터(112,122)들에 의해 감소시키는 단계, 및
    제 1 및 제 2 안티 퓨즈의 양단에 걸린 전압 전위를 제 2 의 한 쌍의 바이어스된 트랜지스터(110,120)들에 의해 감소시키는 단계
    를 더 포함하는 안티 퓨즈 검출 방법.
  15. 제 28 항에 있어서,
    집적 회로 메모리 디바이스(200)의 결함 있는 메모리 셀들을 검출하는 단계,
    결함 있는 메모리 셀들을 대체하기 위한 여분의 메모리 셀들을 선택하는 단계, 및
    선택된 여분의 메모리 셀들로 어드레스하기 위해, 제 1 안티 퓨즈를 포함하는 메모리 디바이스(200)의 다수의 안티 퓨즈들 중에서 선택된 것들을 프로그램하는 단계를 더 포함하는 안티 퓨즈 검출 방법.
  16. 제 28 항에 있어서,
    래치 회로(104)로부터 제 1 안티 퓨즈(100)들을 전기적으로 절연시키는 단계, 및
    제 1 안티 퓨즈(100)의 제 1 플레이트(106)와 제2 플레이트(108) 사이에 제 1 플레이트(106)와 제 2 플레이트(108) 간의 도전 경로를 생성하기에 충분한 전위차를 갖는 전압을 결합시키는 단계
    를 더 포함하는 안티 퓨즈 검출 방법.
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9600384D0 (en) * 1996-01-09 1996-03-13 Nyfotek As Dna glycosylases
US5812477A (en) * 1996-10-03 1998-09-22 Micron Technology, Inc. Antifuse detection circuit
GB2318228B (en) * 1996-10-09 2000-08-09 Ericsson Telefon Ab L M Trimming circuit
EP1068296B1 (en) 1998-03-31 2011-08-10 Geron Corporation Compositions for eliciting an immune response to a telomerase antigen
JP2000011684A (ja) * 1998-06-18 2000-01-14 Mitsubishi Electric Corp 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置
US6240033B1 (en) 1999-01-11 2001-05-29 Hyundai Electronics Industries Co., Ltd. Antifuse circuitry for post-package DRAM repair
US6219215B1 (en) 1999-04-30 2001-04-17 International Business Machines Corporation Chip thermal protection device
KR100616215B1 (ko) * 1999-12-29 2006-08-25 주식회사 하이닉스반도체 안티퓨즈를 이용한 리페어 회로
KR100376265B1 (ko) * 1999-12-29 2003-03-17 주식회사 하이닉스반도체 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로
US6208549B1 (en) * 2000-02-24 2001-03-27 Xilinx, Inc. One-time programmable poly-fuse circuit for implementing non-volatile functions in a standard sub 0.35 micron CMOS
JP2002133895A (ja) * 2000-08-17 2002-05-10 Toshiba Corp アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法
US6525955B1 (en) * 2001-12-18 2003-02-25 Broadcom Corporation Memory cell with fuse element
US6383924B1 (en) * 2000-12-13 2002-05-07 Micron Technology, Inc. Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials
US6417695B1 (en) 2001-03-15 2002-07-09 Micron Technology, Inc. Antifuse reroute of dies
US6426668B1 (en) 2001-03-22 2002-07-30 International Business Machines Corporation Imbalanced sense amplifier fuse detection circuit
US6384666B1 (en) 2001-03-23 2002-05-07 International Business Machines Corporation Antifuse latch device with controlled current programming and variable trip point
US7142577B2 (en) * 2001-05-16 2006-11-28 Micron Technology, Inc. Method of forming mirrors by surface transformation of empty spaces in solid state materials and structures thereon
US6628561B2 (en) * 2001-08-30 2003-09-30 Micron Technology, Inc. Small anti-fuse circuit to facilitate parallel fuse blowing
US6704236B2 (en) * 2002-01-03 2004-03-09 Broadcom Corporation Method and apparatus for verification of a gate oxide fuse element
US6693819B2 (en) * 2002-01-08 2004-02-17 Broadcom Corporation High voltage switch circuitry
US6549063B1 (en) * 2002-01-11 2003-04-15 Infineon Technologies Ag Evaluation circuit for an anti-fuse
US20040176483A1 (en) * 2003-03-05 2004-09-09 Micron Technology, Inc. Cellular materials formed using surface transformation
FR2835947A1 (fr) * 2002-02-11 2003-08-15 St Microelectronics Sa Extraction d'un code binaire a partir de parametres physiques d'un circuit integre
US6943065B2 (en) * 2002-03-25 2005-09-13 Micron Technology Inc. Scalable high performance antifuse structure and process
US7132348B2 (en) * 2002-03-25 2006-11-07 Micron Technology, Inc. Low k interconnect dielectric using surface transformation
JP2004022736A (ja) 2002-06-14 2004-01-22 Nec Electronics Corp 不揮発性ラッチ回路および半導体装置
US6995601B2 (en) * 2004-01-14 2006-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Fuse state detection circuit
US7054216B2 (en) * 2004-03-17 2006-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Programmable MOS device formed by hot carrier effect
US7149114B2 (en) * 2004-03-17 2006-12-12 Cypress Semiconductor Corp. Latch circuit and method for writing and reading volatile and non-volatile data to and from the latch
US7342836B2 (en) * 2004-09-24 2008-03-11 Cypress Semiconductor Corporation One time programmable latch and method
US7276955B2 (en) * 2005-04-14 2007-10-02 Micron Technology, Inc. Circuit and method for stable fuse detection
US7426142B1 (en) 2005-05-05 2008-09-16 Cypress Semiconductor Corporation Device and method for sensing programming status of non-volatile memory elements
KR100687042B1 (ko) * 2005-05-31 2007-02-26 삼성전자주식회사 안티퓨즈 회로 및 안티퓨즈 방법
US7224630B2 (en) * 2005-06-24 2007-05-29 Freescale Semiconductor, Inc. Antifuse circuit
US7215586B2 (en) * 2005-06-29 2007-05-08 Micron Technology, Inc. Apparatus and method for repairing a semiconductor memory
US8072834B2 (en) 2005-08-25 2011-12-06 Cypress Semiconductor Corporation Line driver circuit and method with standby mode of operation
US7339848B1 (en) 2005-11-03 2008-03-04 Cypress Semiconductor Corporation Anti-fuse latch circuit and method including self-test
US7741865B1 (en) * 2006-03-07 2010-06-22 Lattice Semiconductor Corporation Soft error upset hardened integrated circuit systems and methods
US7859925B1 (en) 2006-03-31 2010-12-28 Cypress Semiconductor Corporation Anti-fuse latch self-test circuit and method
JP4191202B2 (ja) * 2006-04-26 2008-12-03 エルピーダメモリ株式会社 不揮発性記憶素子を搭載した半導体記憶装置
KR100855467B1 (ko) * 2006-09-27 2008-09-01 삼성전자주식회사 이종 셀 타입을 지원하는 비휘발성 메모리를 위한 맵핑장치 및 방법
US7821859B1 (en) 2006-10-24 2010-10-26 Cypress Semiconductor Corporation Adaptive current sense amplifier with direct array access capability
KR100845407B1 (ko) * 2007-02-16 2008-07-10 매그나칩 반도체 유한회사 원-타임-프로그래머블 셀 및 이를 구비하는 ｏｔｐ 메모리
US7859906B1 (en) 2007-03-30 2010-12-28 Cypress Semiconductor Corporation Circuit and method to increase read margin in non-volatile memories using a differential sensing circuit
US7881118B2 (en) * 2007-05-25 2011-02-01 Cypress Semiconductor Corporation Sense transistor protection for memory programming
TWI355046B (en) * 2007-07-10 2011-12-21 Nanya Technology Corp Two bit memory structure and method of making the
TWI393145B (zh) * 2007-10-29 2013-04-11 Elpida Memory Inc 具有反熔絲電路之半導體裝置及將位址寫入至反熔絲電路的方法
JP5350912B2 (ja) * 2009-04-13 2013-11-27 セイコーインスツル株式会社 光検出回路及び電子機器
JP2012109329A (ja) * 2010-11-16 2012-06-07 Elpida Memory Inc 半導体装置及びその制御方法
JP2015026709A (ja) * 2013-07-26 2015-02-05 マイクロン テクノロジー， インク． 半導体装置
US10276239B2 (en) * 2017-04-27 2019-04-30 Ememory Technology Inc. Memory cell and associated array structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0511560A2 (en) * 1991-04-30 1992-11-04 International Business Machines Corporation Low voltage programmable storage element

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3818556A1 (de) 1988-06-01 1989-12-07 Pfeiffer Vakuumtechnik Magnetlager fuer eine schnell rotierende vakuumpumpe
US4995004A (en) * 1989-05-15 1991-02-19 Dallas Semiconductor Corporation RAM/ROM hybrid memory architecture
US5166556A (en) 1991-01-22 1992-11-24 Myson Technology, Inc. Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits
JP2829156B2 (ja) * 1991-07-25 1998-11-25 株式会社東芝 不揮発性半導体記憶装置の冗長回路
US5241496A (en) * 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US5110754A (en) * 1991-10-04 1992-05-05 Micron Technology, Inc. Method of making a DRAM capacitor for use as an programmable antifuse for redundancy repair/options on a DRAM
US5200652A (en) * 1991-11-13 1993-04-06 Micron Technology, Inc. Programmable/reprogrammable structure combining both antifuse and fuse elements
US5257222A (en) * 1992-01-14 1993-10-26 Micron Technology, Inc. Antifuse programming by transistor snap-back
US5471426A (en) * 1992-01-31 1995-11-28 Sgs-Thomson Microelectronics, Inc. Redundancy decoder
US5257225A (en) * 1992-03-12 1993-10-26 Micron Technology, Inc. Method for programming programmable devices by utilizing single or multiple pulses varying in pulse width and amplitude
US5325054A (en) * 1992-07-07 1994-06-28 Texas Instruments Incorporated Method and system for screening reliability of semiconductor circuits
DE69326154T2 (de) * 1993-11-30 2000-02-24 St Microelectronics Srl Integrierte Schaltung für die Programmierung einer Speicherzelle eines nicht flüchtigen Speicherregisters
US5426614A (en) 1994-01-13 1995-06-20 Texas Instruments Incorporated Memory cell with programmable antifuse technology
US5440246A (en) * 1994-03-22 1995-08-08 Mosel Vitelic, Incorporated Programmable circuit with fusible latch
US5680360A (en) * 1995-06-06 1997-10-21 Integrated Device Technology, Inc. Circuits for improving the reliablity of antifuses in integrated circuits
US5689455A (en) * 1995-08-31 1997-11-18 Micron Technology, Inc. Circuit for programming antifuse bits
US5786710A (en) * 1995-12-29 1998-07-28 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
US5793775A (en) * 1996-01-26 1998-08-11 Micron Quantum Devices, Inc. Low voltage test mode operation enable scheme with hardware safeguard
US5631862A (en) * 1996-03-05 1997-05-20 Micron Technology, Inc. Self current limiting antifuse circuit
US5734617A (en) * 1996-08-01 1998-03-31 Micron Technology Corporation Shared pull-up and selection circuitry for programmable cells such as antifuse cells
US5812477A (en) * 1996-10-03 1998-09-22 Micron Technology, Inc. Antifuse detection circuit
US5768179A (en) * 1996-10-11 1998-06-16 Xilinx, Inc. Antifuse load sram cell
US6020777A (en) * 1997-09-26 2000-02-01 International Business Machines Corporation Electrically programmable anti-fuse circuit
US6016264A (en) * 1998-05-26 2000-01-18 Vanguard International Semiconductor Corporation Antifuse programming and detecting circuit
US5892716A (en) * 1998-06-04 1999-04-06 Micron Technology, Inc. Method and apparatus for global testing the impedance of a programmable element
KR100359856B1 (ko) * 1998-06-30 2003-01-08 주식회사 하이닉스반도체 앤티퓨즈를갖는내부전압발생기
KR100321167B1 (ko) * 1998-06-30 2002-05-13 박종섭 앤티퓨즈로미세조정되는기준전압발생기
KR100321168B1 (ko) * 1998-06-30 2002-05-13 박종섭 앤티퓨즈를갖는리던던시회로의리페어회로
KR100359857B1 (ko) * 1998-06-30 2003-01-08 주식회사 하이닉스반도체 크로스커플드피드백루프를갖는앤티퓨즈의프로그래밍회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0511560A2 (en) * 1991-04-30 1992-11-04 International Business Machines Corporation Low voltage programmable storage element

Also Published As

Publication number Publication date
US6084814A (en) 2000-07-04
US6625080B2 (en) 2003-09-23
US6181627B1 (en) 2001-01-30
ATE249675T1 (de) 2003-09-15
US6633506B2 (en) 2003-10-14
KR20000048888A (ko) 2000-07-25
WO1998014953A1 (en) 1998-04-09
EP0929899A1 (en) 1999-07-21
US20020060941A1 (en) 2002-05-23
US5812477A (en) 1998-09-22
DE69724803T2 (de) 2004-04-01
JP3459968B2 (ja) 2003-10-27
JP2000503794A (ja) 2000-03-28
DE69724803D1 (de) 2003-10-16
EP0929899B1 (en) 2003-09-10
US20020021610A1 (en) 2002-02-21
AU4669497A (en) 1998-04-24

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