KR100205448B1 - 테스트 모드를 지시하기 위한 플래그를 가지는 반도체 메모리 - Google Patents

테스트 모드를 지시하기 위한 플래그를 가지는 반도체 메모리 Download PDF

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Abstract

정상 동작 모드와 특별 동작 모드(즉, 특별 테스트 모드)를 가진 집적 회로가 개시되어 있다. 특별 테스트 모드는, 어느 단자에 단일의 과전압 출현에 의해서 동작되기보다는, 복수의 과전압 출현과 같은 일련의 신호에 의해서 동작됨으로써, 잡음이나 회로에 대한 전력 강하 및 전력 상승등으로 인하여 비의도적으로 특별 테스트 모드에 진입할 가능성은 감소된다. 하나의 특별 테스트 모드를 동작시키기 위한 본 발명의 회로는 일련의 D-플립플롭을 포함하는데, 이들의 각각은 다른 단자에 인가되는 특정 논리 레벨과 함께 과전압 조건의 검출시에 클럭킹되며, 복수의 특별 테스트 모드를 동작시키고자 하는 경우에는 복수의 플립플롭 시리즈를 설치하면 된다. 다른 하나의 특징으로서, 회로의 전력 상승 기간에 상기 테스트 모드에의 진입을 폐쇄하는 전력-온 리세트 회로가 설치되어 있다. 테스트 모드의 진입에 관한 승인은 출력 단자에서 "저"임피던스가 나타나는 것에 의해 이루어지며, 이 동안에 회로는 동작되지 않는다. 회로의 칩 동작 상태에서는 회로는 테스트 모드에서 벗어나게 된다. 일단 테스트 모드에 진입한 상태에서는, 회로 출력 동작 단자는 칩 동작 기능을 제공할 수 있게 된다.

Description

테스트 모드를 지시하기 위한 플래그를 가지는 반도체 메모리
제1도는 본 발명의 실시예를 포함하는 메모리 소자의 블럭도.
제2a도는 제1도의 메모리 소자내의 테스트 모드 동작 회로를 나타낸 블록도.
제2b도 및 제2c도는 제1도의 테스트 모드 동작 회로의 다른 실시예를 나타낸 블럭도.
제3도는 제2a도의 테스트 모드 동작 회로 내부의 과전압 검출회로를 나타낸 계략적 회로도.
제4a도는 제2a도의 테스트 모드 동작 회로 내에 사용될 수 있는 그 안에 내부 리세트 회로를 포함한 전력-온 리세트 회로(power-on reset circuit)의 제1실시예를 나타낸 개략적 회로도.
제4b도 및 제4c도는 제4a도의 전력-온 리세트 회로에 포함되는 내부 리세트 회로의 다른 실시예를 나타낸 개략적 회로도.
제5a도는 제2a도의 테스트 모드 동작 회로내의 평가 논리부를 나타낸 개략적 회로도.
제5b도, 제5c도 및 제5d도는 제2a도의 테스트 모드 동작 회로내의 평가 논리부의 다른 실시예를 나타낸 개략적 회로도.
제6도는 제2a도의 테스트 모드 동작 회로내에 사용되는 D-플립플롭을 나타낸 개략적 회로도.
제7도는 제8도 및 제9도는 제1도에 도시된 메모리 소자에 사용되는 제2a도의 테스트 모드 동작회로의 동작을 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 10 : 메모리 어레이
11 : 어드레스 버퍼 12 : 서브 어레이
14 : 행 디코더 15 : 버스
16 : 입/출력회로 및 열 디코더 17 : 제어 라인
18 : 국부 테이터 라인 20 : 출력 테이터 버스
22 : 출력 버퍼 28 : 병렬 테스트 회로
29 : 테스트 모드 동작 회로 30, 30a : 평가논리부
32 : 과전압 검출부 34 : 입력 버퍼
40 : 전력-온 리세트 회로 42 : 래치 회로
48 : 타임 스위치 60, 60a, 60b : 리세트 회로
90, 92 : 플립플롭 110 : 드라이버(driver)
본 발명은 반도체 메모리 분야에 관한 것으로, 특히 상기한 메모리에 있어서 특별 테스트 모드에의 진입에 관한 것이다.
최근의 고집적 메모리, 예컨데 220비트(1 메가 비트)이상의 등속도호출 메모리에 있어서는, 메모리의 기능과 모든 비트의 타이밍을 테스트하는데 소요되는 시간과 장비가 제조원가의 상당한 부분을 차지하고 있다. 따라서 상기한 바와같은 테스트에 소요되는 시간이 늘어나게 되며, 제조원가도 상승하게 된다. 이와 마찬가지로, 메모리 테스트에 소요되는 시간이 줄어들게 되면, 메모리의 제조원가도 역시 줄어들게 된다. 대체로, 메모리 장치의 생산은 대량으로 행하여지기 때문에, 생산되는 메모리 장치의 막대한 양을 고려해 볼 때 각 메모리 장치에 관하여 단 몇초만를 절약하더라도 상당한 원가 감소 및 자본 투입의 방지의 결과를 얻을 수 있다.
등속도호출 메모리(RAM)는 메모리내의 각 비트에 대한 데이터의 기록 및 판독의 필요성에 기인하여, 더우기 RAM 은 패턴 감도로 인한 빈번한 고장을 일으키는 점에 기인하여, 상당한 테스트 비용을 필요로하고 있다. 패턴 감도의 고장 발생은, 저장데이터 상태를 보존하는 비트의 능력이 그 기억된 데이터 상태에 의존할 뿐만 아니라 측정 대상인 특정 비트에 물리적으로 인접한 비트에 대한 작용에 의존하고 있다는 점에서 기인하고 있다. 이로 인하여, RAM에 관한 테스트 시간은 그집적도(즉, 저장에 활용될 수 있는 비트 갯수)에 대하여 선형적인 관계를 갖게 될뿐만 아니라, 몇몇 패턴 감도의 테스트 시간은 비트 갯수의 제곱(또는 3/2 역승 )에 함수 관계를 갖는다. 분명한 것은 RAM 장치의 집적도가 증가됨(대개는 전세대에서 차세대로 넘어감에 따라 4배로 증가됨)에 따라, 생산 공정에 있어서, 각 RAM 장치의 개개의 비트를 테스트 하는데 소요되는 시간은 급속한 비율로 증가하고 있다.
한편, 상기한 메모리 칩 이외에도, 많은 기타의 집적회로는 자체적으로 칩상의 메모리를 활용하고 있다. 이러한 집적회로의 실례로는, 최근의 마이크로프로세서 및 마이크로컴퓨터 그리고 매몰형 메모리를 내장한 게이트 어레이와 같은 주문 소자등을 들 수 있다. 이러한 제품을 생산함에 있어서는, 그 메모리 부분의 테스트에 소요되는 시간과 장비를 포함하여, 상기한 바와같은 원가상의 압박을 받고 있다.
RAM 과 같은 반도체 메모리의 테스트에 소요되는 시간과 장비를 감소시키기 위해 종래에 사용되어온 해결책은 "특별 테스트 모드 "를 이용하는 방안이 있는데, 이 모드에서 메모리는 그의 정상동작과는 다른 특별 동작에 진입하도록 되어 있다. 이와 같은 테스트 모드하에서의 메모리의 동작은 그의 정상 동작과는 상당한 차이를 가지고 있는바, 예컨데 내부 테스팅 동작은 동작상의 제한 요소에 구속받지 않고 실행될 수 있다.
특별 테스트 모드의 일정상예로는 내부적 "병렬"(즉, 병렬 비트)테스트 모드를 들 수 있다. 종래의 병렬 테스트 모드는 단일 주기내에 하나 이상의 메모리 장소에 대한 호출을 가능하게 하며, 여기서는 공통의 데이터가 복수의 메모리 장소에 동시적으로 기록 및 판독될 수 있게 된다. 복수의 입/출력 단자를 가진 메모리에 있어서는, 병렬 테스트 동작을 수행하기 위해서, 상기한 테스트 모드하에서 개개의 입/출력 단자에 대하여 복수 비트들이 호출되도록 되어 있다. 물론, 이러한 병렬 테스트 모드는 정상 동작시에 활용되지 않게 되는데, 그 이유는 메모리의 모든 용량을 활용하기 위해서는 사용자가 각각의 비트를 심지어 독립적으로 호출할 수 있어야 하기 때문이다. 그러한 병렬 테스팅의 실행을 바람직하게는 각각의 주기에 호출되는 복수 비트들이 서로 물리적으로 분리된 상태로 행하여지므로, 동시적으로 호출되는 비트간의 태턴 감도의 상호 작용은 거의 발생되지 않는다. 이러한 병렬 테스팅에 관한 설명은 IEEE Journal of Solid-State Circuits, Vol. SC-21, No 5(Oct. 1986), 페이지 635-642에 McAdams 외 수인이 기고한 "A 1-Mbit CMOS Dynamic RAM With Design-For-Test Functions"에서 볼 수 있다.
특정 메모리에 대해서는 기타의 특별 테스트 모드를 활용할 수 있다. 이러한 모드에서 실행될 수 있는 테스트의 실례로는, 메모리 셀의 데이터 보유 시간에 관한 테스트와, 메모리내의 특정 회로(예컨데 디코더나 감지 앰프등)의 테스트와, 회로의 일정 부분에 대하여 장치의 속성 [예컨대, 메모리가 동작 가능한 용장성 행 또는 열을 구비하고 있는지의 여부] 을 판정하기 위하여 행하는 질문등을 들 수 있다. 위에서 인용한 McAdams씨 등의 논문은 이와같은 특별 테스트 기능외에 기타의 특별 테스트 기능을 설명하고 있다.
물론, 메모리 장치가 상기한 바와같은 특별 테스트 모드하에 있을때에는, 이메모리 장치는 완전히 등속도로 호출할 수 있는 메모리로서 동작하지는 않는다. 예컨데 시스탬내에 그와같은 테스트 모드가 설정되어 있는 경우에 있어서, 실수로 인해 메모리가 어느 하나의 특별 테스트 모드로 되면, 그러한 메모리에서 기대할 수 있는 데이터의 저장 및 인출은 얻을 수 없게 된다. 예를들어, 병렬 테스트 모드에 있을 때, 메모리는 복수의 메모리 장소에 동일한 상태를 기록하게 된다. 따라서, 병렬 테스트 모드에서 어느 하나의 어드레스가 주어지면, 메모리는 단지 저장 데이터 상태에만 의존하는 것이 아니라 병렬 비교 동작의 결과에도 의존하는 데이터 상태를 출력하게 되어 있다. 더우기, 병렬 테스트 모드에서는 데이터가 기록 및 판독될 수 있는 상호 독립된 메모리 장소의 갯수를 필연적으로 감소시키도록 되어 있는바, 그 까닭은 4개 또는 그 이하의 메모리 장소가 동시에 호출되고 있기 때문이다. 따라서, 특별 테스트 모드의 동작은, 부주의에 의해 또는 비의도적으로 특별 테스트 모드에의 진입이 일어날 기회가 극소화 되도록 하는 방향으로, 실행되게 하는 것이 중요하다.
특별 테스트 모드에의 진입을 위한 종래의 기법은 원하는 동작을 나타내는 특별 단자를 사용하는 것을 포함하고 있다. 테스트 모드에의 진입을 간단한 종래 기술은 미국 특허 제4,654,849호에 기재된 바와같이, 정상 동작 모드 혹은 특별 테스트 모드(예컨대 병렬 테스트 모드)를 선택하기 위하여 주어진 단자에 "고"또는 "저"논리 레벨을 부여하는 것이다. 상기한 바와같은 주어진 단자를 이용하여 테스트 모드에 진입하는 다른 방안은 IEEE Journal of Solid-State Circuits, Vol. 23, No, 1,(Fed, 1988)페이지. 53-58에 Shimada의 수인이 기고한 "A 46-ns1-Mbit CMOS RAM"에 개시되어 있는데, 여기서는 기록 동작을 수행하면서 주어진 제어 난자에 "고"전압을 인가하여 테스트 모드를 동작시키도록 되어 있다. 이러한 종래 기술은 비교적 단순하지만, 정상 메모리 동작에 필요한 단자외에도 부가적인 단자를 필요로 하고 있다. 이와같은 부가적인 단자는 메모리를 웨이퍼 형태에서 시험하는 과정에서 사용될 수 있는 것이지만, 패키지 과정을 경유한 다음에 있어서 역시 특별 테스트 모드를 이용하는 과정에서는 마찬가지로 상당한 테스트 시간이 소요된다. 패키지 시험에 있어서 주어진 테스트 동작 단자를 사용하는 상기한 방법을 채용하기 위해서는, 패키지에 이러한 기능을 위한 핀이나 기타 외부 단자를 설치해야 할 필요가 있음은 물론이다. 그런데, 시스템 설계자는 회로의 패키지를 가능한 한 작게하고 아울러 회로의 접속을 가능한 한 축소시키는 것을 희망하고 있기 때문에, 테스트 모드의 진입을 위하여 주어진 핀을 사용하는 것은 바람직한 것이 못 된다. 또한, 테스트 모드의 진입을 위해 주어진 단자가 패키지 형태로 마련되어 있을 때에는, 메모리의 사용자는 상기 주어진 단자에 적절한 전압을 가해주어 시스탬 사용도중에 원치않은 테스트 모드의 진입을 방지하도록 주의를 기울이지 않으면 안된다.
특별 테스트 모드를 동작시키는 다른 방법으로는 정상동작 과정에서는 다른 용도로서 사용되는 하나 또는 그 이상의 단자에 과전압 신호를 사용하는 것이 있는데, 이러한 과전압은 미국특허 제4,654,849호 및 제4,860,259호(여기서는 어드레스 단자에 과전압을 이용하고 있음)에 기재된 바와같이, 테스트 모드가 동작되어야 함을 나타내는 것이다. 상기의 미국 특허 제4,860,259호는 또한, 열 어드레스 스트로브 단자에 과전압 조건이 인가된 후 연이어 위 단자의 전압이"저"논리 레벨로 하강하는 것에 응답하여, 동적 RAM 내에서 특별 테스트 모드를 동작시키는 방법을 개시하고 있다. 위에서 인용한 McAdams씨 등의 논문은, 클럭 입력핀에 과전압 조건이 인가된 상태에서 어드레스 입력에 대한 테스트 번호를 멀티플렉싱하는 과정을 포함한 테스트 모드 진입 방법을 개시하고 있는데, 어드레스 입력에 가해지는 테스트 번호는 복수의 특별 테스트 모드중의 어느 하나를 선택하는 것이다. 이와같은 과전압을 이용한 특별 테스트 모드의 동작 방법은 그의 부수적인 복잡성의 덕택으로 인하여, 테스트 모드를 동작시키기 위한 주어진 제어 단자를 이용하는 방법에 비하여, 부주의에 의한 특별 모드의 진입을 방지할 수 있는 또 하나의 안전 대책을 부가하게 되어 있다.
그러나, 어느 하나의 단자에 과전압 신호를 이용하는 방법이라도, 상기한 단자가 정상동작중에 일정한 기능을 가지고 있는 경우에 있어서는, 여전히 부주의에 의해 또는 비의도적인 특별 테스트 모드의 진입의심지어 우려는 남아 있다. 이러한 현상은, 이미 전력이 상승된 장소에 메모리 장치가 설치되는, 소위 메모리의 "핫트 소켓트(hot socket)"삽입중에 발생될 수 있다. 메모리 장치가 물리적으로 전압에 접촉되는 방법에 따라서, 테스트 모드를 동작시키기 위한 과전압 인가 단자가 특정 전압으로 바이어스된 이후에 전원 단자가 특정 전압으로 바이어스될 가능성도 있다. 그러한 단자를 위해 종래에 사용되어온 과전압 검출 회로는 단자 전압과 전원전압(또는 기준 전압)을 비교하도록 되어 있다. 그러나, "핫트 소켓트(hot socket)"삽입 과정에서는, 상기한 단자가 단자 전압에 비교되는 전원 전압에 이르기 전에 특별 테스트 모드동작 전압에 이르게 되면, 상기의 단자 전압은 실제의 전원전압보다 크지 않더라도 특별 테스트 모드를 동작시킬 가능성을 가지고 있다. 따라서, 단자에 인가되는 과전압 신호에 의해 특별 테스트 모드가 동작되도록 된 경우라도, "핫트 소켓트(hot socket)"조건에 의해 특별 테스트 모드가 여전히 비의도적으로 동작될 수 있다.
한편, 전원 전압이 메모리 장치에 도달하는 시간에 앞서서, 테스트 모드 선택을 위한 과전압 인가 단자에, 시스템내의 과도 현상에 따른 전압이 가해지게 되면, 메모리 장치의 전력 상승 도중에 있어서 상기한 유사한 종류의 비의도적인 특별 테스트 모드의 동작 현상이 일어날 수도 있다.
테스트 모드와 같은 특별 동작 모드는 비의도적으로 또는 우발적으로 진입될 가능성이 있기 때문에, '장치가 그러한 특별 동작 모드에 있음' 을 나타내는 장치 상태를 사용자에게 전송하게하는 것은 매우 유익하다. 이러한 전송이 없는 경우, 사용자는 장치가 특별 테스트 모드에 있는 사실을 알지 못한채, 오히려 장치가 정상 동작 모드에있는 것으로 착오하고 장치를 계속 동작시키게 될 수도 있다. 이러한 동작은 데이터의 손상을 가져올 수 있는바, 장치가 상술한 바와 같은 병렬 기록 및 판독 모드에 있는 경우에 있어서 입력 데이터가 복수의 메모리 장소에 기록되면 메모리에 미리 저장되어 있던 데이터가 손상된다. 만약 장치의 상태가 사용자에게 전송된다면, 사용자는 장치의 동작을 지속시키기에 앞서서 먼저 장치를 정상 동작 모드로 리세트시킬 수 있게 되므로, 상기한 바와같은 데이터의 손상은 예방되거나 적어도 최소화될 수 있다.
더우기, 상기한 바와 같은 전송은 메모리 장치의 생산자에게도 유익한 것이다. 만약 메모리 장치에 대한 제조 공정중의 테스트 과정에서 특별 테스트 모드의 테스트가 실패한 것으로 관측되면, 이는 메모리 장치에 대한 테스트가 실제로 실패하였음을 나타낼 수도 있고, 또는 메모리 장치에 관한 테스트 모드의 진입이 실패하였음을 나타낼 수 있다. 만약, 상기한 실패가 테스트 모드의 진입 실패로 인한 것이라면, 메모리 장치는 정상 동작 모드에서 수행되는 것과 같이 모든 테스트를 통과하여 모든 보증 사양을 충족시키는 것처럼 나타날 가능성이 있다. 이는 특히, 상술한 과전압 출현과 같은 비정규적 기술을 사용하여 메모리 장치를 테스트 모드로 한 경우이며, 상기한 비정규적 기술은 메모리 장치의 보증 동작 사양에 들어있지 않은 것이다. 따라서, 테스트 모드의 성공적인 진입에 관한 전송은 제조 공정에서의 테스트 정확도를 제고시켜 주는 결과를 가져오며, 결국 보증 사양에 속하는 계량된 제품을 만들 수 있게 한다.
또한, 특히 메모리 장치에 있어서 패키지 단자의 최소화는 생산자와 사용자에게 다 같이 요망되는 사항이다. 따라서, 특별 테스트 모드의 상태에 관한 전송을 위해 부가적인 단자를 설치하는 것은 바람직하지 않다.
이에, 본 발명의 목적은, 특별 테스트 모드에서의 상태를 그의 단자에 전송할 수 있는 회로를 제공하는데 있다.
본 발명의 다른 목적은, 상기한 바와같은 전송을 위해 부가적인 단자를 필요로하지 않는 회로를 제공하는데 있다.
본 발명의 또 다른 목적은, 특별 모드가 특별 테스트 모드로 되어 있는 상기한 회로 및 방법을 제공하는데 있다.
본 발명은 정상 동작 모드와, 특별 테스트 모드와 같은 특별 동작 모드를 가진 메모리 장치에 구체화될 수 있다. 이 메모리 장치는 출력 동작 회로를 포함하고 있는데, 이출력 동작 회로는, 특별 테스트 모드하에서, 그의 칩 동작 닫자에 의해 메모리 장치가 동작되지 않은 경우와 같은 예기치 못한 조건에서 메모리 장치의 출력 버퍼를 동작기키게 되어 있다. 출력 버퍼가 동작되면, 출력 버퍼는 "고"임피던스 상태를 나타낼 것으로 예상되던 기간에, "저"임피던스 상태를 나타낸다. 이에 따라, 사용자는 출력 버퍼의 상태를 조회하여 특별 테스트 모드에서의 상태를 측정할 수 있게 된다.
이하 제1도를 참조하여 본 발명의 실시예를 포함한 직접 회로 메모리(1)의 블록도를 설명한다.
메모리(1)는 예컨대 220또는 1,048,576개의 기억 장소(즉, 비트)를 가진 정적 등속도 메모리(SRAM)와 같은 집적회로 메모리이다. 이 실예에 있어서, 메모리(1)는 각각 8비트로 편성된 217(즉, 128K)의 어드레스 가능한 장소로 구성되는 넓은 워드 메모리로 되어 있다. 따라서, 예를들어 판독 동작에 있어서는, 어느 하나의 메모리 장소를 호출할 때, 8개의 입/출력 단자(DQO - DQ7)에는 8개의 데이터 비트가 나타나게 된다. 또한, 이 실예에서, 메모리(1)는 1024행 X 1024열을 가진 어레이(10)을 포함하고 있는데, 여기서 각각의 통상적 메모리 동작에 있어서는 8개의 열이 호출된다.
제1도의 메모리(1)에서, 어레이(10)는 8개의 서브-어레이(120- 127)로 구분되어 있는데, 각각의 버스 어레이는 1024행 및 128열을 가지고 있다. 활성동작중의 소비 전력을 감소시키기 위하여 본 실시예에서는 전력이 공급될 서브-어레이(12)의 선택이 소정의 메모리 어드레스(즉, 3 비트의 열 어드레서)에 의해 결정됨에 따라 단 하나의 서브-어레이(12)만이 각각의 활성 주기중에 전혀 공급을 받도록 되어 있다. 따라서, 이하에서 자세히 설명하는 바와같이, 판독과 같은 정상 메모리 동작중에는, 호출된 메모리 장소의 8비트 모두가 동일 서브 어레이(12)내에 위치하게 된다.
메모리(1)는 특정된 메모리 어드레스를 명시하는데 필요한 17개의 어드레스 비트를 수신하기 위한 17개의 어드래스 단자(AO-A16)를 구비하고 있다. 종래의 방식에 있어서, 이들 17개의 어드레스 단자로부터의 신호는 어드레스 버퍼(11)에 의해 버퍼된다. 이러한 버퍼링 동작 이후 10개의 어드레스 단자(A7-A16)에 대응하는 신호는 행 디코더(14)에 입력됨으로써, 어레이(10)내의 1024개의 행중에서 버스(15)를 통하여 행 디코더(14)에 의해 전력 공급을 받게 될 하나의 행을 선택하게 된다. 나머지 7개의 어드레스 단자(A7-A6)에 대응하는 신호는 입/출력회로 및 열 디코더(16)에 입력됨으로써, 제어 라인(17)을 통해 하나의 서브 어레이(12)를 선택함과 아울러 열 어드레스 값에 따라 희망하는 열을 선택하게 된다. 어드레스 버퍼(11)로 부터 행 디코더(14)와 입/출력 회로부 및 열 디코더(16)으로 어드레스 값을 전송하기 위하여 단일 라인들이 지명되지만, 많은 종래의 메모리는 디코딩의 용이성을 위하여, 각각의 비트의 진값과 보수값을 모두 각각의 디코더로 전송하게 되어 있다.
위에서 나타낸 바와 같이, 전력 소모를 감소시키기 위하여, 본 실시예에 따른 메모리(1)는 상기한 3개의 최상위 열 어드레스 비트에 따라 선택되는 단 하나의 서브-어레이(12)에 전력을 공급한다. 본 실시 예에서, 서브-어레이(12)내의 전력공급된 워드 라인의 이용을 제어하기 위하여 개개의 서브-어레이(12) 사이에는 리피터(repeater)(도시하지 않음)가 설치된다. 이리하여, 열 어드레스(특히 3개의 최상위 열 어드레스 비트)는 워드 라인의 이용을 제어하게 됨으로써, 선택된 서브어레이(12)내의 워드라인의 부분만이 메모리 동작 주기를 통하여 전력을 공급받게 되어 있다. 열디코더(16)는 또한 열 어드레스의 나머지 비트들의 값에 따라 선택된 256개열중에서 8개의 열을 선택하게 되어 있다.
본 실시예에서는 또한 활성 기간중의 전력소모를 감소시키기 위하여, 희망하는 메모리 비트와 관련된 서브어레이 내의 감지 증폭기(도시하지 않음)만이 전력을 공급 받도록 되어 있다. 이와같이 열 디코더(16)에 선택된 감지 증폭기들은 국부 데이터 라인(18)을 경유하며 입/출력 회로 및 열 디코더(16)와 연결되어지며, 이에 따라 어레이(10)내의 8개의 선택된 메모리 셀에 대하여 데이터의 판독 또는 기록 동작이 종래의 방법과 같은 과정을 통하여 수행될 수 있게 된다.
물론, 많은 다른 구성의 메모리(1)를 본문에 설명되는 본 발명에 접속되어 사용될 수 있다. 그러한 다른 구성의 일례로는, 정상 동작시에 단 하나의 비트가 입력 또는 출력 되어지는 1 비트형 메로리가 있다. 그외의 다른 예로서는, 개개의 서브-어레이가 하나의 입/출력 단자에 각각 연관되어 있는 넓은 워드 메로리라든가, 혹은 정상 동작 과정에서 전체의 어레이가 전력을 공급받게 되는 메모리를 사용할 수도 있다. 상기한 바와 같이 DRAM, EPROM 및 매몰형 메모리와 같은 각기 고유의 구성을 가진 여타의 메모리도 본 발명으로 부터 혜택을 얻을 수 있다.
아울러, 회로의 전기적 배치를 도시하는 본 발명의 실시예의 블럭도는 실제의 메모리(1)상의 회로의 물리적 배열 및 배치에 반드시 대응하는 것은 아니다. 메모리 칩 상의 서브-어레이(12)의 물리적 배열 및 배치는 제1도에 도시된 것에 대응하지 않을수도 있는데, 예컨데 8개의 서브-어레이(12)를 배치함에 있어서, 입/출력 회로 및 열 디코더(16)가 물리적으로 서브-어레이(12)들의 그릅사이에 위치하도록 하고, 마찬가지로 행 디코더(14)가 물리적으로 서브-어레이(12)들의 그룹 사이에 위치하도록 할 수 도 있다. 그러한 배열의 최적화는 본 기술분야에서 통상의 지식을 가진 자라면, 특정된 메모리의 설계 및 제조 공정을 위한 특별한 변수에 따라 결정될 수 있다.
메모리(1)의 입/출력 회로부 및 열 디코더(16)사이의 테이터 전송을 제어하기 위한 회로가 역시 제1도에 개략적으로 도시되어 있다. 물론, 종래와 같은 방법으로 메모리(1)의 동작을 제어하는 여타의 회로를 메모리(1)에 조합시키는 경우가 있는데, 도면의 명료성을 위하여 위와 관련한 회로는 제1도에 도시하지 않았다. 본 실시예에서는 8비트의 크기로 이루어진 출력 데이터 버스(2))는 판독 동작시 입/출력 회로 및 열 디코더(16)에 의해 구동되어, 메묄 어드레스에 따라 호출된 메모리 장소의 데이터 상태를 지니게 된다. 출력 테이터 버스(20)의 각각의 라인은 비-반전 출력 버퍼(22)에 인가되며, 이 버퍼는 메모리(1)의 사양에 따른 전압 레벨 및 전류를 가진 정확한 데이터 상태로써 출력 단자(DQ)를 구동하게 된다. 각각의 출력 버퍼(22)는 AND 게이트(26)의 출력 라인(24)상의 신호에 의해 동작된다. 이리하여 라인(24)상의 신호는 출력 데이터 버스(20)의 논리 레벨이 출력 단자(DQ)에 나타나도록 하거나, 혹은 출력 버퍼(22)가 출력 단자(DQ)에 대하여 "고"임피던스 상태를 나타나도록 제어하게 된다.
본 실시예에서, AND 게이트(26)은 4개의 입력을 가지고 있다. AND 게이트(26)의 제1입력은 AND 게이트(25) 및 OR 게이트(33)를 통하여 칩 동작 신호를 수신한다. AND 게이트(25)는 반전 입력단자(E1)및 비-반전 입력단자(E2)로부터 신호를 수신하게 되며, 단자(E1)가 "로우"상태 그리고 단자(E2)가 "하이"상태로 됨에 따라 라인(CE)상에 나타나는 AND 게이트(25)의 출력은 "하이"논리 레벨로 된다. 라인(CE)상에 나타나는 AND 게이트(25)의 출력은 OR 게이트(33)의 제1입력 단자로 접속되며, 한편 OR 게이트(33)는 그의 제2입력 단자를 통하여 후술하는 테스트 모드 동작 회로(29)의 출력 라인(T)상의 신호를 수신하게 된다. 정상 동작 중에 라인(T)은 "로우"논리 레벨로 되므로, OR 게이트(33)는 AND 게이트(25)의 출력라인(CE)의 상태를 그대로 출력하게 된다. 따라서, 본 실예에서 OR 게이트(33)의 출력dms 칩 동작 신호에 상응하여 메모리(1)와 출력 버퍼(22)를 동작시키게 된다. 물론, 본 기술 분야에서 널리 알려진 바와같이, 상기한 칩 동작 신호는 대용(代用) 가능한 복수 동작 신호의 논리적 조합체로부터 발생될 수 있으며, 또한 본 기술분야의 몇몇 회로에서 관례적으로 사용되고 있는 단일 칩 동작 단자로부터 발생될 수도 있다.
제1도에 도시된 바와같이 본 발명의 실시예에 따른 메모리(1)의 실시예에 있어서, 라인(CE)는 OR 게이트(19)의 일 입력 단자의 접속되어 있고, 이 OR 게이트의 출력은 입/출력 회로 및 열디코더(16)에 접속되어 그의 동작 및 불능을 제어하도록 되어 있다.
여타의 기능 불럭도 상기와 유사한 방법으로 OR 게이트(19)를 경유한 칩 동작 단자(E1)(E2)의 신호에 의해 제어되는데, 제1도에서는 이러한 제어 동작을 수행하는 회로의 접속 상태를 도시의 간명성을 고려하여 나타내지 않있다. OR 게이트(19)의 다른 입력 단자는 AND게이트(21)의 출력을 수신하는 바, 상기의 AND게이트(21)의 일 입력단자에는 테스트 모드 동작 회로(29)의 출력라인(T)이 인가되며, 또한 상기의 AND게이트(21)의 다른 입력 단자에는 출력인 동작 단자(OE)가 인가되어 있다. 상기한 구성에 의하면, 이하에서 상술한 바와같이, 출력 동작 단자(OE)는 메모리(1)가 테스트 모드로 될때 칩응 동작시키는 기능을 제공한다.
AND 게이트(26)의 제2 입력 신호는 단자(W_)에 수신되는 기록 동작 신호이다. 따라서, 기록 동작 단자(W_)가 판독 동작을 나타내는 "하이"논리 레벨로 됨과 동시에 AND 게이트(25)가 메모리(1)의 선택을 나타낼 때에는 AND 게이트(26)는 출력 버퍼(22)를 동작시킬 수 있게 된다. 이와는 반대로 기록 동작단자(W_)가 기록 동작을 나타내는 "로우"논리 레벨로 유지되는 동안에는, AND 게이트(26)은 "로우"논리 레벨을 갖게 됨으로써 출력 버퍼(22)의 출력을 "고"임피던스 상태로 만들게 될 것이다. AND 게이트(26)의 제3입력은 본 기술분야에 있어서 출력 단자를 동작 및 불능시키는데 관례적으로 사용되고 있는 출력 동작 단자(OE)의 신호이며, 이 출력 동작 신호의 사용은 복수개의 메모리(1)의 출력들이 논리 "합"결합 형태로 함께 결선되어 있는 경우에 특히 유용하다.
AND 게이트(26)의 제4 입력은 본 실시예에서는, 병렬 테스트 회로(28)에 의해 발생되는데, 이 병렬 테스트 회로는 메모리(1)의 특별 테스트 모드시 복수 데이터 워드의 비교 동작을 수행한다. 병렬 테스트 회로(28)는 입/출력 회로 및 열 디코더(16)으로부터 라인(30)을 통하여 복수의 8비트 테이터 워드를 수신하게 되며, 이들 데이터 워드는 각각 열 어드레스의 일부에 따라 어느 하나의 서브-어레이(12)로부터 판독되는 데이터에 해당한다. 병렬 테스트 회로(28)는 이들 복수의 데이터 워드의 비교를 수행하며, 그 비교의 성공 여부에 해당하는 신호를 라인(32)에 발생시킨다.
병렬 테스트 회로(28)에 대한 특별 테스트 모드가 여기에 접속된 라인(T)상의 "하이"논리 레벨에 의해 동작 될 때, 병렬 테스트 회로(28)는 라인(30)을 통하여 인가되는 복수의 테이터 워드의 비교를 수행하며, 그 비교의 성공여부에 해당하는 신호를 라인(32)에 발생시킨다. 본 실시예에서, 테스트 모드하에서 상기한 복수의 데이터 워드가 모두 동일한 데이터를 나타내면, 병렬 테스트 회로(28)에 의해 라인(32)는 "하이"논리 레벨로 구동되는 반면, 테스트 모드하에서 에러가 나타나면(즉, 비교되는 상기한 복수의 데이터 워드가 동일한 데이터를 나타내지 않을 때에는), 라인(32)은 "로우"논리 레벨로 구동된다. 출력 버퍼(22)가 메모리의 정상 동작중에 작동 가능하도록 하기 위해서는, 병렬 테스트 회로(28)는 메모리의 정상 동작중에는 하이 논리 레벨을 나타내며, 이때 병렬 테스트 회로(28)는 동작 상태에서 벗어나게 된다.
이하에서도 좀더 상세히 설명되겠지만, 특별 테스트 모드중에는, 라인(T)은 테스트 모드 동작회로(29)에 의해 "하이"논리 레벨로 구동된다. 이에 따라 OR 게이트(33)의 출력은 "하이"레벨로 상승하게 됨으로써, 단자 E1="로우", 단자 E2="하이"의 칩 동작 조건이 결여된 상태에서도 출력버퍼(22)의 동작을 가능하게 한다. 메모리(1)의 실시예에서, 상기한 칩 동작 조건은 후술하는 바와같이 특별 테스트 모드의 동작 불능을 유발시키게 된다. 따라서, 특별 테스트 모드가 동작됨에 따라 결과적으로 출력 동작 단자(OE)는 메모리(1)에 대한 칩 동작 기능을 부여하게 된다.
제1도에서 명백하여지는 바와같이, 메모리(1)는 공통 입/출력 메모리이며, 그의 단자(DQ)는 출력 데이터를 나타낼 뿐만 아니라 입력 데이터를 받아들이기도 한다. 이를 위해, 단자(DQ)는 입력버퍼(34)에 접속되어 있는바, 입력 버퍼(34)는 기록 동작중에 입력 데이터를 입력데이터 제어회로(36)에 제공하고, 이 입력 데이터 제어회로는 다시 상기의 입력 데이터를 입력 데이터 버스(38)을 통하여 입/출력 회로 및 열디코더(16)에 의해 선택된 메모리셀에 접송하게 된다. 상기한 출력버퍼(22)에 대한 제어방법에 유사한 방법으로, 입력버퍼(34)는 AND 게이트(42)에서 발생되는 라인(40)상의 동작 신호에 의해 제어되는바, 상기의 AND 게이트(42)는 단자(CE)로 부터의 칩 동작 신호와 단자(W_)로 부터의 기록 동작 신호(이는 인버터 44에 의해 반전된 것임)와의 논리적 AND 연산을 수행한다. 병렬 테스트 모드에 있어서, 입력 데이터는 종래와 같은 방법으로 복수의 메모리 장소를 동작시킴과 동시에 상기의 동일 입력 데이터를 거기에 기롭시킴으로써, 입/출력 회로 및 열디코더(16)에 의해 메모리(10)내의 복수의 메모리 장소에 기록될 수 있게 된다.
메모리(1)내에는, 또한 여러가지 특별 테스트 모드중의 어느 하나를 동작시키기 위하여 테스트 모드 동작 회로(29)가 설치되어 있다. 설명의 편의상, 제1 도에는 병렬 판독 및 기록에 상응하는 특별 테스트 모드로서 병렬 테스트 회로(28)가 도시되어 있다. 앞에서 인용한 바 있는 McAdams씨등의 논문에 기재된 바와같은 기타의 특별 테스트 모드도 역시 테스트 모드 동작 회로(29)에 의해 거기에 인가되는 입력신호에 따라 동작될 수 있다.
테스트 모드 동작 회로(29)는 어드레스 단자(A1)(A3)로부터 신호를 수신함과 아울러, AND 게이트(25)로 부터 인버터(27)를 통하여 라인(TRST)신호를 전달받는다. 이하에서 상세히 설명하는 바와같이, 단자(A1)가 특정 논리 상태에 있고 단자(A3)가 연속적인 과전압 조건하에 있게됨에 따라, 그리고 AND 게이트(25)가 메모리(1)의 동작 불능 상태를 나타내는 한, 테스트 모드 동작 회로(29)는 라인(T)상에 "하이"논리 레벨을 발생함으로써, 특별 테스트 모드 동작에의 진입을 본 실시예에 병렬 테스트 회로(28)및 여타의 특별 테스트 모드 회로에 표시하여준다.
[테스트 모드 동작 회로]
다음은 제2도를 참조하여 테스트 모드 동작 회로(29)의 구성을 상세히 설명한 것이다. 본 실시예에서는, 단자(A3)가 과전압 조건하에 있는 동안 단자(A1)의 논리 상태에 따라, 두개의 다른 특별 테스트 모드가 서로 배타적으로 동작 될 수 있게 되어있다. 여기서 주목할 것은, 테스트 모드 동작 회로(29)는 어드레스 버퍼(11)보다 먼저 단자(A3)의 논리 상태를 수신하게 되어 있으나, 이와는 달리 단자(A3)로부터 공급되어 버퍼(11)에서 완충된 값이 테스트 모드 동작 회로(29)에 전송되어도 무방하다.
테스트 모드 동작 회로(29)는 앞서 설명한 바와같이 입력 신호로서 라인(A1)(A3)(TRST)상의 신호를 수신한다. 또한, 테스트 모드 동작 회로(29)는 병렬 테스트 모드의 동작 여부를 나타내는 라인(T)신호를 병렬 테스트 회로(28)에 제공한다. 아울러, 테스트 모드 동작 회로(29)는 필요에 따라 메모리(1)내의 제2 특별 테스트를 동작시키기 위한 다른 하나의 출력 라인(T2)를 가지고 있다. 라인(T2)은 별도의 다른 특별 테스트를 수행하는데 필요한 메모리(1)내의 다른 테스트 회로에 접속되어지며, 상기한 다른 특별 테스트는 본 실시예에 있어서 라인(T) 신호에 의해 표시도는 병렬 테스트 기능과는 상호 배타적으로 수행되어진다. 제2도에는 단지 2개의 배타적 특별 테스트 모드만이 도시되어 있지만, 테스트 모드 동작 회로(29)에 내장되는 논리부의 간단한 확장과 더불어 이러한 부가적인 특별 테스트 모드의 선택을 위한 부가적인 어드레스 입력의 사용을 통하여, 그보다 많은 특별 테스트 기능이 동작 될 수 있음은 물론이다. 상기한 바와같은 확장은 본 기술분야에 통상의 지식을 가진자이라면 본 명세서를 참조하여 용이하게 실시할 수 있는 것으로 생각된다. 또한, 테스트 모드 동작 회로(29)에 의해 동작되는 특별 테스트 모드들은 상호 배타적일 필요는 없으며, 어느 특정한 기능은 다른 테스트 기능과 협력하여 작동될 수 있는바, 예컨데 특정된 판독 기능은 다른 테스트 모드와 함께 동작 될 수 있는 한편, 이와는 별개로 병렬 테스트 모드는 상기의 특정된 판독 기능없이 단독으로 동작될 수 있도록 선택할 수도 있다.
테스트 모드 동작 회로(29)는 평가 논리부(30)를 포함하고 있는데, 이는 어드레스 단자(A1)로부터 제2도에서 A1으로 표시된 라인상에 신호를 받아들인다. 또한 평가 논리부(30)는 그의 입력으로서 칩 동작 회로로부터(즉, AND게이트로부터 인버터 27을 경유하여)라인 신호(TRST)를 수신함으로써, 칩동작 입력(E1)(E2)에 의해 메모리(1)가 선택될 때 특별 테스트 모드는 동작 불능되는 한편 동작 모드가 진입된다. 본 실시예에서, 평가 논리부(30)는 또 하나의 입력으로서 과전압 검출부(32)에서 발생되는 라인신호CKBHV를 수신한다. 과전압 검출부(32)는 대응 어드레스 단자로부터 라인신호(A3)를 수신하여 그 인가 전압이 과전압 조건하에 있는지의 여부를 판정한다.
한편, 테스트 모드 동작 회로(29)내에는 전력-온 리세트 회로(40)가 포함되어 있는데, 이 리세트 회로는 전원(Vcc)이 투입된 직후의 시점에서 평가 논리부(30)(및 메모리 1내의 기타 회로)에 라인(POR)를 통하여 동작 신호를 제공한다. 이하에서 상세히 설명하는 바와같이, 전력-온 리세트 회로(40)는 메모리(1)의 전력 투입기간 중에는 평가 논리부(30)를 통하여 테스트 모드에의 진입을 페쇄한다.
그리고, 테스트 모드 동작 회로(29)는 서로 직렬로 접속괸 D-플립플롭(90)(92)을 포함하고 있는데, 이들 플립플롭의 클럭 입력 및 리세트 입력은 상기한 평가 논리부에 의해 제어된다. 본 실시예에서는, 상기한 바와같이, 2개의 특정된 테스트 모드를 선택할 수 있게 한다. 테스트 모드 동작 회로(29)내에는 각각의 특별 모드를 선택할 수 있게 되어 있으며, 이를위해 테스트 모드 동작 회로(29)는 2쌍의 플립플롭(90)(92)를 포함하여, 이들 각쌍의 플립플롭은 드라이버(110)를 통하여 특정된 테스트 모드에 관하여 복수의 플립플롭(90)(92)시리즈　 설치되어 있으므로, 어느 하나의 특별 테스트 모드가 동작되기 위해서는 일련의 연속적인 신호(예컨데, 어드레스 단자 A3상에 있어서의 일련의 과전압 출현)가 제공되어야 하며, 단순히 하나의 과전압 출현으로는 동작되지 않는다.
어느 하나의 특별 테스트 모드를 동작시키는데 2개 또는 그 이상의 연속적인 과전압 출현 신호를 필요로 하는 사실로 말미암아 고도의 안정성이 확보되는 바, 에컨데 잡음, 전원 손실 및 복원, "핫트 소겟트"삽입이나 기타의 그러한 사건으로 인하여 상기한 특별 테스트 모드가 원치않게 진입되는 일은 없어지게 된다.
[과전압 검출]
다음에는 제3도를 참조하여 과전압 검출부(32)의 구성 및 동작이 상세하게 설명되어 있다.
다음 설명에서 명확히 이해될 수 있는 바와같이, 그의 출력라인(CKBHV)이"하이"논리 레벨로 상승하여 과전압 조건을 나타냄에 따라, 과전압 검출부(32)에서 검출되는 과전압 조건은, 단자(A3)에의 인가 전압이 접지전위 Vss 이하의 일정한 전압으로 되는 조건이다. 이와는 달리, 적절한 설계 변경를 가하면, 과전압 검출부(32)에서는 정극성 과전압 조건(즉, 단자 A3의 전압이 메모리 1에 대한 정극성 전원 전압Vcc보다 큰 일정한 값을 초과하게 되는 것)을 검출할 수 있다.
대응 어드레스 단자로 부터의 라인(A3)은 P채널 트랜지스터(340- 344)의 드레인에 접속된다. 본 실시예에 따르면, 상기한 P채널 트랜지스터(340- 344)는 다이오드 구조(즉, 그의 게이트가 그의 드레인에 접속된 구조)로 접속된 트랜지스터로 되어 있으며, 이들 트랜지스터는 서로 직렬로 연결되어 다이오드 체인을 형성하고 있다. 본 실시예의 과전압 검출부(32)에서는 5개의 트랜지스터(34)가 사용되고 있지만, 이렇게 사용되는 트랜지스터(34)의 갯수는 과전압 검출부(32)가 과전압 신호를 발생하게 되는 트립 전압(trip voltage)에 따라 달라진다. 사용되는 트랜지스터(34)의 갯수와 트랜지스터들의 한계 전압이 상기한 트립 전압 값을 결정하게 됨은 물론이다.
다이오드 체인을 형성하는 복수의 트랜지스터(34)의 최상단에 있는 트랜지스터(344)의 소스는 노드N1에서 P채널 풀업(pull-up)트랜지스터(36)의 드레인과 접속된다. 트랜지스터(36)의 소스는 전원Vcc에 연결되며 그의 드레인은 접지 전위Vss에 연결되어 있다. 트랜지스터(36)는트랜지스터(34)에 비하여 이들의 폭-길이의 비(W/L)에 있어서, 상대적으로 작은 트랜지스터이다. 예를들면 트랜지스터(36)의 W/L은 본 실시예에서 1/250정도이며, 트랜지스터(34)의 W/L 은 2정도이다. 따라서, 트랜지스터(34)가 도통 상태로 되어 이 상태를 계속 유지하고 있더라도, 트랜지스터(34)는 노드(N1)의 전위를 풀다운, 즉 하강시키게 된다.
한편, 본 실시예에 있어서, P채널 트랜지스터(38)의 드레인도 노드(N1)에 접속되어 있는데, 이 트랜지스터(38)의 소스는 Vcc에 접속되어 있고, 그의 게이트는 평가 논리부(30)(제2도 참조)에서 출력되는 라인 신호(RST_)에 제어되도록 되어 있다. 트랜지스터(38)는 트랜지스터(34)(36)에 비하여 상대적으로 큰 W/L(=8)을 갖는 트랜지스터로 구성되어 있으므로, 이 트랜지스터(38)가 도통 될때에는, 트랜지스터(34)가 도통 상태에 있음에도 불구하고, 노드(N1)는 상기의 트랜지스터(38)을 통하여 Vcc로 풀업된다. 따라서, 라인(A3)의 전압이 과전압 조건에 있을때라도, 트랜지스터(38)는 라인(RST)의 "로우"논리 레벨에 응답하여 과전압 검출부(32)의 상태를 리세트시킬 수 있게 된다.
노드(N1)는 종래의 반전 슈미트 트리거 회로(40)의 입력단자에 접속되어 있다. 슈미트 트리거 회로(40)는, 종래에서 동작하던 바와같이, 그의 전달 특성에 있어서 이력 특성(bysteresdis)을 구비하여 논리적 반전동작을 수행한다.
N채널 트랜지스터(42n)및 P채널 트랜지스터(42p)에 의해 제공되는 상기한 이력 특성은 과전압 검출부(32)에 안정성을 부여함으로써, 라인(A3)의 전압이 트립전압 근처에서 약간 변하더라도 과전압 검출부(32)의 출력은 "하이"논리 레벨과 "로우"논리 레벨사이에서 발진하지 않게 된다.
슈미트 트리거 회로(40)의 출력은 반전 버퍼(44)를 통하여 래치 회로의 입력단에 접속되어 있으며, 상기한 래치 회로는 서로 교차 결합된 인버터(46)(48)로 구성되어 있다. 인버터(46)의 입력은 인버터(44)의 출력을 수신하며, 인버터(46)의 출력은 과전압 검출부(32)의 출력에 해당하는 라인(CKBHV)을 구동한다. 인버터(48)의 입력은 인버터(46)의 출력에 접속되어 있으며, 인버터(48)의 출력은 인버터(46)의 입력에 접속되어 있다. 본 실시예에, 인버터(46)(48)는 모두 종래의 CMOS 인버터로 되어 있으며, 여기서 인버터(48)내의 트랜지스터들의 W/L(예컨데 이 W/L은 0.5임)은 인버터(46)내의 트랜지스터들의 W/L(예컨데 이 W/L은 2.0임)보다 훨씬 작게되어 있다. 이와같은 구조에 의하면, 라인(CKBHV)의 상태는 래치된 상태로 유지되면서, 인버터(44)(이 내부의 트랜지스터들 1.0 정도의 W/L을 가짐)는 비교적 용이하게 상기한 래치 상태를 다시 겹쳐 기록 할 수 있게 된다. 인버터(46)(48)에 의한 래치 상태의 존재로 인하여 부가적으로 과전압 검출부(32)에 안정성이 부여됨으로써, 라인(CKBHV)상의 출력에 있어서의 발진 현상은 트립 전압 근처에서의 라인(A3) 전압의 약간의 변동으로는 좀처럼 발생되지 않게 된다.
과전압 검출부(32)의 정상 동작 조건(즉, 단자 A3의 전압이 공칭 전압 범위내에 있을 때)에서는, 노드(N1)는 트랜지스터(36)에 의해 Vcc로 풀업된다. 이리하여 슈미트 트리거 회로(40)는 그 출력단에 "로우"논리 레벨을 갖게 되며, 이는 다시 인버터(44)(46)의 동작에 의해 라인(CKBHV)상에 "로우" 논리 레벨을 제공하게 된다. 인버터(48)는 인버터(46)과 함께, 라인(CKBHV)상의 "로우"논리 레벨을 래치한다. 이 조건은 후 술하는 바와같이 테스트 모드 동작 회로(29)를 통하여 메모리(1)의 잔여분에 대하여 "정상 동작 모드가 선택되었음"을 나타낸다.
특별 테스트 모드의 동작은 Vcc전압보다 충분히 작은 전압을 단자(A3)에 제공하여 노드(N1)를 풀다운시킴으로써 달성된다. 단자(A3)에 가해져야 할 트립전압 레벨은 트랜지스터(34)의 다이오드가 모두 순바이어스되는 전압을 결정하는 것에 의해 산출할 수 있다. 노드(N1)가 트랜지스터(36)에 의해 Vcc로 풀업되면, 단자(A3)전압이 하기의 전압 Vtrip과 동일하거나 그 이하로 될 때
Vtrip =Vcc - 5(VTP)
(여기서 VTP는 P채널 트랜지스터34의 한계 전압임),
본 실시예에서는 5개의 다이오드(34)가 모두 도통된다. 따라서, 예컨대 Vtp가 2.4V 정도이고, 공칭 전압 Vcc가 5.0V이면, Vtrip은 -7.0V정도의 값을 갖는다.
단자(A3)의 전압이 Vtrip과 동일하거나 그 이하로 될 때, 노드(N1)는 단자(A3)전압을 향해 풀다운된다. 이에 따라 슈미트 트리거 회로(40)는 그 출력단에 "하이"논리 레벨을 제공하며, 이는 다시 인버터(44)에 의해 반전된다.
위에서 설명한 바와같이 인버터(44)는 인버터(48)에 비해 충분히 크기 때문에 인버터(46)는 상태 변화를 일으켜 라인(CKBHV)상에 "하이"논리 레벨을 출력함으로써 테스트 모드 동작 회로(29)의 잔여분에 대하여 "단자(A3)가 과전압 조건하에 있음"을 나타내주게 된다.
과전압 검출부(32)는 다음 2가지 방법중 어느 하나의 방법에 의해 통상적 동작조건으로 리세트된다. 첫번째 방법으로는, 단자(A3)전압이 Vtrip이상으로 복귀할 때, 트랜지스터(34)는 부도통 상태로 되어 트랜지스터(36)로 하여금 노드(N1)를 Vcc로 풀업시키도록 하는 방안이다. 노드(N1)의 전압이 슈미트 트리거 회로(40)의 스위칭 전압에 도달하게 되면, 라인(CKBHV)상에는 다시 "로우"논리 레벨이 나타나게 된다.
이하에서 설명하는 바와같이, 본 발명의 실시예에 따른 메모리(1)의 동작에서는, 특별 테스트 모드에 진입하기 위해서 적어도 2번의 과전압 조건이 연속적으로 나타나야 하는 것을 필요로 하며, 따라서 이 방법은 과전압 검출부(32)를 리세트시키는 보통의 방법이다.
과전압 검출부(32)를 리세트시키는 제2의 방법은 라인(RST_)상의 "로우"논리 레벨에 응답하여, 트랜지스터(38)를 동작시키는 것이다. 라인(RST_)은 각종의 이벤트(event)에 의해 트리거되는 테스트 모드로 부터 정상 동작 모드로의 무조건적 전환에 응답하여, "로우"논리 레벨로 구동된다. 위에서 언급한 바와같이, 트랜지스터(34)가 도통되더라도 트랜지스터(38)는 노드(N1)를 풀업시킬 수 있는 정도로 크게 형성되어 있기 때문에, 슈미트 트리거 회로(40)및 인버터(44)(46)(48)는 라인(CKBHV)상에 다시 "로우"논리 레벨을 출력하는데 필요한 상태 천이를 일으킬 수 있게 된다. 제2도에서 보는 바와같이 라인(CKBHV)은 평가논리부(30)에 입력된다.
[전력-온 리세트]
본 발행의 실시예에 있어서, 평가 논리부(30)는 또한 그의 입력으로서 전력-온 리세트 회로(40)에서 출력되는 라인(POR) 신호를 수신한다. 전력-온 리세트 회로(40)의 기능은 메모리(1)의 전력 투입시 의도와는 무관하게 특별 테스트 모드에 진입하는 것을 방지하는 것이다. 따라서, 메모리(1)에 전력이 투입되고 있는 동안에는 전력-온 리세트 회로(40)는 이 사실을 라인(POR)을 통하여 평가 논리부(30)에 나탐낸으로써 어느 특정 테스트 모드에의 진입도 불능시키게 된다. 일단, 메모리(1)에 충분하게 전력이 투입되면, 전력-온 리세트 회로(40)는 이 사실을 라인(POR)을 통하여 평가 논리부(30)에 나타냄으로써 단자(A3)에 과전압 조건이 출현될 수 있게 하는 한편, 특별 테스트 모드에의 의도에 따른 진입을 위하여 부가적인 표시를 나타냄으로써 테스트 모드를 동작시킨다.
이하에는, 제4a도를 참조하여, 본 발명의 실시예에 따른 전력-온 리세트 회로(40)의 구성 및 동작을 설명한다. 전력-온 리세트 회로(40)는 전력 전압(Vcc)와 접지 기준전압(Vss)를 수신한다. Vcc 및 Vss는 CMOS 래지회로(42)내의 트랜지스터에 바이어스를 가한다. 래지회로(42)는 교차 결합된 COMS 인버터로 이뤄지는 종래의 래지회로와 동일 구성으로 되어 있으며, 아울러 Vcc와 교차 결합 노드(C1)사이에 접속되는 캐패시터(44)와 Vss와 잔여의 교차 결합 노드(C2)사이에 접속된 캐패시터(46)을 포함하고 있다. 후술하는 바와같이, 커패시터(44)(46)는 메모리(1)의 전력 투입시 래치회로(42)를 프리세트시킨다.
래지회로(42)는 그의 논리 상태를 교차 결합 노드(C2)에 접속된 일련의 인버터(72)스트링(string)을 경유하며, 라인(POR)에 전달한다. 상기한 스트링내의 인버터(72)의 갯수(본 실시예에의 경우는 6개)는 래치회로(42)의 스위칭 시점과 라인(POR)의 상태천이 시점간의 지연시간을 결정하게 된다. 인버터(72)의 스트링내에서, 캐패시터(50)의 하나의 극판은 노드(C2)로 부터 홀수번째의 인버터에 해당하는 인버터(72)의 입력 (본 실시예의 경우는, 노드(C2)로 부터 5번째의 인버터(72)의 입력)에 접속되어 있는 한편, 동 캐패시터의 다른 하나의 극판은 Vcc에 접속되어 있다. 또한 인버터(72)의 스트링내에서, 캐패시터(74)의 하나의 극판은 노드(C2)로 부터 홀수번째의 인버터(72)의 입력(본 실시예의 경우는, 노드(C2)로 부터 3번째의 인버터(72)의 입력)에 접속되어 있는 한편, 동 캐패시터의 다른 하나의 국판은 Vcc에 접속되어 있다. 캐패시터(74)는 전력-온 리세트 회로(40)의 동작을 안정화시키는 기능을 담당하며, 따라서 Vcc가 회로의 트립 전압 근처에서 약간 변동하는 경우에도 전력-온 리세트 회로(40)는 급속한 발진 동작은 하지 않게 된다. 아울러, 캐패시터(74)는 후술하는 바와같이 인버터(72)스트링의 동작을 이완시킨다.
전력-온 리세트 회로(40)는 Vcc와 Vss사이에 바이어스된 타임 스위치(48)를 포함하고 있다. P채널 트랜지스터(52)의 소스는 Vcc에 접속되어 있으며, 그의 게이트는 인버터(72)스트링에 접속되어 있는 캐패시터(50)의 극판과 접속되어 있다. 그리고 상기 트랜지스터(52)의 드레인은 N 채널 트랜지스터(54)의 드레인에 접속되어 있는 한편, 이 N 채널 트랜지스터의 게이트 Vcc에 그의 소스는 Vss에 접속되어 있다. 트랜지스터(52)의 W/L은 트랜지스터(54)의 W/L보다 비교적 큰 값을 가지며, 본 실시예에 있어서 전자 및 후자는 각각 10과 4의 값을 갖고 있다. 상기의 트랜지스터들(52)(54)의 드레인은 커패시터(56)의 하나의 극판 및 트랜지스터(58)의 게이트에 접속되어 있으며, 동 커패시터의 반대 극판은 Vss에 접속되어 있다. 이하의 동작 설명에서 보다 분명하게 이해되는 바와같이, 타임스위치(48)를 Vcc에 접속되어 있다. 그리고 상기의 트랜지스터(58)의 드레인은 래치회로(42)의 교차결합 노드(C1)에 접속되어 있고, 그의 소스는 Vss의 전원 상승직후 소정 시간동안 레치회로(42)로 하여금 그 상태 변화를 일으키게 만든다.
전력-온 리세트 회로 내에 래치회로(42), 타임 스위치(48)및 지연용 인버터(72)스트링을 설치하는 것은 종래에 있어서 관례적인 것이다. 그런데 제4a도에 도시된 리세트 회로(60)와 같은 리세트 회로를 내장하고 있지 않은 종래의 전력-온 리세트 회로는 전력 손실의 경우 전력-온 회로의 상태가 신속하게 리세트되지 않는다면, 일시적인 전력 손실이 일어날 때 부정확한 동작을 하게되는 경향이 있다. 만일 전력 공급이 손실되었다가, 전력-온 리세트 회로가 그의 정확한 초기 상태로 복귀할 시간을 갖기 이전에 다시 복원되면, 전력-온 리세트 회로는 즉시 회로의 잔여부분에 "전력-온"이 완전히 일어났음"을 나타내는 신호(이는 전력 손실 시점에서 출력하고 있던 신호와 동일한 것임)를 출력함으로써, 완전한 전원 상승에 도달하기 전에 회로의 정상 동작을 동작시킨다. 이는 회로의 잔여부분을 무작위의 원치 않는 상태로 초기화시키게 된다. 그러한 원치 않는 상태의 일례가 특별 테스트 모드이다.
그러나, 본 발명의 실시예에 의하면, 전력-온 리세트 회로(40)는 추가로 리세트 회로(60)을 포함하는 것에 의해, 전원 Vcc가 일정 레벨 이하로 하강할 때에는 전력-온 리세트 회로(40)의 상태를 완전하게 그리고 신속하게 리세트 시킬 수 있게 하고 있다. 상기한 리세트 회로(60)는 N 채널 트랜지스터(62)를 포함하고 있는데, 이 트랜지스터의 소스-드레인간의 통로는 래치회로(42)의 교차 결합 노드(C2)와 Vcc 사이에 접속되어 있으며, 그의 게이트는 캐패시터(66)의 하나의 극판에 결합되어 있다. 상기한 커패시터(66)의 다른 하나의 극판은 Vss에 접속되어 있다. 또한 트랜지스터(62)의 게이트는 트랜지스터(68)(70)의 소스에도 접속되어 있다. N 채널 트랜지스터(68)(70)의 각각의 드레인은 Vcc에 접속되어 있으며, 트랜지스터(68)의 게이트는 트랜지스터(62)의 게이트에 그리고 트랜지스터(70)의 게이트는 Vcc에 접속되어 있다. 리세트 회로(60)의 동작과 관련하여 뒤에서 설명하는 바와같이, 트랜지스터(62)는 그의 한계 전압이 트랜지스터(68)의 한계 전압보다 작게 되도록 구성하는 것이 바람직하다. 이는 동 기술분야에서 공지된 바와같이, 트랜지스터(62)(68)에 대하여 한계 조정 이온 주입을 서로 다르게 함으로써 달성될 수 있으며, 이와는 달리 트랜지스터(62)의 W/L 비율을 트랜지스터(68)의 W/L 보다 상당히 크게 만들어줌으로써 달성될 수 있다.
다음은 리세트 회로(60)을 포함하여 전력-온 리세트 회로(40)의 동작에 관하여 Vcc 단자에 아무런 전력이 공급되지 않은 상태에서 시작하여 메모리(1)에 온전히 전력이 공급되는 상태에 걸쳐서 설명한 것이다. Vcc가 무전력 조건으로부터 일정한 비율로 상승할 때, 교차 결합 노드(C1)(C2)에 각각 접속된 캐패시터(44)(46)의 작용으로 인하여, 래치회로(48)는 노드(C1)를 "하이"레벨로, 노드(C2)를 "로우"레벨로 하는 상태로 설정된다. 교차 결합 노드(C2)의 "로우" 논리 레벨은, 6개의 인버터(72)를 경유하여, 라인(POR)상에 "로우"논리 레벨을 제공한다. 이는 메모리(1)의 잔여부분, 특히 평가 논리부(30)에 "메모리(1)가 아직 충분하게 전력을 공급받지 않았음"을 나타내주는 것이다.
이는 메모리(1)가 특별 테스트 모드로 진입하는 것을 방지한다. 이러한 초기 상태에서 리세트 회로(60)내의 트랜지스터(60)는, 캐패시터(66)와 접속된 그 게이트에 트랜지스터(70)를 통하여 충분한 전압이 충전되어 있지 않기 때문에 "오프"상태로 유지된다.
전력 상승이 시작될 때에는 교차 결합 노드(C2)는 "로우"레벨로 되기 때문에, 상기 노드(C2)로부터 홀수 번째에 위치한 인버터(72)의 입력과 결합되어 있는 캐패시터(50)의 극판에 접속된 타임 스위치(48)내의 트랜지스터(52)의 게이트는 "로우"논리 레벨로 된다. 따라서 전력 상승기간 동안에 Vcc가 일정 레벨 이상으로 상승되면, 트랜지스터(52)는 "턴온"되며, 아울러 트랜지스터(52)는 트랜지스터(54)보다 훨씬 크기 때문에 트랜지스터(54)도 역시 "턴온"됨으로써 트랜지스터(52)(54)의 양 드레인의 접속 노드는 Vcc를 향해 풀업된다. 전력 상승에 따라 전원 Vcc가 일정 레벨 예컨데 3.3V 에 도달한 직후에는, 트랜지스터(58)의 게이트는 트랜지스터(52)의 드레인을 추종하기 때문에, 트랜지스터(58)도 역시 "턴온"되어 노드(C1)를 Vss를 향해 풀다운시키게 된다. 이에 따라 교차 결합 노드(C1)는 "로우"논리 레벨로 하강되어 레치회로(42)를 스위칭 시키므로 노드(C2)에는 "하이"논리 레벨에 나타나게 된다. 인버터(72)스트링내의 5번째 인버터의 입력에 있는 커패시터(50)를 충전하는 것을 포함하여 인버터(72)의 스트링을 통과하는데 필요한 기간이 경과된 다음에는, 라인(POR)은 "하이"논리 레벨로 상승함으로서 평가 논리부(30)을 포함한 메모리(1)의 잔여 부분에 "전력 상승이 발생되었음"을 나타낸다. Vcc가 트립 레벨에 도달한 시점과 라인(POR)상에 "하이"논리 레벨이 출력되는 시점 사이의 바람직한 지연 시간은 예컨데 10 나노초 정도가 좋다.
일단, 노드(C2)상의 "하이"논리 레벨이 인버터(72)의 스트링을 경유하게 되면, 캐패시터(50)는 트랜지스터(52)의 게이트를 "고"전압으로 만드는 상태로 충전되며, 이에 따라 P 채널 트랜지스터(52)는 "턴-오프"된다. 이때 그의 게이트에 Vcc가 인가되어 있는 트랜지스터(54)는의 동작으로 인하여, 트랜지스터(58)의 게이트는 풀다운되어 트랜지스터(58)를 "턴-오프"시키게 된다. 이에 따라 노드(C1)는 거기에 외부 구동 전압이 전혀 인가되지 않아도 래치회로(42)의 동작에 의해 "로우"논리 레벨로 유지된다. 그 결과, 리세트 회로(60)는, 전원 Vcc에 전압 손실이 있는 경우에 있어서 래치회로(42)를 용이하게 그 이전 상태로 리세트 시킬 수 있게 된다.
그리고, 전력 상승 이후에는, N 채널 트랜지스터(70)의 동작으로 인하여, 트랜지스터(62)의 게이트는 대략 Vcc-Vt70(여기서, Vt70은 트랜지스터 70의 한계 전압임)에 해당하는 전압으로 되며, 이는 다시 트랜지스터(62)를 "턴온"시키게 된다. 이에 따라, 노드(C2)는 트랜지스터(62)에 의해 Vcc에 연결되며, 트랜지스터(62)는 노드(C2)를 "하이"상태로 유지하는데 기여할 뿐만 아니라, 래치회로(42)의 동작에 의해 노드(C1)를 "로우"상태로 유지하는데 기여한다. 따라서, Vcc가 전력 상승된 채로 유지되어 있는 한, 래치 회로(42)는 상기 노드 상태를 그대로 유지하게 되며, 상기 전력 상승 상태는 라인(POR)에서 "하이"논리 레벨로 나타나게 된다.
그러나, 전원(VCC)의 전압이 그의 공칭 동작 레벨 이하의 어느 레벨로 하강하는 경우에는, 전력-온 리세트 회로(40)는 리세트 회로(60)의 의해 리세트 된다. Vcc가 0[V]를 향해 하강할 때, 트랜지스터(62)의 게이트 Vcc를 추종하면서 Vcc 전압보다 큰 대략 Vt68로 유지된다. 이 전압은, 전원 Vcc가 0[V]에 도달할 때, 트랜지스터(62)의 게이트에 그대로 유지되는데, 이와 같은 동작은 캐패시터(66)가 미리 Vcc-Vt70으로 충전되어 있고 아울러 트랜지스터(68)가 순바이어스된 다이오드로서 작용하고 있는 점에 기인하고 있다. 상술한 바와 같이, 트랜지스터(62)의 한계 전압은 트랜지스터(68)의 한계 전압보다 낮기 때문에, 전원 Vcc가 0[V]에 도달할 때, 트랜지스터(62)는 "턴온"된다. 이에 따라, 래치회로(42)의 교차 결합 노드(C2)는 "로우"논리 레벨(즉, 영볼트)로 되어있는 Vcc로 방전하게 된다.
제4a도의 회로를 대부분 CMOS로 구현하는데에는 P채널 트랜지스터 보다는 N 채널 트랜지스터(70)의 사용이 중요하다. CMOS에서 관례적으로 되어 있는 바와 같이, P채널 트랜지스터들이 그 안에 형성되는 N형 웰 영역은 Vcc로 바이어스 됨으로써, P채널 트랜지스터들의 소스-웰 접합은 순바이어스되지 않게 된다. 만약 트랜지스너(70)대신에 P채널 트랜지스터를 사용하게 되면(물론, 동일 기능을 수행하기 위해 그의 게이트느 트랜지스터(62)의 게이트에 접속됨), 전원 Vcc가 접지로 하강할 때, 트랜지스터(62)의 게이트는 Vt68보다는 순바이어스된 P-N접합 전압 강하(0.7V정도)로 클램프된다. 트랜지스터(62)의 한계 전압이 상기 전압 강하보다 크게 되면, 트랜지스터(62)는 도통되지 않고 리세트 회로(60)는 래치 회로(42)내의 노드(C2)를 급속히 방전하도록 동작하지 않게된다.
따라서, 바람직하게는 N 채널 트랜지스터(70)를 사용하는 것에 의해, Vcc가 하강할 때 트랜지스터(70)는 트랜지스터(62)의 게이트에 역바이어스 된 다이오드를 제공하여 트랜지스너(62)의 게이트를 Vt의 전압으로 하강시키게 된다.
Vcc가 하강할 때 노드(C2)가 접지로 방전되면 Vcc상의 전압 손실이 짧은 경우에 있어서도 전력-온 리세트 회로(40)은 정확하게 동작하게 된다. 전력-온 리세트 회로(40)의 올바른 동작이란, 전력 상승되었을 때, [다시 말해서 Vcc가 일정레벨 이상으로 일정시간(즉, 라인 POR이 "하이"는 리 레벨로 복귀하는 시간)동안 유지될 때까지] 소정의 시간동안 라인(POR)상에 "로우"논리 레벨을 발생하는 것이다. 그러한 동작을 위해서는, 제4a도의 회로에 있어서, 래치 회로(42)는, 전력 상승되었을때, 노드(C1)를 "하이", 노드(C2)를 "로우"로 하는 상태에 설정되어야 하며, 타임 스위치(48)는 그후 래치 회로(42)를 스위칭 시켜 라인(POR)상에 "하이"논리 신호를 발생시키게 된다. 일시적인 전력손실이 있는 경우에 있어서, 그후 올바른 전력-온 리세트 과정(및 특별 테스트 모드의 폐쇄)가 요망될 때, 리세트 회로(60)는 트랜지스터(62)를 통하여 노드(C2)(그리고 캐패시터 46)를 방전 시킴으로써 래치 회로(42)를 확실하게 리세트시키게 된다. 리세트 회로(60)에 의해 상기 방전 경로가 제공되지 않으면, 캐패시터(46)는 누설로 인하여 충분하게 방전되지 않게 되며, 그 결과 전원 Vcc에 일시적인 전압 손실이 있은 후 전력 상승이 되었을 때 노드(C2)는 다시 "로우"논리 레벨로 설정되어 버리게 된다.
그리고, 캐패시터(66)는 전력 상승이 개시될 때, 트랜지스터(62)의 "턴온"속도를 이완시키게 된다. 이로 말미암아, 바로 타임 스위치(48)의 동작에 의해서 래치 회로(42)는 트랜지스터(62)를 통해 노드(C2)를 너무 빠르게 충전시키게 하지 않고, 오히려 전력 상승되었을때 상태 변화를 하게 되 는 것이다. 따라서, 캐패시터(66)에 의해서, 리세트 회로(60)는 전력 상승 순서 동안에 전력-온 리세트 회로(40)의 동작에 지장을 주지 않게 된다.
다음은, 제4b도 및 제4c도를 참조하여, 리세트 회로(60)대신에 전력-온 리세트 회로(40)에 내장되는 다른 실시예의 리세트 회로(60a)(60b)의 구성과 동작을 상세히 설명한 것이다. 제4b도는 트랜지스터(62)를 포함한, 제1의 다른 실시예에 따른 리세트 회로(60a)를 도시한 것으로서, 상기 트랜지스터(62)의 소스-드레인 통로는 제4a도의 리세트 회로(60)내부에서 처럼 교차 결합 노드(C2)와 Vcc사이에 접속되며, 그의 게이트는 트랜지스터(60)의 소스단자에 접속된다. 그러나, 리세트 회로(60a)는, 제4a도의 리세트 회로(60)와는 달리, 트랜지스터(62)의 게이트와 Vss사이에 접속되는 캐패시터(66)를 포함하지 않는다. 트랜지스터(68)는, 제4a도의 경우에서와 같이, 다이오드 형태로 구성되어 그의 소스-드레인 통로는 Vcc와 트랜지스터(62)의 게이트 사이에 접속되어 있고 그의 게이트는 트랜지스터(62)의 게이트에 접속되어 있다. N 채널 트랜지스터(70)(71)는 다이오드 형태로 구성되어 Vcc와 트랜지스터(62)의 게이트 사이에 직렬로 접속되어 있는데, 그의 배열 방향에 있어서 양 트랜지스터들은 트랜지스터(62)의 게이트에 대하여 양(+)의 값을 갖는 Vcc로 순바이어스 되어 있다.
제4b도의 리세트 회로(60a)는, Vcc와 트랜지스터(62)의 게이트 사이에 직렬로 설치된 트랜지스터(70)(71)로 인하여, Vcc의 전력 상승 중에 트랜지스터(62)의 게이트에 대한 충전을 지연시켜 클램프시키므로,(제4a도에 도시됨)래치 회로(42)가 스위칭되고 난 다음까지는 트랜지스터(62)는 "턴온"되지 않게 된다. 필요에 따라 트랜지스터(62)의 "턴온"을 더욱 지연시키고자 하는 경우에는, 트랜지스터(70)(71)에 직렬로 추가의 트랜지스터를 설치하면 된다. 그러나, 트랜지스터(62)가 전원(Vcc)의 하강시 노드(C2)를 방전시키도록 하기 위해서는, Vcc와 트랜지스터(62)의 게이트 사이에 직렬로 설치되는 모든 트랜지스터의 갯수는, 트랜지스터(62)의 게이트 전압이 그 한계 전압 이하의 전압으로 클램프될 정도로 많아서는 안된다. 만약 이러한 경우가 일어나게 되면, 트랜지스터(62)는 전력 상승중에 "턴온"되지 않을 뿐만 아니라 전력 하강 중에도 "턴 온"되지 않게되어 결국 리세트 회로(60)의 동작을 불가능하게 한다. 한편, 제4b도에서 직렬로 연결된 트랜지스터(70)(71)와 결합하여, 제4a도의 캐패시터(66)과 유사한 방법으로, 트랜지스터(62)의 게이트에 하나의 트랜지스터를 접속하는 것에 의해, 트랜지스터(62)의 클램프 전압에 하등의 영향을 주지 않고도 전력 상승중에 트랜지스터(62)의 게이트에 대한 충전을 지연시키는데 더욱 기여할 수 있다.
제4c도에는, 제4a도 리세트 회로(60)대신에, 전력-온 리세트 회로(40)내에 사용될 수 있는, 본 발명의 다른 실시예에 의한 리세트 회로(60b)가 도시되어 있다. 제4c도의 리세트 회로(60b)는 제4a도의 리세트 회로(60)와 유사하게 구성되어 있는데, 그 내부의 트랜지스터(62)의 소스-드레인 통로는 래치 회로(42)의 교차 결합 노드(C2)와 Vcc사이에 접속되어 있다. 트랜지스터(62)의 게이트는 N 채널 트랜지스터(70)에 접속되어 있는 동시에 캐패시터(66)의 하나의 극판에도 접속되어있다. 트랜지스터(70)는, 제4a도에서와 같이, Vcc트랜지스터(62)의 게이트 사이에 다이오드 형태로 접속되여 있으며, 트랜지스터(70)의 게이트는 Vcc에 접속되어 있다. 리세트 회로(60b)는 또한 N 채널 트랜지스터(68)(73)를 포함하고 있는데, 이들의 소스-드레인 통로는 Vcc와 트랜지스터(62)의 게이트 사이에서 직렬로 접속되어 있으며, 이들 각각의 게이트는 트랜지스터(62)의 게이트에 접속되어 있다. 트랜지스터(68)(73)는 이들의 한계 전압이 트랜지스터(62)의 한계 전압과 동일하게 되도록 제작될 수 있다.
제4a도와 관련하여 위에서 설명한 바와 같이, 리세트 회로(60a),(60b)가 올바르게 동작하기 위해서는, 전원 Vcc가 심지어 0[V]까지 하강될 때에 있어서도 트랜지스터(62)는 도통되어야 한다. 리세트 회로(60)에서 이것은, 트랜지스터(62)(68)를 제작함에 있어서 이들 트랜지스터의 한계 전압을 서로 다르게 하여 트랜지스터(62)의 한계 전압이 트랜지스터(68)의 한계 전압보다 작게 되도록 함으로써 달성될 수 있다. 그러나, 그러한 제작 요건은 메모리(1)를 제조하는데 사용되는 제작 공정에는 호환성을 가지지 않를 수도 있다. 더우기, 집적 회로의 제조 공정에 있어서의 많은 변수들은 한계 전압에 상당한 영향을 미치는 것으로 알려져 있다. 다른 실시예의 리세트 회로(60b)는, 직렬 트랜지스터(68)(73)의 사용으로 인하여, 리세트 회로(60)보다 잠재력으로 감축된 공정 감도를 갖는 회로를 제공하게 된다.
전력 상승되었을때 리세트 회로(60b)는 제4a도의 리세트 회로(60)과 유사하게 동작한다. 전원(Vcc)이 하강할 때, 트랜지스터(62)의 게이트가 떨어지게 될 전압으로서 트랜지스터(68)(73)에 의해 유지되는 전압의 크기는 Vcc + VT68+ Vds73가 되는데, 여기서 Vds73은 트랜지스터(73)의 소스-드레인 통로에 있어서의 직렬 전압 강하를 나타낸다. 따라서, 트랜지스터(62)(68)의 한계 전압이 서로 같은 상태(즉, Vt62= Vt68)에서, 일단 트랜지스터(70)가 전력강하시 역바이어스 되면, 트랜지스터(62)의 게이트 전압은 Vcc(즉, 트랜지스터 62의 소스 전압)보다 그의 한계 전압 만큼 높아지게 된다. 따라서, 트랜지스터(62)는 노드(C2)를 하강 전압 Vcc로 방전시켜 래치 회로(42)를 리세트시키는 기능을 한다.
리세트 회로(60b)에서 전원 Vcc가 전력 상승되었을 때 트랜지스터(62)의 게이트 전압을 제어하는데에는, 트랜지스터(73)를 다이오드 구조로 하는 것보다는 트랜지스터(73)의 게이트를 트랜지스터(62)의 게이트에 접속하는 것이 바람직하다.
전압 Vds73의 크기는 트랜지스터(73)의 한계 전압보다 작으며, 따라서, 트랜지스터(62)의 게이트 전압은 교차 결합 모드(C2)를 방전시키는데 필요한 전압보다 크기 않게 된다. 이는, 전원 Vcc가 상승될 때 Vcc의 전압이 트랜지스터(68)(70)(73)을 경유하여 트랜지스터(62)의 게이트에 용량 결합되어 전원 Vcc의 상승시 트랜지스터(62)의 게이트에 나타나는 어떠한 전압과도 합하여지도록 되어 있기 때문에, 유익한 것이 된다. 위에서 설명한 바롸 같이, 타임 스위치(48)가 동작하면 Vcc가 완전하게 상승되기 이전에 래치 회로(42)의 스위칭이 일어나게 되므로, 타임 스위치(48)의 동작 이전에 트랜지스터(62)가 "턴온"되지 않도록 하는 것이 바람직하다. 전원 Vcc의 전력 상승시 트랜지스터(62)의 게이트 전압이 커지게 되면, 상기한 바와 같은 트랜지스터(62)를 통한 때이른 도통이 일어날 가능성도 증가하게 된다. 따라서, 리세트 회로(60b)는 트랜지스터(62)의 게이트 전압을 전력하강 중에도 도통을 일으킬 수 있을 정도로 높게 유지시켜 주지만, 그러나 지나치게 높게하지는 않게하여, 상기한 바와 같이 원치 않는 도통의 가능성을 감소시키고 있다.
다른 실시예의 리세트 회로(60b)에서, 공정 감도의 감소는 차동 한계 전압에 대한 회로 동작의 의존성을 감소로부터 얻어진다. 사실상, 트랜지스터(62)(68)은 집적 회로 내에서 똑 같은 크기로 동일한 위체에 제작될 수 있는 것이기 때문에, 공정에 있어서의 변화는 트랜지스터(62)(68)에 똑 같이 영향을 미치게 된다. 직렬 트랜지스터를 포함 함으로 인하여, 전력 강하 조건에서 트랜지스터(62)는 래치회로(42)를 리세트시킬 수 있는 정도로 충분히 오랫동안 도통상태로 유지된다.
물론, 제4a도의 리세트 회로(60)에 비하여, 제4b도 및 제4c도에 도시된 다른 실시예의 리세트 회로(60a)(60b)는 하나 또는 그 이상의 트랜지스터를 추가로 필요로 하고 있는 것이다. 본 기술 분야에 통상의 지식을 가진자라면, 제작 공정의 변화, 회로의 요구사항이나 설계하고자 하는 특정 회로의 기타 인자에 따라, 상기한 2가지 다른 실시예 및 기타 자명한 대용적 실시예중의 어느 하나를 선택하여 사용할 수 있을 것으로 본다.
지금까지는, 전력-온 리세트 회로(40)의 리세팅 동작과 관련하여 리세트 회로(60, 60a, 60b)들의 동작상의 유익한 점이나 이점을 설명하여 왔지만, 상기한 리세트 회로들은 메모리(1)내의 여타 회로 부분에도 사용될 수 있을 뿐만 아니라, 다른 종류의 집적 회로에도, 그 내부에 메모리 기능을 가지고 있는지의 여부에 관계없이, 사용될 수 있는 점에 주목해야 할 것이다. 예를 들면, 그러한 회로에 있어서, 전력-온 리세트 회로에 의존함이 없이 전원의 전력 하강시 신속하게 방전이 이뤄져야 할 필요가 있는 특정한 노드가 그 일례로 될 수 있다. 여기서, 리세트 회로(60, 60a, 60b)는, 도면에 예시된 실시예에 있어서 방전되도록 되어있는 교차 결합 노드(C2)대신에, 상기한 특정 노드에 접속됨으로써 이 특정 노드를 방전시키는데 사용될 수 있는 것이다.
[평가 논리부]
제5a도를 참조하여, 평가 논리부(30)의 구성과 동작을 상세히 설명하기로 한다. 위에서 설명한 바와 같이, 라인(POR)(TRST)은 평가 논리부(30)의 입력이며, 본 실시예에서 라인(POR)(TRST)은 NAND 게이트(76)의 2개의 입력에 각각 접속 되어 있으며, 상기NAND 게이트는 인버터(78)을 경유하여 라인(RST_)을 구동하도록 되어 있다. 제4a도와 관련하여 앞에서 설명한 바와같이, 메모리(1)에 대해 소정시간 동안 안전하게 전력 상승이 되고 난 후에, 라인(POR)은 "하이"레벨로 되며, 반면에 전원 Vcc가 손실되거나 바로 직전에 전력상승이 된 기간에는 라인(POR)이 "로우"논리 레벨로 된다. 제1도에 관련하여 앞에서 설명한 바와 같이, 칩 동작 입력(E1)(E2)을 통하여 메모리(1)가 선택되지 않으면 라인(TRST)은 "하이"논리 레벨이 되며, 메모리(1)가 선택될 때에는 라인(TRST)은 "로우"논리 레벨이 된다. 따라서, 라인(POR) 또는 (TRST)중의 어느 하나가 "로우"논리 레벱로 될 때에는, 라인(RST_)은 "로우"논리 렐벨로 되어 테스트 모드 동작 회로(29)를 리세트 시킴으로써, 이하에서 설명하는 바와 같이, 테스트 모드에의 진입을 방지한다. 메모리(1)에 대하여 완전히 전력이 상승되어 있으면서 칩 동작 입력(E1)(E2)을 통하여 메모리(1)가 선택되지 않았을 경우에만, 라인(RST_)은 "하이"논리 렐벨로 되어 예컨데 특별 테스트 모드와 같은 특별 동작 모드에의 진입을 허용하게 된다.
또한, 앞에서도 설명한 바와 같이, 평가 논리부(30)는 라인(A1)(CKBHV)상의 입력을 수신한다. 어드레스 단자(A1)로부터 연장된 라인(A1)은, 본 실시예에서, 2개의 활용가능한 테스트 모드 중에서 희망하는 하나의 모드를 선택한다. 선택된 어드레스 입력(A3)상의 과전압 조건의 수신를 나타내는 라인(CKBHV)상의 "하이"논리 레벨은 희망하는 테스트 모드를 선택하기 위한 어드레스 단자(A1)의 상태에서 유효하게 클럭킹된다. 이것은 평가 논리부(30)내의 NAND 게이트(801)(800)에 의해서 수행되는데, 이들 NAND게이트의 각각은 라인(CKBHV)에 접속되는 하나의 입력을 구비하고 있는 한편 NANA 게이트(800)의 다른 하나의 입력은 라인(A1)에 비반전 상태로 접속되고 NAND 게이트(800)의 다른 하나의 입력은 인버터(82)를 개재하여 라인(A1)에 접속되어 있다. 각각의 NAND 게이트(80)은 인버터(81)를 통하여 상보적인 출력을 제공한다. 이리하여 NAND 게이트(800)는 라인(CK4)(CK4_)상의 신호를 구동하게 되고, NAND게이트(801)는 라인(CK1)(CK1_)상의 신호를 구동하게 된다.
다음에는, 제5b도를 참조하여, 상기한 평가 논리부(30)의 다른 실시예인 평가 논리부(30a)를 설명한다. 본 명세서에서 논의되고 있는 바와 같이, 테스트 모드에의 비의도적인 진입에 대한 안전이 요망되므로, 잡음, 전력 강하 및 전력 상승의 연속, 핫트 소켓트 삽입 등과 같은 사건에 의해 특별 동작 모드 혹은 테스트 모드에 대한 진입이 야기되지 않아야 한다. 평가 논리부(30 a)는 특별 테스트 모드를 선택하는데 확장 코드의 준비를 요구함으로써, 상기한 바와 같은 비의도적인 테스트 모드의 진입에 대한 안전을 강구하고 있다.
전술한 McAdams씨의 수인의 논문에 기재된 바와 같은 종래 기술은 다수의 특별 테스트 모드중의 어느 하나를 선택하기 위한 어드레스 단자를 이용하고 있다. 그런데, 이러한 기술에 있어서는, 어느 하나의 특별 테스트 모드의 선택을 위해 사용되는 단자의 갯수는 활용가능한 모든 모드를 독특하게 선택하는데 필요한 만큼의 단자의 갯수만으로 최소화되어 있다. 예컨데, McAdams씨등의 논문에서는, 10개의 모드를 선택하는데 최소의 어드레스 단자의 갯수로서 4개의 단자가 사용된다. 따라서, 상술한 바와 같은 잡음, 전력 상승 및 여타 유사한 상황에서, 과전압이나 기타 선택 조건이 존재하는 경우에는, 어느 하나의 특별 테스트 모드에 진입할 가능성이 상당히 높다.
더우기, McAdams씨 등의 논문과 같은 종래 기술에 있어서는, 모든 어드레스 단자가 동일 논리베벨(즉, 모두 "0")로 되어 이뤄지는 하나의 코드에 의해서 어느 특정 테스트 모드가 선택될 수 있게 되어 있다. 이러한 조건은 전력 상승 또는 "핫트 소켓트"삽입 기간에 상당히 존재할 가능성이 많으며, 따라서 다수의 모드 경에서 어느 하나를 선택하는데 사용되는 단자들이 모두 동일 논리 벨로 되어 있는 상태에서 과전압 또는 기타 선택 조건이 존재하면 어느 특별 테스트 모드의 선택이 일어날 수 있게 된다.
평가 논리부(30a)는, 메모리(1)에서 선택할 수 있는 모든 테스트(또는 기타의)모드의 갯수에 관련하여 요구되는 어드레스 단자의 최소 갯수 이상의 단자를 사용함으로써(즉, 어드레스 단자로부터 선택되어지는 활용가능한 선택 코드가 연산 코드와 함께 드문드문 산재되게 함으로써), 상기한 바와 같은 테스트 모드에의 비의도적인 진입에 대한 부가적이 안전 대책을 제공하고 있다. 또한, 평가 논리부(30a)는 모두 "0"또는 "1"로 된 코드가 어느 특정 테스트 모드를 선택하는데 작용하지 않도록 구성되어 있다.
평가 논리부(30a)는 라인(POR)(TRS)을 수신하는 NAND 게이트(78)을 포함하고 있으며, 이는 제5a도의 평가 논리부(30)에서와 유사하게 인버터(79)를 통하여 신호(RST_)를 출력한다. 라인(CK4)(CK4_)에 의해 병렬 테스트 기능을 선택하기 위하여, 평가 논리부(30a)는 NAND게이트(840)을 포함하고 있으며, 이 게이트의 3개의 입력은 각각 어드레스 버퍼(11)에서 나온 어드레스 단자(A0)(A2)(A5)(혹은 이와는 달리 직접적으로 어드레스 단자)에 접속되어 있으며, 다른 하나의 입력은 과전압 검출회로(32)로 부터의 라인(CKBHV)에 접속되어 있다. NAND 게이트(860)의 하나의 입력은 라인(CKBHV)에 접속되어 있으며, 다른 2개의 입력은 각각 인버터(820)를 경유하여 어드레스 버퍼(11)의 어드레스 단자(A1)(A4)에 접속되어 있다. 이와는 달리, 어드레스 버퍼(11)로 부터의 진수 및 보수 라인이 평가 논리부(30a)에 균등한 신호를 전송할 수 있다. NAND게이트(840)(860)의 출력은 NOR 게이트(880)의 입력에 접속되어 있다. NOR 게이트(800)의 출력은, 전술한 평가 논리부(30)에서와 마찬가지로, 직접 클력 라인(CK4)을 구동할 뿐만 아니라 인버터(810)를 경유하여 클럭 라인(CK4_)을 구동하도록 되어있다.
또한 클럭 라인(CK1)(CK1_)에 의해 또 하나의 테스트 기능을 선택하기 위하여, 평가 논리부(30a)는 NAND게이트(841)(861)를 포함하고 있는데, 상기한 NAND게이트(841)의 하나의 입력은 라인(CKBHV)을 수신하고 그의 다른 3개의 입력은 각각 3개의 인버터(821)를 경유하여 반전된 어드레스 단자(A0)(A2)(A6)의 상태를 수신하도록 되어 있으며, 상기한 NAND게이트(861)의 하나의 입력은 라인(CKBHV)을 수신하고 그의 다른 2개의 입력은 어드레스 단자(A1)(A4)의 상태를 수신하도록 되어 있다. NAND 게이트(840)(860)의 출력은 각각 NOR 게이트(881)의 입력에 접속되어 있는데, 이 NOR게이트는 라인(CK1)을 직접 구동하는 동시에 인버터(811)를 경유하여 라인(CK1_)을 구동하도록 되어 있다.
다음은 클럭 라인(CK4)(CK4_)룰 통하여 병렬 테스트 모드를 선택하는 회로에 관하여 평가 논리부(30a)의 동작을 설명한 것이다. NOR게이트(880)는, 그의 입력들이 모두 "로우"논리 레벨로 되었을 때, 라인(CK4)(CK4_)상에 동작 클럭 펄스들(즉, 라인 CK4상에는 "하이"논리 레벨을, 란인 CK4_ 상에는 "로우"논리 레벨)을 전송한다. NAND 게이트(840)(860)는, 그의 입력들이 모두 "하이"논리 레벨로 되었을 때에만, 그의 출력에 "로우"논리 베벨를 제공한다. 따라서, 과전압 검출 회로(32)에 의해 과전압 출현이 검출됨과 동시에 어드레스 단자(A5)(A4)(A2)(A1)(A0)의 코드가 10101로 될 때에만, NOR게이트(880)는 동작 클럭 신호를 제공한다. 또한, 과전압 검출 회로(32)에 의해 과전압 출현이 검출됨과 동시에 어드레스 단자(A5)(A4)(A2)(A1)(A0)의 코드가 01010으로 될 때에만, 평가 논리부(30a)는 NOR 게이트(881)를 경유하여 라인(CK1)(CK1_)상의 동작 클럭 신호들을 구동하여 제2특별 모드를 동작시키도록 하고 있다. 상기한 바와 같이, 특정된 2개의 코드(10101 및 01010)이외의 다른 조건하에서 과전압이 출현되는 경우에는, 동작 클럭 라인(CK4)(CK1)에는 아무런 응답 신호가 나타나지 않는다.
이리하여, 평가 논리부(30a)는 비의도적인 특별 테스트 또는 동작 모드에의 진입에 대한 부가적인 아넌 대책을 2가지 방법으로 제공하게 된다. 첫째로, 2개의 특별 테스트 모드반을 가지는메모리(1)에서는, 5개의 어드래스 단자가 평가 논리부(30a)에 의해서 조회된다. 따라서, 1회의 고전압 출현이 있는 경우, 본 발명의 실시예에 있어서 특별 테스트 코드가 선택될 가능성(혹은 복수 클럭킹에 관하여 위에서 설명한 실시 예에서, 오류 클럭킹의 발생 가능성)은 2/32이다. 또한, 위에서 설명한 평가 논리부(30)에서는, 2개의 활용 가능한 특별 테스트 모드를 선택하는데 최소 갯수(여기에서는 1개)의 어드레스 단자가 사용되고 있기 때문에, 하나의 과전압 출현에 의해 각각의 클럭 라인(CK1)(CK4)의 동작 가능성은 확실하다.
그리고, 위에서 인용한 McAdams 씨 등의 논문에 있어서는, 하나의 과전압 출현의 경우 특별 테스트 모드 진입의 가능성은 적어도 9/16(상기의 모드중의 하나는 리세트 코드임)이다.
둘째로, 평가 논리부(30a)의 실시예에서 동작을 위하여 사용되는 코드는 모두 "0"또는 "1"로 되어 있지 않으면, 과전압 출현의 경우에 모두 "0"또는 "1"로 이뤄진 코드가 수신되더라도, 클럭 라인(CK1)(CK4)에는 동작 클럭 신호가 발생되지 않게 되어 있다. 위에서 언급한 바와 같이, 어드레스 단자에 모두 "0"또는 "1"의 상태가 나타나는 것은 전력 상승 또는 핫트 소켓트 삽입 중에 가장 일어날 가능성이 높다. McAdams 씨 등의 인용 논문에서(동 논문의 표 IV참조)모두 "0"으로 된 코드는 병렬 판독/기록 동작알았 선택하며, 모두 "1"로 된 코드는 아무런 기능도 규정하고 있지 않은데, 그러나 분명한 것은 이 코드는 정상 동작을 리세트시키지 않는다는 점이다(정상 동작의 리세트는 0111 코드에 의해 선택됨.) 평가 논리부(30a)는 그와 같은 모두 "0" 또는 "1"로 된 모드에 관해서는 아무런 응답을 하지 않기 때문에, 비의도적인 테스트 모드의 진입에 대한 부가적인 안전 대책이 제공되는 것이다.
다른 방안으로서, 평가 논리부(30a)는 테스트 모드 동작 회로(29)내에서 단일 클럭킹 방식으로써 사용될 수도 있는데, 여기서 단일의 과전압 출현은 테스트 모드를 동작시킬 수 있으며 상기한 바와 같은 비의도적인 테스트 모드의 진입에 대한 부가적인 안전 대책을 부여한다. 물론, 평가논리부(30a)의 특징을 포함하고 있는 메모리에 대하여 2개 이상의 특별 테스트 모드를 활용할 수 있는데, 여기서는 선택 코드내의 희박성의 효과를 유지하기 위하여 부가적인 어드레스 단자를 조회하면 된다.
다시, 제2도를 참조하면, 테스트 모드 동작 회로(29)가 추가로 D-플립플롭(90)(92)를 포함하고 있음을 알 수 있는데, 이들 플립플롭은 직렬로 연결되어 각각의 테스트 모드가 테스트 모드 동작 회로(29)에 의해 선택될 수 있도록 하고 있다. 이 실시예에서는, 테스트 모드 동작 회로(29)에 의해 2개의 테스트 모드를 선택할 수 있도록 되어 있기 때문에, 2쌍의 D-플립플롭(90)(92)이 테스트 모드 동작 회로(29)에 설치되어 있다. 메모리(1)에 대하여 부가적인 테스트 모드를 부여하기 위해서는, 부가적으로 D-플립플롭 쌍(90)(92)을 설치하면 된다.
본 발명에 있어서, 특별 테스트 모드에의 진입을 실행하기 위해서는 어드레스 단자(A3)에 일련의 과전압 조건을 필요로 하고 있다. 이것은 테스트 모드 동작 회로(29)에서, 필요한 과전압 조건의 수가 2 주기인 경우에는 각각의 테스트 모드에 대하여 2개의 플립플롭(90)(92)을 설치함으로써 달성할 수 있다. 만약 보다 확고한 안전을 위하여, 어느 특별 테스트 모드에의 진입에 2개 이상의 과전압 주기가 소요되도록 하는 경우에는, 제2도에서 2개의 플립플롭(90)(92)시리즈에 추가의 플립플롭을 부가하면 된다. "핫트 소켓트"삽입등의 도중에 비의도적인 테스트 모드 진입을 방지하고자 하는 경우에는, 2개의 과전압 주기면 충분하고, 따라서 본 발명의 이 실시예에서는 플립플롭(90)(92)이 설치되어 있다.
[플립플롭]
다음은 제6도에 예시된 D-플립플롭(900)을 참조하여 D-플립플롭(90)(92)의 바람직한 구성을 설명한 것이다. 물론, 여기서는 상기한 D-플립플롭(90)(92)대신에 다른 래치 회로, 쌍안정 멀티바이브레이터, 또는 여러 종류의 플립 플롭(예턴대, RS 플립플롭, JK 플립플롭 및 단일 단 클럽형 해치 회로)등을 사용 할 수도 있다. 또한 본 실시예에서는, 각각의 플립플롭(90)은 제6도에 도시한 바와 같이 구성되어 있지만, 이와는 달리 본 발명의 테스트 모드 동작회로(29)내에서 플립플롭(92)대한 플립플롭(90)의 설계를 상기하게 할 수 있음은 물론이다.
각각의 플립플롭(90)(92)은 상보적인 클럭 신호를 수신하기 이하여 CK 및 CK_입력을 가지고 있는 동시에 데이터 입력(D)과 리세트 입력(R_)을 가지고 있고, 상기한 각각의 플립플롭은 비-반전 출력(Q)를 제공하도록 구성되어 있다. 제6도에서, 통과 게이트(94)는 상보형 MOS트랜지스터로 구성되는데, 이 트랜지스터는 상보적인 클럭 입력(CK)(CK_)애 의해 게이트되고 아울러 그의 일측에서 D 입력을 수신하도록 되어 있다. 통과 게이트(94)의 타측은 NAND 게이트(96)의 일 입력에 접속되어 있고, 상기한 NAND 게이트(96)의 다른 입력은 리세트 입력(R_)에 접속되어 있다. 통과 게이트(94)와 NAND 게이트(96), 그리고 이 NAND 게이트(96)의 출력에 접속되는 입력을 가진 인버터(97)는 플립프롭(900)의 제1단으로써 작용한다. 인버터(97)의 입력은 상기한 제1단의 출력으로 되며 통과 게이트(100)의 제2통과 게이트(94)에 접속된 NAND게이트(96)의 입력은 제2통과 게이트(98) 접속되는데, 상기 제2통과 게이트(98)는 통과 게이트(94)에 대하여 게이트되며, 통과 게이트(94)내의 N 채널 및 P 채널 트랜지스터는 각각 클럭신호(CK)(CK_)에 의해 게이트되고 있다. 또한 통과 게이트(98)내의 N 채널 및 P채널 트랜지스터는 각각 클럭 신호(CK_)(CK)에 의해 게이트 된다. 통과 게이트(98)는 인버터(97)의 출력에 접속되어 있으며, 통과 게이트(94)의 "턴-오프"이후에 NAND 게이트(96)의 상태를 래치하는 역할을 수행함으로써 플립프롭(900)의 동작을 안정시키게 된다.
플립프롭(900)의 제2 단은 제1단과 유사하게 구성되지만, 제1단과는 상보적으로 클럭킹된다. 아울러 통과 게이트(100)는 클럭 입력(CK)(CK_)에 의해 게이트되는 상보형 MOS 트랜지스터로 구성되지만, 통과 게이트(94)와는 반대로 게이트된다(즉, 클럭 입력CK 및 CK_는 통과 게이트 94를 제어할 경우와 비교해 볼 때 통과 게이트100에 대해서는 반대의 트랜지스터를 제어한다). 통과 게이트(100)의 타측은 NAND 게이트(102)의 일 입력에 접속되며, NAND 게이트(102)의 다른 입력은 리세트 입력(R_)을 수신하도록 되어 있다. NAND 게이트(102)의 출력은 인버터(103)를 통하여 플립플롭(900)의 Q 출력에 접속된다. 제1단과 유사하게, 통과 게이트(104)는 인버터(103)의 출력과 NAND 게이트(102)의 일 입력사이에 접속되며, 이 NAND 게이트(102)의일 입력은 통과 게이트(100)에 접속되어 있다. 통과 게이트(104)는 클럭 입력(CK)(CK_)에 의해 통과 게이트(100)에 관해 상보적으로 클럭킹됨으로써 인버터(103)의 출력과 함께 NAND 게이트(102)의 입력을 래치하게 된다.
동작시, 플립프롭(900)은 종래의 2단 D-플립플롭과 같이 동작한다. 클럽입력(CK)이 "하이"로 상승하고 또한 클럽입력(CK_)이 "로우"로 하강할 때, 통과 게이트(94)의 양 트랜지스터는 모두 "턴온"되어 D-입력의 논리 상태를 NAND 게이트(96)에 전송한다. 제2도에 도시된 바와 같이, D입력에 "하이"논리 레벨이 부여되는 실례에서, 비-리세트(non-reset)조건(즉, 리세트 입력 R_이 "하이"레벨로 되는 조건)이라고 가정하면, D 입력의 보수 레벨(즉, "로우"논리레벨)이 NAND 게이트(96)의 출력에 제공되며, 인버터(97)에 의해 반전된다.
이리하여 인버터(97)의 출력에는 "하이"논리 레벨이 유지되고, 통과 게이트(98)(100)는 "턴오프"된다.
클럽입력(CK_)이 "하이"로 상승하고 클럽입력(CK)이 "로우"로 하강하면, 통과 게이트(94)는 "턴오프", 통과 게이트(98)(100)는 "턴온"된다. 이리하여 통과 게이트(98)는 NAND 게이트(96)의 입력을 이버터(97)의 출력에 접속함으로써 NAND 게이트(96)의 상태를 안정화시킨다. 통과 게이트(100)은 인버터(97)의 출력상의 "하이"논리 레벨을 NAND 게이트(102)의 입력에 전송하며, 리세트 입력(R_)이 "하이"논리 레벨로 된 상태에서 NAND 게이트(102)의 입력은 NAND 게이트(102)및 인버터(103)에 의해 두번 반전된다. 이렇게 하여 인버터(103)는 비-반전 Q출력을 "하이"논리 레벨로 구동하게 된다. 클럽입력(CK_)이 "로우"로 복귀되고 클럽입력(CK)이 "하이"로 복귀되면, 통과 게이트(104)는 "턴온"되어 인버터(103)로 하여금 NAND 게이트(102)의 입력을 구동할 수 있게 함으로써 플립프롭(900)의 제2단을 안정화시킨다.
리세트 입력(R_)은 플립프롭(900)을 무조건 리세트시키는 역할을 한다. 리세트 입력(R_)이 "로우"논리 레벨로 하강하면, NAND 게이트(96)(102)는, 그의 다른 입력 상태에 관계없이, 그들의 출력에 모두 "하이"논리 레벨을 제공한다. 이에 따라, 인버터(97)(103)는 각각 그의 출력에 "로우"논리 레벨을 제공하며, 그래서 플립프롭(900)의 Q출력에는 "로우"논리 레벨이 나타나게 된다. 정상동작 상태에서는, 클럽 입력(CK)이 "로우", 클럽입력(CK_)이 "하이"로될 때,인버터(97)의 출력상의 "로우"논리 레벨이 NAND 게이트(96)의 다른 입력을 구동하여, 플립프롭(900)을 초기 상태로 리세트시킨다. 이러한 초기 상태는 리세트 입력(R_)이 "하이"논리 레벨로 복구된 이후에도 유지된다.
제6도에는, 각종 캐패시터(105)(106)가 플립프롭(900)의 특정 노드들에 접속된 상태가 도시되어 있는데, 캐패시터(105)는 Vcc에 접속되어 있고, 캐패시터(106)는 Vss에 접속되어 있다. 이들 캐패시터는 대체로 종래의 플립플롭내에는 포함되지 않지만, 본 발명의 실시예에서는 플립플롭(900)내에 사용되어 메모리(1)의 전력 상승시 그 상태를 "프리세트"시키도록 하고 있다. 위에서 언급한 바와 같이, 메모리(1)가 전력상승시 특별 테스트 모드에 진입하는 것은 결코 바람직한 것이 아니다. 따라서, 적절한 테스트 모드 동작 신호(본 실시예의 경우는 2개의 과전압 조건)의 수신에만 메모리(1)가 어느 특별 테스트 모드에 진입하도록 플립플롭(90)(92)상태를 설정시키는 것이 중요하다. 이를 위해, 캐패시터(105)는 전력 상승시 NAND 게이트(96)(102)의 출력을 Vcc에 결합시키며, 캐패시터(106)은 NAND 게이트(96)(102)의 입력과 인버터(97)(103)의 출력을 Vss에 결합시킨다. 이는, 전혀 과전압 출현이 나타나지 않은 초기 상태에서, 전력 상승시,(모두 유사하게 구성된)테스트 모드 동작 회로(29)내의 플립플롭(90)(92)을 설정시킨다.
제2도는 테스트 모드 동작 회로(29)내의 플립플롭(90)(92)의 접속 상태를 도시하고 있다. 플립플롭(900)(920)에 대하여 평가 논리부(30)에서 나온 라인(CK4)(CK4_)은 각각 상보적인 클럭 입력(CK)(CK_)에 접속되며, 평가 논리부(30)의 라인(RST_)은 리세트 입력(R_)에 수신된다. 플립프롭(900)에 대하여, 데이터 입력(D)은 Vcc에 접속됨으로써 플립플롭(900)에 의해 클럭 입력되는 데이터는 항상 "하이"논리 레벨이 된다. 제2도에 도시된 바와 같이, 플립플롭(900)의 D입력은 플립플롭(900)의 비-반전 Q출력에 접속된다. 반대로, 플립플롭(901)(921)의 상보적 클럭 입력(CK)(CK_)은 평가 논리부(30)로 부터 라인(CK1)(CK1_)에 접속되며, 플립플롭(901)(921)의 D입력고 R_입력은 플립프롭(900)(920)과 유사하게 접속된다.
플립플롭(920)(920)의 비-반전 Q 출력은 드라이버(110)에 접속되어 있다. 드라이버(110)는플립프롭(92)의 Q 출력을 메모리(1)의 잔여 부분에 전송하기 위한 버퍼/드라이버로서 작용하게 되며, 인모든 특별 테스트 모드의 동작 및 동작 불능에 필요하다. 예를 들어, 본 실시예에서, 라인(T)은 플립플롭(920)의 출력에 따라 드라이버(110)에 의해 구동되며, 병렬 테스트 회로(28)에 접속된다. 이리하여 플립플롭(920)의 출력상의 "하이"논리 레벨은 병렬 테스트 기능을 동작시키기 위하여 병렬 테스트 회로(28)에 전송된다. 유사하게, 라인(T2)은 플립플롭(921)의 Q 출력에 따라 드라이버(110)에 의해 구동되어 제2특별 테스트 모드 혹은 동작을 선택할 수 있게 되어 있다.
[테스트 모드 동작 회로의 동작]
다음에는, 제7도를 참조하여, 여러가지 조건에 따른 테스트 모드 동작 회로(29)의 동작을 설명한다. 이 동작 설명은 라인(T)에 의해 병렬 테스트 회로(28)를 동작시키는 것에 관한 것이다. 물론, 평가 논리부(30)에 의해 조회되는 라인(A1)과 같은 일정한 어드레스 입력이나 기타의 입력의 상태에 따라 다른 특별 테스트 기능이 선택 될 수 있다.
테스트 모드 동작 회로(29)의 동작 설명은, 시간 t0에서 메모리(1)가 정상 동작 모드에 있지만 아직 동작되지 않은 상태로부터 시작한다. 따라서, 라인(POR)은 "하이"이고(이때, 메모리 1은 얼마동안 전력 상승됨), 메모리(1)는 아직 동작 되지 않고 있기 때문에 라인(TRST)은 "하이"이다. 따라서, 제2도의 테스트 모드 동작 회로(29)내의 라인(RST_)은 "하이"논리 레벨에 있게 되며, 따라서 플립플롭(90)(92)은 클럭 신호의 수신에 따라 그들의 D 입력에 가해지는 데이터를 수신하여 클럭킹할 수 있는 상태로 된다.
한편, 시간 t0에서, 어드레스 단자(A1)(A3)는 정상 상태에는 어드레스로 되며, 정상 동작에 나타나는 바와같이 레벨 변화를 하게 된다. 이와같이, 이들 어드레스 단자의 상태는 어느 특별 테스트 모드에의 진입을 위하여 "돈 케어(don't care)"조건으로 되지만, 이들 단자의 상태가 메모리(1)의 동작에 있어서 중요함은 물론이다. 어드레스 단자(A1)(A3)가 이러한 조건에 있을때, 평가 논리부(30)로 부터의 라인(CK4)(CK4_)은 각각 "로우"및 "하이"로 된다. 플립플롭(900)(920)은 초기 조건에 있으며, 따라서 그들의 Q 출력(플립플롭900의 경우는 라인 T로써 도시됨)은 "로우"논리 레벨로 된다.
특별 테스트 모드의 진입(본 실시예에서는 병렬 테스트 모드)은, 어드레스 단자(A3)의 상태가 제일 머너 과전압 조건으로 천이되는 것으로 시작된다. 위에서 설명한 바와 같이, 본 실시예에서는, 과전압 조건은 사실상 "부족 전압 또는 저전압"조건이며, 여기서 어드레스 단자(A3)의 전압은 "로우"논리 레벨 전압보다 낮은 일정한 값인 Vtrip 전압으로 구동되며, 실제로 Vss 이하의 수 볼트로 될 수 있다. 본 실시예에서, 어드레스 단자(A3)는 시간 t1에서 Vtrip레벨에 도달하게 된다.
제3도 및 제5a도와 관련하여 앞에서 설명한 바와 같이, 어드레스 단자(AB)가 Vtrip 전압에 도달하거나 그 이하로 될 때에는, 라인(CKBHV)은 "하이"논리 레벨로 구동된다. 이것은, 평가 논리부(30)내의 NAND 게이트(80)에 의해 어드레스 단자(A1)의 상태로 클럭킹한다. 이 경우, 병렬 테스트 회로(28)를 동작시키기 위하여, 어드레스 단자(A1)는 "하이"논리 베벨로 된다. 그 결과, 제7도의 시간 t2에서, 클럭 라인(CK4)(CK4_)은 각각 "하이"및 "로우"레벨로 간다.
플립플롭(900)은 Vcc에 결합 되는 D 입력을 가지고 있기 때문에, 클럭 라인(CK4)(CK4_)이 각각 "하이"및 "로우"로 될 때, "1"상태가 플립플롭(900)의 제1단 으로 클럭킹되어 인가된다. 단자(A3)가 t3에서 Vtrip 레벨보다 높은 공칭 범위로 복귀될 때, 라인(CKBHV)은 "로우"논리 레벨로 복귀하며, 라인(CK4)(CK4_))은 각각 시간 t4에서, "로우"및 "하이"논리 레벨로 복귀된다. 이는, 위에서 설명한 바와 같이, 플립플롭(900)의 제2단에 "1"상태를 기록하며, 따라서 시간 t5에서 그의 비-반전 Q 출력에 "하이"논리 레벨이 제공된다.
시간 t5에서는, 어드레스 단자(A3)에 제1과전압 출현이 있은 다음, 라인(T)에는 "하이"레벨의 테스트 모드 동작 신호가 아직 제공되지 않게 된다. 물론, 이것은, 테스트 모드 동작 회로(29)의 구성에 있어서, 테스트 모드를 시키는 복수의 래치들(이 실시예에는 2개의 플립플롭 90 및 92)이 직렬로 연결되어 특별 테스트 모드의 진입을 위해 복수의 과전압 출현을 요구하고 있기 때문이다. 따라서, 이와 같은 구성은, 테스트 모드의 동작에 사용되는 특정 단자상의 잡음이나 "핫트 소켓트"삽입, 혹은 전력 강하에 연이은 전격 상승등과 같은 사건에 의해 특별 테스트 모드가 비의도적으로 동작되는 것을 방지할 수 있는 안전 대책을 제공하는 것이 된다. 이러한 사건은 관심 대상이 되는 단자(이 경우에는, 어드레스 단자 A3)에 단일의 과전압 출현을 유발시키지만, 복수의 과전압 출현을 유발할 수 있는 가능성은 극히 희박하다. 따라서, 본 발명의 실시예에서 따른 메모리(1)는, 어느 특별 테스트 모드의 선택을 위해 복수의 과전압 출현을 요구함으로써, 개선된 신뢰성을 부여할 뿐만, 아니라, 시스템 내에 설치된 메모리(1)가 원치않게 특별 테스트 또는 특별 동작 모드에 진입하여 그 내장 데이터가 회복할 수 없게 손실되거나 다시 겹쳐져 기록되는 위기 상황을 피할 수 있게 된다.
시간 t6에서, 어드레스 단자(A3)는 Vtrip 이하의 전압으로 제2의 과전압 천이를 하게된다. 어드레스 단자(A1)는 아직 "하이"논리 레벨로 되어 있기 때문에, 기간 t7에서 라인(CK4)에는 "하이"논리 레벨이, 라인(CK4_)에는 "로우"논리 레벨이 주어지며, 이데 따라 플립플롭(900)의 Q 출력상의 "하이"논리 레벨이 플립플롭(920)의 제1단에 기록된다. 시간 t8에서, 어드레스 단자(A3)는 Vtrip 전압 이상의 공칭 범위로 복귀한다. 이로 인해, 시간 t9에서, 클럭라인(CK4)(CK4_)은 각각 "로우"및 "하이"논리 레벱로 복귀하여, Q 출력의 "하이"논리 레벨을 플립플롭(920)의 제2단에 기록한다. 그결과, 플립플롭(920)에서 나와 드라이버(110)에 의해 구동되는 테스트 모드 동작 신호(T)는, 기간 t10에서, "하이"논리 레벨에 도달하게 된다. 이것은 병렬 테스트 회로(28)와, 병렬 테스트 기능을 동작시키는데 필요한 메모리(1)내의 기타 회로에 "병렬 테스트 기능이 동작되었음"을 알려주는 것이다.
주목할 것은, 본 발명의실시예에서는, 특별 테스트 모드에 진입하기 위하여, 모든 과전압 출현에 대하여 동일의 특별 테스트 모드 선택 코드가 주어진다는 점이다. 이 실시예에서는, 상기의 코드는 어드레스 단자(A1)에서 "하이"논리 레벨이다. 예컨데, 만약 어드레스 단자(A3)의 제2과전압 출현 중에 어드레스 단자(A1)가 "로우"논리 레벨로 된다고 가정하면, NAND 게이트(800)는 무조건 그 출력에 "하이"논리 레벨을 갖게되므로(이는 클럭 CK4_를 직접 구동하고, 인버터 82 를 통하여 클럭 라인 CK4를 구동함), 클럭 라인(CK4)(CK4_)은 각각 "하이"및 "로우"레벨로 구동되지 않게 된다. 이와 같이 특별 테스트 모드의 동작에 두번의 동일 코드를 필요로 하는 것으로 말미암아 부가적인 안전 대책이 가해지는 것이다.
한편, 보다 확고한 안전을 위하여, 그리고 핀의 갯수를 감축시킨 상태에서 부가적인 특별 테스트 기능의 선택을 위하여, 평가 논리부(30)내에 다른 대게적인 코딩 체계가 용이하게 포함될 수 있다. 예를 들어, 부가적인 플립플롭(90)(92)의 시리즈를 설치하여 평가 논리부에 그들의 클럭 입력을 적절히 접속하여 줌으로써, 상기의 같은 순서를 용이하게 달성할 수 있다. 예컨데, 제3의 플립플롭(902)(922)의 쌍을 설치하여, 플립플롭(902)은 어드레스 단자(A1)에 "하이"논리 레벨이 인가된 상태(즉, 그의 글럭 입력은 라인 KC4 및 CK4_에 접속됨)에서 어드레스 단자(A3)에 과전압 조건이 인가되는 것에 응답하여 클럭킹되게 하고, 또한 플립플롭(922)은 어드레스 단자(A1)에 "로우"논리 레벨이 인가된 상태(즉, 그의 클럭 입력이 CK1 및 CK1_에 접속됨)에서 과전압 조건에 응답하여 클럭킹되도록 할 수 있다. 본 기술 분야에 통상의 지식을 가진 자라면, 본 명세서를 참조하여 다른 조합 회로와, 부수적인 코딩체계 및 조합 회로를 용이하게 구성할 수 있을 것이다.
다음은 제2b도 및 제5c도를 참조하여 본 발명의 다른 실시예에 의한 평가 논리부(30b)및 테스트 모드 동작 회로(29b)를 설명할 것이다. 이 평가 논리부(30b)는 여러가지 특징에 의해 비의도적인 특별 테스트 모드의 진입에 대한 부가적인 안전 대책을 제공한다. 평가 논리부(30b)는 이들 특징의 조합을 포함하고 있지만, 이들 특징의 조합은 그 일부의 효과를 달성하는 데에는 반드시 필요로 하는 것이 아니기 때문에 각각의 특징은 개별적으로 이용될 수 도 있다.
제2b도의 테스트 모드 동작 회로(29b)는 제2a도의 테스트 모드 동작 회로(29)와 는 달리 과전압 검출 회로(32)에 접속되는 제2리세트 신호 라인(RSTA_)을 설치하고 있으며, 이하에서 이해할 수 있듯이 평가 논리부(30b)는 각기 다른 신호의 조합에 응답하여 리세트 신호 라인(RST_)(RSTA_)에 신호를 발생한다. 라인(RSTA_)은 상술한 라인(RST_)과 같은 방법으로 과전압 검출 회로(32)를 제어한다. 또한, 테스트 모드 동작 회로(29b)는 플립플롭(900)(901)의 출력을 평가 논리부(30b)에 접속하여, 테스트 모드 동작 회로(29b)의 현재 상태를 평가 논리부(30b)로 궤한시키도록 되어 있다. 이러한 궤한에 의하면, 이하에서 설명하는 바와같이, 비의도적인 테스트 모드의 진입에 대한 부가적인 안전 대책이 제공된다.
제5c도에는, 평가 논리부(30b)의 구성이 도시되어 있다. 평가 논리부(30b)는 제5a도의 평가 논리부(30b)처럼 라인(POR)(TRST)(CKBHV)을 통하여 입력을 수신함과 동시에 어드레스 단자(A0-A5)로부터 입력을 수신하며, 그 결과 평가 논리부(30b)는 라인(RST_)(CK4)(CK4_)(CK1)(CK1_)상에 출력을 제공한다. 또한, 평가 논리부(30b)는 제2a도의 플립플롭(900)(901)으로부터 라인(Q0)(Q1)을 통하여 입력을 수신함으로써, 전술한 바와 같이 과전압 검출 회로(32)에 가해지는 라인(RSTA_)상에 출력을 제공한다.
라인(RST_)은 플립플롭(90)(92)의 R_입력에 접속되어, 그것이 "하이"레벨로 될 때 상기의 플립플롭을 리세트시키도록 되어 있다. 평가 논리부(30)(30a)에서와 마찬가지로, 라인(RST_)은 NAND게이트(78)의 출력에 따라 인버터(79)에 의해 구동되는데, 상기한 NAND 게이트(78)의 입력은 라인(POR)(TRST)에 접속된다. 이와 유사하게, 라인(RSTA_)은 NAND게이트(78a)의 출력에 따라 인버터(79a)에 의해 구동되는데, 라인(PRO)(TRST)은 NAND게이트(78a)의 입력에 가해지고 있다. 아울러 NAND게이트(78)는 그의 제3입력을 통하여 NAND 게이트(93)의 출력을 수신하며, 이 NAND게이트(93)는 과전압 검출 회로(32)로부터 라인(CKBHV)을 수신함과 아울러, 인버터(91)을 경유하여 OR게이트(77)의 출력 신호를 수신한다.
OR 게이트(77)는 평가 논리부(30b)내의 최종 출력 단이며, 이는 테스트 모드 동작 회로(29b)의 상태를 검출하여 그의 인가 신호를 평가하여 특별 테스트 모드 동작의 발생여부를 판정한다. 라인(Q0)(Q1)은 배타적 OR게이트(85)의 입력에 접속되며, 이 게이트(85)의 출력은 AND게이트(87)의 제1입력에 접속된다. AND게이트(87)의 제2입력은 D-플립플롭(95)의 Q 출력을 수신하며, 상기한 D-플립플롭(95)의 D 입력은 Vcc에, 그의 R_ 입력은 라인(RST_)에, 그의 클럭 입력(CK)및 그의 보수 클럭 입력(CK_)은 AND 게이트(89)의 출력에 접속되는데, 단 AND게이트의 출력이 CK_ 입력으로 접속되는 라인의 경우에는 인버터(99)에 의해 반전되도록 되어 있다. AND 게이트(89)는 그의 일 입력을 통하여 라인(CKBHV)을 수신하며 그의 다른 입력을 통하여 OR 게이트(77)의 출력을 수신취한다.
일정한 어드레스 단자들은, 평가 논리부(30b)에서와 같이, NAND 게이트(800)(801)에 의해 평가 된다. 이 경우, NAND 게이트(801)의 입력은 인버터(820)를 경유하여 어드레스 단자(A2)에 접속되고 그의 다른 입력은 어드레스 단자(A0(A1)에 직접 접속 된다. 반면에 NAND 게이트(801)의 입력은 인버터(821)를 경유하여 어드레스 단자(A0(A1)에 접속되고, 그의 다른 입력은 직접 어드레스 단자(A2)에 접속된다. NAND 게이트(80)는 각각 NAND 게이트(89)의 출력에 접속되는 일 입력을 가지고 있다. NAND 게이트(800)(801)는 각각 상보형 클럭 라인 K4(및 CK_)와 CK1(및 CK1_)을 직접 그리고 인버터(81)의 의해 반전된 상태로 구동한다.
본 실시예의 평가 논리부(30b)에서, 어드레스 단자(A4)(A5))는, 라인(QO)(Q1)에 의해 전송되는 플립플롭(90)의 상태와 함께, 부가적인 논리에 의해 평가된다. AND 게이트(87)의 출력은 AND 게이트(751)의 일 입력을 직접 구동함과 동시에 (인버터(832)에 의해 반전된 후)AND 게이트(750)의 일 입력을 구동한다. AND 게이트(75)는 또한, 희망하는 코드에 따라, 라인(A4)(A5)의 상태를 직접 그리고 인버터(83)에 의해 반전된 채로 수신한다. 제5c도의 실시예에서, AND 게이트(750)는 비-반전된 어드레스 라인(a4)과 반전된 어드레스 라인(a5)을 수신하며, AND 게이트(751)는 반전된 어드레스 라인(a4)과 비-반전된 어드레스 라인(a5)을 수신한다. AND게이트 출력은 OR게이트(77)의 입력에 접속된다.
이하에 평가 논리부(30b)의 동작을, 메모리(10)이 정상 동작 모드로 된 이후의 특별 동작 모드 선택 동작의 관점에 맞추어 설명한다. 이 동작은, 전술한 실시예와 마찬가지로, 과전압 출현의 연속에 따라 수행된다. 그러나, 이 실시예에서는, 클럭 신호(CK4)(CK4_)에 의해 동작되는 병렬 테스트 모드의 선택을 위해 평가 논리부(30b)는 어드레스 단자에(A5, A4, A2. A1, A0의 순서로)순서 01011 및 10011이 제공되는 것을 필요로하고 있다. 초기 상태에서, 라인(POR)(TRST)은 "하이"논리 레벨로 되므로, 라인(RST_)는 "하이"레벨로 되어 테스트 모드 동작 회로(29b)로 하여금 특별 동작 모드(즉, 특별 테스트 모드)의 시동에 응답하도록 만드다. 플립플롭(900)(901)의 출력에서 나온 라인(QO)(Q1)은 "로우"논리 레벨로 되며, 따라서 배타적 OR게이트(85)는 AND게이트(87)에 "로우"논리 레벨을 제공한다. 또한, 이 상태에서,(메모리 1이 칩 동작 단자 E1 및 E2 에 의해 동작되지 않았다고 가정하면) 플립플롭(95)의 Q 출력은 "로우"레벨로 된다. 따라서, AND게이트(87)의 출력도 "로우"페벨로 되며, 이에 따라 AND게이트(751)의 출력도 "로우"논리 레벨로 된다. 이와같이하여, 어드레스 단자(A4)(A5)는 AND 게이트(750)에 의해 평가되며, 라인(A4)이 "하이"라인(A5)이 "로우"이면 AND게이트(750)는 "하이"레벨을 출력한다. 이 경우에, 코드 01011이 제공되면, OR 게이트(77)는 그 출력 "하이"레벨을 제공한다.
단자(A4)에 하나의 과전압의 출현이 제공되는 경우, 라인(CKBHV)은 "하이"레벨로 된다. 이에 따라 AND 게이트(89)는 그의 출력에 "하이"레벨을 제공함으로써, 플립플롭(95)에 Vcc의 "하이"레벨을 기록한다. 아울러, AND게이트의 출력은 각각의 NAND 게이트(80)의 일 입력에 접속됨으로써, 어드레스 단자(A0)(A1)(A2)의 상태가 평가될 수 있게 한다. 더우기, OR 게이트(77)의 출력은(제공되는 01011의 코드로 인하여)"하이"로되기 때문에, 인버터(79)의 출력에서 나온 라인(RST_)은, NAND 게이트(93)및 라인(POR)(TRST)의 출력이 모두 "하이"레벨로 되는 것에 기인하여, 역시 "하이"로 된다.
과전압 조건이 주어진 상태에서 어드레스 단자에 코드 01011이 주어지면, NAND 게이트(800)및 인버터(810)에 의해 라인(CK4)(CK4_)은 각각 "하이"및 "로우"로 구동된다. 이하에서 설명하는바와 같이, 어드레스 단자(A3)에서 과전압 출현이 끝날 무렵, 플립플롭(900)는 "하이"레벨로 기록되고 이 레벨을 그의 Q 출력에 제공하는데, 이 Q 출력은 제5c도의 라인(Q0)에 의해 배타적 OR 게이트(85)에 접속되고, 라인(Q1)은 "로우"로 유지된다.(이 상태는 플립플롭 901에 기록되지 않았음). 따라서, 관련 어드레스 단자에 유효 코드 01011이 주어지고 라인(A3)에 과전압 출현이 있은 다음에는, 플립플롭(95)의 Q 출력과 배타적 OR 게이트(85)의 출력은 모두 "하이"레벨로 됨으로써, AND 게이트(87)의 출력을 "하이"로 만듬과 동시에 AND 게이트(751)를 동작시켜 다음 과전압 출현시의 어드레스 단자(A4)(A5)를 평가하도록 하고 있다. 이 과정에서, 평가 논리부(30b)는 어느 하나의 과전압 출현에서 다음 과전압 출현으로 넘어갈때 상기한 유호 코드를 변경시키게 되는데, 그 이유는 어드레스 단자(A5)(A4)가 제1주기에서(01이 아닌)코드 10을 수신하는 것에만 응답하여 OR 게이트(77)가 "하이"레벨을 출력하기 때문이다.
상기와 같이, 제1과전압 출현 주기에 유효 코드가 수신되는 경우에 있어서만, 평가 논리부(30b)는 상기의 코드를 변경시킨다. 이는 AND 게이트(87)가 플립플롭(95)을 설정시키는데 유효 코드와 함께 과전압 출현 모두를 요구하고 있는 것과, 단 하나의 유효 코드가 수신되고 있는 것(즉, 라인 Q0 및 Q1 중에서 단 하나만이 "하이"로 됨)에 기인한다.
과전압 출현과 함께 제2 유효 코드(10011)가 수신되면, 클럭 라인(CK4)(CK4_)은 각각 "하이"및 "로우"로 구동되고 복귀된다. 이하에서 보다 상세히 설명한 바와 같이, 상기한 순서는 병렬 테스트 모드 선택 신호를 라인(T)상에 발생시킨다.
상기한 선택 방법은, 복수의 과전압 출현에 관하여 서로 상이한 코드를 필요로 하기 때문에, 비의도적인 테스트 모드 전압에 대한 부가적인 안전 대책을 제공하는 것이 된다. 예컨데, 상기한 과전압의 출현이 잡음이나 "핫트 소켓트"삽입에 기인하는 것이 라면, 과전압 출현과 동시에 어드레스 단자에 정확한 코드 순서(예컨데 01011에 연이어 10011)가 제공 될 가능성은 극히 희박하다. 유효한 코드는 어드레스 단자에 가해지는 활용가능한 값의 집합 가운데 아주 드문드문 산재하고 있다는 점을 감안할때, 상기한 유효 코드의 순서는 더욱 더 안전을 제공하게 된다.
또한, 평가 논리부(30b)는 각종의 리세트 기능에 의해 부가적인 안전 대책을 부여한다. 첫째로, 과전압 출현과 함께 어드레스 단자(A4)(A5)에 무효의 코드가 주어지면, OR 게이트(77)의 출력은 "로우"레벨로 되고, 이는 인버터(91)에 반전된 다음 NAND 게이트(93)의 출력을 "로우"레벨로 만들게 된다. 이에 따라, 라인(RST_)상에는 "로우"레벨이 나타나게 되며,이는 테스트 모드 동작 회로(29)내의 플립플롭(90)(92)과, 평가 논리부(30b)내의 플립플롭(95)을 리세트시키게 된다. 따라서, 평가 논리부(30b)는 특별 테스트 모드를 동작시키는데 수개의 상이한 유효 코드의 수신을 요구할 뿐만 아니라 상기한 2개의 유효 코드 사이에 무효 코드가 수신됨이 없이 위 2개의 유효 코드가 곧바로 서로 연이어 수신되는 것을 요구하고 있다. 이는 특별 테스트 모드 선택에 대한 보다 확고한 안전 대책을 부여하는 것이다.
만약 상기와 같은 무효 코드가 있는 경우에는, 과전압 검출 회로(32)는 동작 상태로 유지되며, 이는 무효 코드의 수신 이후에 있어서 과전압 출현의 연속적인 수신을 허용하게 된다.
물론, 평가 논리부(30b)내에 적절한 논리를 부가하게 되면, 보다 긴 코드나 상이한 코드의 순서를 구현시킬 수 있게 된다. 예를 들면, 모든 어드레스 단자는, 어드레스 단자(A4)(A5))의 경우와 마찬가지로, AND 게이트(87)에 의해 선택되는 부가적인 AND 또는 NAND 기능으로써 평가되므로, 특별 테스트 모드가 동작되게 하는데 모든 비트가 변경될 것이다. 본 기술 분야에 통상의 지식을 가진자라면 본 명세서의 설명으로 부터 다른 대안과 수정예를 용이하게 구성할 수 있을 것으로 본다.
다음에는, 제2c도 및 5d도를 참조하여, 본 발명의 또 다른 실시예에 따른 평가 논리부(30C)및 테스트 모드 동작 회로(29C)에 대하여 설명한 것이다. 이 실시예에 따른 평가 논리부(30C)는 특별 테스트 모드 코드를 제공하는데 최소 갯수의 단자가 사용되고 있는 상황에서 부주의 또는 비의도적인 테스트 모드의 진입을 방지할 수 있는 또다른 안전 대책을 부여한다. 예를 들어, 어느 하나의 특별 테스트 모드 코드의 제공에 단지 하나의 단자가 활용될 수 있는 경우에 있어서, 제2c도 및 5d도의 실시예는 테스트 모드의 진입에 앞서서 특정된 직렬 순서를 요구함으로써 비으도적인 테스트 모드 진입에 대한 안전 대책를 부여한다. 제2c도에서, 테스트 모드 동작 회로(29C)는 평가 논리부(30C)에 단 하나의 어드레스 단자(A1)만이 접속된 예를 보여주고 있다. 평가 논리부(30C)는 과전압 출현과 함께 단자(A1)에 수신되는 직렬 데이트를 평가함과 동시에 이 순서에 따라 플립플롭(90)(92)의 클럭킹을 제어하기 위한 회로를 포함하고 있다.
이하에, 제5d도를 참조하여, 어드레스 단자(A1)로부터의 직렬 데이터를 평가함과 아울러 테스트 모드 동작 회로(29C)내의 플립플롭(90)(92)의 클럭킹을 제어하기위한 평가 논리부(30C)내의 구성에 괸하여 설명한다. 평가 논리부(30C)는 시프트 레지스터(100)를 포함하고 있는데, 이 시프트 레지스터는, 과전압 검출부(32)에 의해 검출되어 라인(CKBHV)상에 전달되는 과전압 출현에 의해 클럭킹됨으로써, 어드레스 단자(A1)상의 직렬 데이터 상태를 수신하여 저장하게 된다. 이하에서 보다 상세히 설명하는 바와같이, 평가 논리부(30C)는 시프트 레지스터(100)의 상태를 평가하며, 유효 데이터 상태와 함께 라인(CKBHV)상에 또 하나의 펄스를 수신하게 될때 테스트 모드 동작 회로(29C)내의 플립플롭(90)에 제1클럭 펄스를 제공한다.
또한, 평가 논리부(30C)는 카운터(102)를 포함하는데, 평가 논리부(30C)에서 일단 제1클럭 펄스가 제공되고 난 이후에 상기한 카운터(102)는 라인(CKBHV)상의 펄스를 계수하기 시작한다. 순서가 끝날때(이 실시예에서는 4개), 카운터(102)는 최종 데이터 상태와 시프트 레지스터(100)의 상태의 비교 동작을 시키는데, 만약 하나의 유효 코드가 수신되고 이 유효 코드가 테스트 모드 동작 회로(29C)내의 플립플롭(90)에 제1 클럭 펄스를 인가하게 하였던 코드와 동일하면, 제2클럭 펄스가 발생되어 특별 테스트 모드가 동작된다. 만일 제2 코드가 유효하지 않거나 또는 제2코드가 수신된 선행 유효 코드와 다른 경우에는, 시프트 레지스터(100)와 테스트 모드 동작 회로(29C) 내의 플립플롭(90)(92)은 라인(RST_)을 통하여 리세트되며, 특별 동작 또는 테스트 모드에 재진입하기 위해서는 전술한 순서가 다시 시작되어야 한다.
다음은, 제5d도를 참조하여, 평가 논리부(30C)의 상세한 구성과 특별 테스트 모드의 동작을 설명한 것이다. 플립플롭(900)(921)에서 나온 라인(Q0)(Q1)은 각각 인버터(107)에서 반전된 다음 NAND 게이트(106)의 입력에 가해지며, 따라서 라인(QOR)상에 나타나는 NAND 게이트(106)의 출력은 라인(Q0)(Q1)을 논리적 OR연산한 것에 해당한다. 라인(QOR)은 NAND 게이트(108)의 제1입력에 접속되며, 이 NAND 게이트(108)의 출력은 NAND 게이트(118)의 일 입력에 접속된다. 초기 조건에서, 플립플롭(90)의 출력이 모두 "로우"상태를 갖게되면, 라인(QOR)은 "로우"로 되고, 이에 따라 NAND 게이트(108)의 출력은 "하이"레벨로 된다. 라인(Q0)(Q1)은 또한 각각 NAND 게이트(1141)(1140)의 입력에 접속된다.
시프트 레지스터(100)는 서로 직렬로 접속된 3개의 D-플립플롭(101)을 포함하여, 플립플롭(1011)(1012)(1013)의 출력을 각각 출력 라인(S1)(S2)(S3)에 제공한다. 플립플롭(101)은 라인(CKBHV)에 의해 클럭킹된다. 이때, 플립플롭(101)의 CK_입력은 인버터(123)에 의해 반전된 라인(CKBHV)의 신호에 의해 클럭킹된다. 제1 플립플롭(1011)의 입력은 어드레스 단자(A1)에 접속된다. 따라서, 단자(A3)에 과전압 출현을 나타내는 펄스가 라인(CKBHV)상에 제공될때마다. 어드레스 단자(A1)의 논리 상태는 시프트 레지스터(100)의 연속적인 단에 기록된다. 상술한 제5c도에서와 마찬가지로, NAND 게이트(78)로 부터의 라인(RST_)은 인버터(79)를 경유하여 시프트 레지스터(100)를 리세트시킨다.
이 실시예서는 라인(CKBHV)에 3개의 펄스가 수신될때, 어드레스 단자(A1)로부터 3비트 코드가 시프트 테지스터(100)로 이동된다. 플립플롭(1011)(1012)(1013)의 출력(S1)(S2)(S3)은, 희망하는 코드에 따라, 어느 특정 라인에 관해서는 인버터(109)를 경유하여, NAND 게이트(104)에 제공된다. 따라서, 만약(각각 출력 S1, S2, S3 에 대응하는)시프트 테지스터(100)에의 이동된 코드가 101 이라면, NAND 게이트(1040)는(인버터 105를 통하여)라인(SR4)상의 "하이"레벨을 NAND 게이트(1040)에 제공하게 된다. 이 실시예에서, NAND 게이트(1041)가 라인(SR1)에 "하이"레벨을 제공할때의 코드는 110이다. 이때에는 플립플롭(90)에 아무런 클럭 펄스가 제공되지 않기 때문에, NAND 게이트(114)의 다른 하나의 입력은 인버터(107)에 의해 반전된 라인(Q0)(Q1)의 신호에 따라 "하이"레벨로 된다. 시프트 레지스터(100)가 코드 101을 제공하는 이 실시예에 있어서, 라인(RDY4)은 "하이"레벨로 되며, 라인(RDY1)은 NAND 게이트(1041)로 부터의 라인(SR1)의 "로우"상태에 기인하여 "로우"레벨로된다.
라인(CKBHV)상에 제4의 펄스가 수신될때, 어드레스 단자(A1)가 "하이"레벨이면, NAND 게이트(118)의 출력은 "로우"로 된다. 이는 인버터(119)에 의해 반전된 후에, 라인(PLS4)에 "하이"레벨을 발생하며, 이 라인(PRS4)신호는 라인(RDY4)의 "하이"레벨과 함께 NAND 게이트(116)의 입력에 가해져(제2c도의 테스트 모드 동작 회로29c의 플립플롭 900에 이어지는)라인(CK4)(CK4_)에 각각 "하이"및 "로우"레벨을 제공한다. 따라서, 이 실시예에서 병렬 판독/기록의 특별 테스트 모드를 동작하는데 필요한 제1직렬 코드는 어드레스 단자(A3)상의 과전압 출현에 의해 클럭킹되는 어드레스 단자(A1)상의 직렬 코드 1011이다. 이리하여, 단자(A3)의 과전압 출현이 끝날무렵 라인CKBHV가 "로우"레벨로 복귀될때 플립플롭(900)의 출력으로부터의 라인(Q0)은 "하이"레벨로 된다.
라인(QO)이 "하이"로 되면, 라인(QOR)도 "하이"레벨로 된다. 라인(QOR)도 역시 NAND 게이트(110)의 일 입력에 접속되며, 이 NAND 게이트(110)는 인버터(111)를 통하여 카운터(102)를 클릭킹한다. 카운터(102)는 종래의 2비트 카운터이며, 이는 D-플립플롭(1031)(1032)을 포함한다. 플립플롭(103)의 출력은 인버터(121)를 통하여 D 입력에 접속되며, 플립플롭(1031)의 출력은 인버터(111)의 출력에 의해 게이트되어 NAND 게이트(112)및 인버터(113)을 경유하여 D-플립플롭(1032)의 클럭킹을 제어한다. 플립플롭(1031)(1032)의 출력은 각각 라인(CT1)(CT2)에 제공된다. 따라서, 라인(CKBHV)의 각 펄스에 대하여 ,카운터(102)는 순서 00, 01, 10, 11에 따라서 계수한다(라인 CT2 는 계수 과정에서 상위 비트가 됨)
이리하여, 라인(CKBHV)상에 후속 순서의 3개의 펄스가 인가되면, 카운터(102)는 11 상태로 계수된다. 라인(CT1)(CT2)은 NAND 게이트(126)의 입력에 접속되며, 따라서, 계수 값이 11로 될 때까지 NAND 게이트(126)는 그의 출력에서 라인(CTN)을 "하이"레벨로 구동한다. NAND 게이트(108)의 다른 입력은 라인(CTN)에 접속되며, 이 NAND 게이트(108)의 출력은 "로우"레벨로 되는데, 그 이유는 라인(QOR)도 "하이"레벨(라인 QO는 "하이")로 되어 있기 때문이다. 따라서, 카운터(102)는 이 시간 동안에 라인(CKBHV)상의 클럭 펄스가 라인(PLS4)상에 "하이"레벨을 발생하는 것을 금지시키며, 이 과정에서 부정확한 코드는 플립플롭(90)(92)에 클럭 펄스를 초기에 제공할 수 없게 된다. 라인(CKBHV)상의 이들 펄스는 데이터를 시프트 레지스터(100)로 이동시켜, 이하에서 설명하는 바와 같이 순서의 끝에서 비교되도록 하고 있다.
카운터(102)가 11상태에 도달할때, 라인(CTN)은 "로우"레벨로 하강한다. 이리하여 NAND 게이트(108)는 NAND 게이트(118)에 "하이"레벨을 제공하며, 이에 의해 라인(A1)(CKBHV)은 NAND 게이트(118)의 출력을 제어할 수 있게 된다. 라인(CKBHV)에 제4펄스가 나타나는 시점에서 단자(A1)에 "하이"레벨이 제공되면, 라인(PLS4)은 다시 "하이"레벨로 상승한다. 따라서, 이 실시예에서, 라인(RDY4)이 다시 "하이"레벨(즉, 시프트 레지스터 100 이 코드 101을 제공함)로 되고 또 라인(Q1)이 "로우"레벨로 되면, NAND 게이트(1160)에 의해 라인(CK4)(CK4_)상에 제2 클럭 펄스가 제공된다. 플립플롭(900)로부터 라인(Q1)이 "로우"레벨로되면, 이에 의해, 제2의 플립플롭(90)(92)시리즈에 제1 클럭 펄스가 제공되고 난 이후에 있어서, 제1의 플립플롭(90)(92)시리즈에 클럭 펄스가 제공되는 것이 방지된다.
한편, 평가 논리부(30C)는, 제2의 코드 순서가 부정확한 경우에 대비한 리세트 회로를 포함하고 있다. 상기의 실시예에 있어서, 만일 시프트 레지스터(100)가 코드 101을 발생하지 않게 되면, 라인(RDY4)은 "로우"레벨로 된다. 제1클럭 펄스에 기인하여 플립플롭(900)(920)에 가해지는 라인(Q0)이 "하이"로되면, 시프트 테지스터(100)내의 코드에 관계없이 라인(RDY1)은 "로우"레벨로 된다. NOR 게이트(120)의 입력은 라인(RDY1)(RDY4)에 접속되어, NOR 게이트(120)는 그 출력을 통하여 NAND 게이트(124)에 "하이"레벨을 제공한다. NAND 게이트(124)는 또한, 라인(CT1)(CT2)을 통하여 카운터(102)의 상태를 수신함과 동시에 라인(CKBHV)을 수신하며, 그의 출력은 NAND 게이트(78)의 입력에 접속된다. NAND 게이트(78)는 인버터(79)를 톤하여 시프트 테지스터(100)를 리세트시키는 동시에 다시 인버터(119)를 통하여 라인(RST_)을 구동한다. 따라서, 만약 카운터(102)의 상태가 11이고, 라인(CKBHV)시점에서 유효 코드가 수신되지 않으면(즉, 라인 RDY1 및 RDY4 가 모두 "로우"이면), NAND 게이트(124)의 출력은 "로우"레벨로 하강하게 되며, 이에 따라 NAND 게이트(78)및 인버터(79)는 시프트 테지스터(100)내의 플립플롭(101)을 리세트시킴과 동시에 라인(RST_)을 통하여 테스트 모드 동작 회로(29C)내의 플립플롭(90)(92)을 리세트시킨다. 따라서, 부정확한 코드가 수신될때에는, 플립플롭(90)(92)에 제1클럭 펄스가 제공된 이후라도, 평가 논리부(30C)는 테스트 모드 진입에 앞서 전체의 순서가 수신되게 한다.
이리하여, 상기한 본 발명의 다른 실시예에 따른 평가 논리부(30C)는, 코드를 수신하는데 단 하나의 단자가 사용되는 경우라도, 비의도적인 특별 테스트 모드진입에 대한 부가적인 안전 대책을 제공할 수 있게 된다. 이러한 부가적인 안전 대책은 드문드문 산재한 직렬 코드에 의해 제공되는데, 여기서 직렬 코드내의 비트의 갯수는 활용 가능한 여러 테스트 모드 중에서 어느 하나를 유일하게 선택해내는데 필요한 최소의 비트 갯수보다 많다. 이 실시예에서는 2개의 테스트 모드중에서 어느 하나를 선택하는데 각기 4비트로 이루어진 2회의 코드 순서가 소요되고 있다. 아울러, 안전도를 더욱 증가시키기 위해, 모두 "0"또는 "1"이 아닌 코드가 요구되고 있다.
어느 하나의 특별 테스트 모드를 선택하여 동작하는 모드에 상관없이, 그 특별 테스트 모드의 동작시에는(특히, 병렬 테스트의 경우에는), 어드레스 단자(A1)(A3)특별 테스트 모드시 데이터가 기록 또는 판독되느 어드레스 장소의 선택과 같은 부가적인 기능을 가질 수 있다. 따라서, 일단 특별 테스트 모드의 동작이 (제7도에서 도시된 바와같이) 일어나게 되면, 특별 테스트 모드의 동작에 있어서 어드레스 단자(A1)(A3)는 '돈-케어"조건으로 되지만, 어드레스 단자(A1)(A3)는 희망하는 테스트의 실행에 있어서는 중요성을 갖는다.
제7도를 보면서, 다음에는. 칩 동작에 의해 메모리(1)가 선택되었을 때 특별 테스트 모드를 불능시키는 과정에 대하여 설명하고자 한다. 위에서 언급한 바와 같이, 만약 정상 동작 중에 원치않게 특별 테스트 모드에 진입되면, 제일 먼저 인지할 수 있는 결과로서 메모리에 기억된 데이터나 메모리에 기록되어 저장될 것으로 생각했던 데이터가 손상되는 경우가 많다. 따라서, 테스트 모드를 동작하는데 복수의 과전압 출현을 필요로하는 상기한 특징적 구성에 의하면, 위에서 말한 데이터의 손상등에 대한 안전 대책이 마련될 수 있다.
그런데, 상기한 바와같은 비의도적인 특별 테스트 모드의 진입은, 이 테스트 모드를 나중에 불능시키고 정상 동작 모드로 재진입할 수 있게 제어 할 수 있는 방법이 없는 경우에 있어서는, 훨씬 심각한 결과를 초래한다. 전술한 McAdams 씨등의 논문에서 지적한 바와 같이, 과전압 조건에 의해 동작되는 특별 테스트 모드를 가진 메모리에 있어서, 메모리를 다시 정상 동작 모드로 되돌리는 종래 기술은 정상 동작모드의 재진입을 나타내는 코드와 함께 부가적인 과전압 출현을 제공하는 것이었다.
그런데, 특히 시스템 환경에서, 원치않게 테스트 모드에 진입한 경우에 정상 동작 모드에 재진입하기 위해서는, 우선 부적절한 모드를 검출해내고, 이어서 적절한 코드와 함께 하나의 과전압 출현이 메모리 장치에 인가되어야만 정상 동작 모드에 다시 들어갈 수 있게 되어 있다. 여기서 문제된 것은, 테스트 모드하에서 여기치않게 발생된 에러를 검출하는 기술은 물론, 더우기 그 에러가 테스트 모드에서 기인한 것이라는 사실을 판정해내는 기술은 수 많은 시스템에서 비교적 복잡한 동작으로 이루어진다. 더우기, 이러한 시스템은 테스트 모드에서 이탈하는데 필요한 과전압 능력을 가지고 있지않은 경우도 있다. 따라서 이러한 시스템에서는 비의도적으로 진입된 특별 테스트 모드를 이탈하기 위해서는, 그러한 특별 테스트 모드의 동작이 첫 단계에서 검출 된다는 가정에서, 시스템을 완전히 정지시키는 길 밖에 없다.
본 발명의 이 실시예에 의하면, 제1도 및 제2a도의 평가 논리부(30)에 대하여 위에서 설명한 바와 같이, 메모리(1)는 자신이 동작되지 않은 기간에 있어서만 특별 테스트 모드에 진입할 수 있고 또 그 모드로 유지될 수 있다. 제1도에 관해서 설명한 바와 같이, 본 실시예의 메모리(1)는, 단자(E1)에 "로우"레벨을, 단자(E2)에 '하이"레벨을 인가하는 것에 의해 동작될 수 있다. 이러한 동작 조건에 응답하여, 라인(TRST)은 "로우"레벨로 되며, 이에 따라 평가 논리부(30)내의 라인(RST_)도 "로우"레벨로 된다. 이러한 상태에서 플립플롭(90)(92)은 모두 리세트 상태로 진입하여 그대로 유지됨으로써, 플립플롭(92)의 Q 출력을 무조건 "로우"레벨로 만들게 된다. 그러한 경우, 특별 테스트 모드는 동작되지도 않을 뿐만 아니라 동작 상태로 유지되지도 않게 된다.
이하에, 제7도를 참조하면서, 메모리(1)의 비선택(de-selection)에 기인한 특별 테스트 모드로부터의 이탈에 관하여 설명한 것이다. 시간 t 에서 라인(T)은 "하이"레벨이기 때문에, 병렬 테스트를 위한 특별 테스트 모드는 동작된 상태로 도시되어 있다. 그런데, 시간 t12에서, 라인(trst)은 "하이"에서 "로우"로 천이되는데, 메모리(1)를 동작시키기 위하여 적절한 논리 레벨을 수신하는 칩 동작 입력 단자(E1)(E2)에 응답하여 제1도의 AND 게이트(25)및 인버터(27)는 상기한 천이 동작을 발생기키게 된다. 라인(TRST)이 "로우"레벨로 하강하는 것에 응답하여, 평가 논리부(30)는 라인(RST_)에 "로우"레벨을 제공한다. 제6도에 관해 위에서 설명한 바와 같이, 라인(RST_)에 응답하여 테스트 모드 동작 회로(29)내의 플립플롭(90)(92)은 모두 리세트되어 그의 Q 출력에 "로우"레벨을 제공하게 된다. 그 결과, 드라이버(11)는 "로우 레벨의 라인(RST_)신호에 의해 역시 "로우"상태로 구동된 플립플롭(922)의 Q 출력에 응답하여, 시간 t13에서 라인(T)및 라인(t2)을 "로우"레벨로 구동하게 된다.
따라서, 본 실시예에 있어서는, 특별 테스트 모드로부터의 이탈은 단지 칩 동작 기능에 의해 메모리(1)를 동작시키는 것만으로 실행된다. 물론, 칩 동작에 의한 동작은 본 실시예의 메모리(1)에서 필수적인 지정된 기능이기 때문에, 상기한 바와같은 동작은 메모리(1)의 시스템 사용자가 활용할 수 있는 것이다. 또한, 버스 이용상의 경합의 가능성이 없는 극히 단순한 시스템에서, 예컨대 단지 하나의 메모리 뱅크가 사용되는 것에 있어서는, 칩 동작 단자(E1)(E2)는 동작 상태로 고정적으로 결선될 수 있다. 이 실시예에 있어서, 상기한 고정적 결선은, 라인(TRST)을 "로우"레벨로 유지시키기 때문에, 시스템 동작중에 비의도적인 특별 테스트 모드의 진입 가능성을 배제시키게 된다. 이러한 장치 구성에 의하면, 테스트 모드 진입으로 인한 데이터 손상은 야기되지 않게 된다.
다음은 전력 상승 순서에 따른 테스트 모드 동작 회로(29)의 동작을 제8도를 참조하여 설명한 것이다. 앞에서 설명한 바와 같이, 테스트 모드 동작 회로(29)는 전력-온 리세트 회로(40)을 포함하는데, 이 회로(40)는 전력 상승의 초기에 라인(POR)에 "로우"레벨을 발생하며, Vcc전압 한계에 도달한 이후의 시점에서는 라인(POR)에 "하이"레벨을 발생한다.
시간 to에서, 메모리(1)는, 전원 전압Vcc를 나타내는 맨위의 라인에서 보는 바와 같이 전력 하강 상태에 있으나, 단자(a3)에는 "부"극성 전압이 인가되어 있다. 이러한 상태는 전원 Vcc의 전력 상승 기간에 발생되기도 하고, 또한 이미 전력 상승된 장소에 메모리(1)를 "핫트 소겟트"삽입시켜서 그 결과 전원 전암 Vcc가 단자(A3)에 인가되고 난 후에 메모리(1)에 도달하는 경우에 발생되기도 한다. 어느 경우든지, 이때 어드래스 단자는 Vcc에 대하여 그리고 혹은 Vcc에 대하여 과전압 조건에 놓이게 된다. 단자(A3)에 상기한 과전압 조건이 가해지고 아울러 어드레스 단자(A1)가 어느 한 코드(본 명세서의 설명에서는 전력 상승중에 나타날 수 있는 "로우"레벨로 임의 선택됨)를 나타낼때, 평가 논리부(30)는 라인(CK1)(CK1_)상에 각각 "하이"및 "로우"신호를 발생시킨다. 위에서 명시한 원인에 의해서는, 상기한 어드레스 단자(A3)의 과전압 조건은 의도적으로는 제공되지 않을 뿐만 아니라, 이런 상황에서 상기의 과부하 조건을 가지고 특별 테스트 모드를 동작시킬 수도 없다. 오히려, 단자(A3)상의 상기한 과전압 출현은 전력 상승이나 "핫트 소켓트"조건에 의해 발생되는, 어드레스 단자(A3)에 관한 전원 Vcc상태의 속성이다.
여하튼, 테스트 모드 동작 회로(29)내의 전력-온 리세트 회로(40)가 없었다면 라인(CK1)(CK1_)상의 상기한 신호에 의해, 플립플롭(901)은 그의 D 입력에 가해진 "하이"레벨을 그대로 래치하게 되었을 것이다. Vcc가 제8도에 도시된 Von전압보다 낮은 "로우"레벨로 되어 있는 기간과, 그리고 그 이후의(제8도에서 td로 표시된)소정 기간에, 라인(POR)은 전력-온 리세트 회로(40)에 의해 "로우"레벨로 유지된다. 이에 따라, 평가 논리부(30)는 테스트 모드 동작 회로(29)내의 플립플롭(90)(92)에 라인(RST_)상의 "로우"레벨 신호를 제공함으로써, 이들 플립플롭의 Q 출력들을 "로우"레벨로 만들어주게 된다. 제8도에 도시된 바와 같이, 드라이버(110)에 구동되는 플립플롭(921)의 Q 출력에 상용하는 플립플롭(901)의 Q 출력과 라인(T2)은 이 기간에 있어서, 단자(A3)에서의 과전압 출현에 관계없이 "로우"레벨로 유지된다.
전원 전압 Vcc가 전력-온 리세트 회로(40)의 트립 한계 전압(Von)을 초과한 후, 그리고 전력-온 리세트 회로(40)내의 고유의 지연 시간(td)의 경과후에, 라인(POR)은 시간 t1에서 "하이"레벨로 상승한다. 라인(POR)의 "하이"레벨로의 상승에 응답하여, 평가 논리부(30)는 플립플롭(90)(92)에 라인(RST_)상의 "하이"레벨을 제공하게 된다. 그 결과 플립플롭(90)(92)은 이제 클럭 입력의 인가 신호에 응답하게 된다. 더우기, 전술한 바와 같은 상황으로 인해 과전압 조건에 있어 어드레스 단자(A3)는, 공칭 레벨에 도달한 전원 전압 Vcc에 응답하여, 역시 공칭 레벨로 복귀하게 된다. 이제, 메모리(1)의 정상 동작이 계속될 수 있다.
제8도의 동작예에서 보는 바와같이, 테스트 모드 동작 라인(T2)과 연관된 특별 테스트 모드는 과전압 출현 기간 동안에 "로우"레벨로 된 어드레스 단자(A1)에 의해 선택되어 동작된다. 따라서, 앞으로 설명한 경우처럼, 기간t2에서, 어드레스 단자(A1)가 "로우"레벨로 되어 있는 기간에 제1 과전압(이 경우에는 저전압) 조건이 의도적으로 어드레스 단자(A3)에 가해져 상기의 특별 테스트 모드를 선택하도록 하고 있다. 이 조건에 응답하여, 평가 논리부(30)는 시간 t3에 라인(CK1)(CK1_)상에 각각 "하이"및 "로우"레벨을 제공한다. 이에 의해 플립플롭(901)은 레벨 변동을 일으켜 그 출력에 "하이"레벨을 제공하게 된다. 시간 t4에서 어드레스 단자(A3)가 공칭 레벨로 복귀할 때에는, 기간 t5에 이르러서 라인(CK1)(CK1_)상에 각각 "로우"및 "하이"레벨이 나타나며, 이에 따라 플립플롭(901)의 제2단과 Q 출력에 "하이"레벨이 기록된다.
시간 t1에서 발생하였던 어드레스 단자(A3)의 과전압 출현은 이 순서에 있어서 두번째의 출현이지만, 테스트 모드 동작 회로(29)는 이 과전압 출현을 제1의 순서로서 처리하였음을 알 수 있으며, 이는 라인(T2)이 "로우"레벨로 유지된 점을 미루어보아 분명하다. 이리하여, 테스트 모드 동작 회로(29)는, 전력 상승이나 전력 강하 기간에 과전압 조건이 테스트 모드 동작 회로(29)상에 영향을 미치는 것을 효과적으로 페쇄시킴으로써, 비의도적인 특별 테스트 기능의 동작을 방지하고 있다. 따라서, 테스트 모드 동작 회로(29)는, 완전한 전력 상승 이후에 발생하는 과전압 조건만을 유효한 것으로서 받아들이게 된다. 이리하여, 제8도에 도시된 바와 같이, 단자(A3)에 가해지는 제2의 과전압 출현이 단지 제1의 출현으로서 계수되어진다.
그후, 시간 t6에서 발생하는 제2의 과전압 출현에 의해 특별 테스트 모드가 동작되며, 이에 의해, 제7도와 관련하여 위에서 설명한 것과 동일한 방법으로, 시간 t7에 단자(A3)가 공칭 레벨로 복귀되면서, 라인(T2)에 "하이"레벨 신호가 발생 된다.
[테스트 모드에서의 출력 동작]
다음은, 제1도 및 제9도를 참조하여, 테스트 모드 동작 회로(29)에 의한 특별 테스트 모드의 동작 결과로서 출력 버퍼(22)의 제어에 대하여 설명한다. 제1도에 도시되고 앞서 설명한 바와 같이, 본 실시예의 메모리(1)는 OR 게이트(33)을 포함하는데, 이 OR 게이트 AND 게이트(25)로부터의 라인(CE)과 테스트 모드 동작 회로(29)로 부터의 라인(T)을 그 입력에 수신한다. OR 게이트(33)의 출력은 AND 게이트(26)의 입력에 접속되며, AND 게이트(26)의 출력은 출력 버퍼(22)의 동작 및 동작 불능을 제어한다. 설명의 편의상, 이 실시예에서, 출력 버퍼(22)는 AND 게이트(26)의 "하이"레벨 출력 신호에 의해 동작되도록 하고 있다.
제2a도 및 제7도에 관해서 설명한 바와 같이, 라인(T)은 메모리(1)에서 2개의 특별 테스트 모드중에서 어느 하나를 동작시키는 신호를 전송하도록 되어 있다.
메모리(1)내의 출력 버퍼(22)를 콘트롤하는데는, 테스트 모드 동작 신호를(이 실시예에서는 라인 T 와 T2)의 논리적 OR 연산 값을 제1도의 OR 게이트(33)의 입력에 전송하는 것이 좋다. 이에 의해 특별 테스트 모드중의 어느 하나가 선택되어 출력 버퍼(22)가 하기의 방법으로 제어된다. 이와는 달리, 2개 이상의 특별 테스트 모드를 활용할 수 있도록 된 경우에 있어서는, 위 특별 테스트 모드중에서 선택된 어느 특정 모드만의 동작에 의해 출력 버퍼(22)의 동작 및 동작 불능이 영향을 받을 수 있도록 적절하 논리를 구현할 수 있다. 여기서, 상기의 논리는 본기술 분야에서 통상의 지식을 가진자라면, 테스트 모드하에서의 출력 버퍼(22)의 희망하는 제어하에 근거하여 용이하게 구성할 수 있다.
한편, OR 게이트(33)에 의한 라인(CE)(T)의 논리적 조합과 그에 연이어 AND 게이트(26)에 의한 출력 버퍼(22)의 동작에 대한 제어 기술은 비교적 간단하게 구현되는 출력 버퍼의 제어 기능이다. 회로의 특별 요건에 따라 상기의 기능을 구현하는데에 있어서, 지연 단과 같은 기타의 회로로서, 출력 버퍼(22)의 동작과 동작 불능의 타이밍을 제어하거나 다른 목적을 위하여 메모리(1)내의 부가적인 내부 신호에 의해 출력 버퍼(22)의 동작을 게이트하는 회로를 채용할 수도 있다. 아울러, 본 실시예에서는 "정"극성 논리만이 에시되어 있지만, 본 발명을 실시함에 있어서 "부"극성 논리(예를 들면, OR 및 AND 논리 구현보다는 NOR 및 NAND 논리의 구현)를 균등하게 이용할 수 있다.
라인(T)상의 테스트 모드 동작 신호에 의한 출력 버퍼(22)의 제어는 본 실시예에 따라 구성된 메모리(1)에 아주 유익한 기능을 부여한다. 상기한 바와같은 구성의 제1 기능은, 메모리(1)가 특별 테스트 동작을 수행하는 시간에 앞서서, 그 메모리 장치가 특별 테스트 모드 상태를 전송하여 사용자(또는 테스트 장비)에게 "메모리 장치가 특별 테스트 모드로 되어있다"는 확인 통보를 제공하는 것이다. 상기한 확인 통보는 위에서 설명한 과전압 출현과 같은 임시적 주기에 의해 특별 테스트 모드의 진입이 개시될때 특히 중요한 역할을 하는데, 여기서 상기한 임시적 주기는 테스트 장비의 정격 성능에 들어있지 않은 것이며 따라서 이러한 임시적 주기가 희망대로 수행될 것이라고 보장할 수 없다. 아울러, 특별 테스트 모드의 테스트가 메모리 장치의 제조 테스팅 도중에서 실패하게되면, 테스트 모드의 진입에 대한 확인 통보에 의해 테스트 장비나 테스트 요원들은 메모리의 테스트가 실제로 실패하였는지 또는 단순히 테스트 모드에 대한 진입이 실패였는지를 조사할 필요가 없게 된다. 그리고, 테스트 모드 진입 과정은 판매되는 메모리 장치에 적용되는 사양에 들어있지 않는 경우도 있기 때문에, 예상대로 특별 테스트 모드에 진입하지 못하는 집적 회로는 정상 동작 모드에서 충체적으로 테스트하여 그의 모든 규정 요건을 충족시키고 있는지의 여부를 조사할 수 있다. 더우기, 특별 테스트 모드의 동작의 전송에 의하면, 비의도적인 특별 테스트 모드의 진입을 검출할 수 있으모로, 사용자는 메모리 장치의 정상 동작 모드로 복귀하는데 필요한 주기를 수행할 수 있게 된다.
그런데, 상술한 바와같이, 밀봉된 집적 회로 장치, 특히 메모리(1)와 같은 메모리 장치의 크기와 이 메모리 장치가 차지하는 기판상의 점유면적을 가능한 한 작게 하기 위해서는, 이 메모리 장치의 외부 단자의 수를 최소로 하여야 한다.
더우기, 기판의 복잡성을 최소화하려면, 밀봉된 메모리 장치에의 회로 접속 연결을 가능한 줄이는 것이 바람직하다. 따라서, 집적 회로의 상태는 메모리 장치의 주어진 단자에 제공되는 신호에 의해 전송될 수는 있지만, 위와같은 단자를 특히 밀봉형 메모리 장치에 설치하는 것은 바람직하지 못하다.
다음은, 제9도를 참조하여, 단자(DQ)에 의한 특별 테스트 모드 동작의 전송에 관하여 설명한 것이다. 이에 대한 설명을 위하여, 단자(W_)가 "하이"레벨로 유지되어 있다고 가정하면, 출력 버퍼(22)의 동작은 라인(T)(CE)과 단자(OE)의 상태에 의해 제어된다. 위에서 언급한 바와같이, 특별 테스트 모드의 동작은, 메모리(1)가 칩 동작 단자(E1)(E2)로부터 동작되지 않았을때에만, 즉 AND게이트(24)의 출력에 있는 라인(CE)이 "로우"레벨로 되어 있을대에만, 수행되어진다. 이리하여, 제9도에서, 시간 t0에서는, 라인(T)이 "로우"레벨로 된다. 그리고, 이 실시예에서는, 시간 t0에, 에, 단자(OE)가 "하이"레벨로 되기 때문에(제9도에 도시하지는 않았지만, 단자W_도 마찬가지임), 데이터 출력단자(DQ)는 활성 상태로 된다. 단자(E1)(E2)로부터 선택되지 않았을때의 메모리(1)의 동작은 제9도 에 나타나있다. AND게이트(25), OR 게이트(33)및 AND 게이트(26)의 동작에 의한 출력 버퍼(22)의 동작 불능의 결과로서, 시간 t1에 라인(CE)은 "로우"레벨로 하강하며, 이어서 기산 t2에 단자(DQ)는 "고"임피던스 상태로 된다. 메모리(1)의 비선택에 따른 출력 버퍼(22)의 동작 불능과, 단자(DQ)의 "고"임피던스 상태는 메모리와 칩 동작 기능 및 단자를 가진 기타의 집적 회로에 있어서 관례적인 것이다.
본 실시예에 따라 구성된 메모리(1)에서, 제9도의 시간 t3에서 특별 테스트 모드의 진입이 이루어지면, 라인(T)은 테스트 모드 동작 회로(29)에 의해 "하이"레벨로 구동된다. 이리하여, "하이"레벨의 라인(T)에 응답하여, OR 게이트(33)는 AND 게이트(26)에 "하이'레벨을 제공한다. 단자(OE)(W_)는 "하이"레벨이고, 또 병렬 테스트 회로(28)로부터의 라인(32)은 "하이"상태(즉, 병렬 테스트가 이미 경과되었거나 아직 일어나지 않은 상태)로 유지되어 있기 때문에, 단자(DQ)에 시간 t4에 활성 상태로 된다. 이러한 조건, 즉 단자(DQ)가 칩 동작 단자(E1)(E2)에 "저"임피던스를 제공하여 메모리(1)를 선택하지 않는 조건은 종래의 메모리의 동작에서는 기대되지 않는 것인바, 그 이유는 회로가 동작되지 않을 때에는 단자(DQ)가 "고"임피던스 상태로 유지될 것으로 기대되기 때문이다. 따라서, 메모리(1)가 동작되지 않을때 단자(D1)에 "저"임피던스 상태를 제공하는 것은 특별 테스트 모드에의 진입을 승인하는 것으로서, 여기서는 이러한 승인을 전송하는데 메모리(1)에 부가적인 단자를 설치할 필요가 없다.
테스트 모드 진입 사실을 전송하는 데에 있어서, 단자(DQ)에 제공되는 데이터 상태는 중요하지 않으며, 본 실시예에서 테스트 모드 진입 사실은 단자(DQ)의 "저"임피던스 조건에 의해 전송된다. 그러나, 희망하는 경우에는, 이 시점에서 단자(DQ)에 부가적인 정보를 제공할 수 있는데, 이러한 정보는, 예컨데 어느 테스트 모드가 동작되었는지를 확인하기 위한 검증 내용을 포함할 수 있다. 또한, 특별 테스트 모드가 동작은 "저"임피던스 상태를 나타내고 있는 어느 하나의 선택된 단자(DQ)에 의해 충분히 전송될 수 있기 때문에, 메모리(1)와 같은 넓은 워드 메모리내의 모든 출력 버퍼가 위에서 설명한 방법대로 제어될 필요는 없다.
테스트 모드 동작 회로(29)에 의한 출력 버퍼(22)의 제어는 특별 동작 또는 테스트 모드에 있어서 메모리(1)의 또 다른 기능을 부여한다. 라인(T)이 "하이"레벨일 때, (정상 동작시 출력 동작 단자로서 작용하는)단자(OE)는 테스트 모드에서는 칩 동작 기능 단자로서 작용한다. 이러한 칩 동작 기능은 테스트 모드에서, 출력 단자(DQ)의 제어를 위해 출력 논리 "합" 결합 형태로 접속된 단자(DQ)를 가진 시스템내에 내장된 메모리에 대하여 특별 테스트 모드를 동작시키고자 하는 경우에 특히 유용하다. 또한, 메모리(1)내의 최소한의 부가적 논리로도, 테스트 모드 기간동안에 단자(OE)에서 나온 신호는 테스트 모드 기간중에 메모리(1)의 내부 동작을 제어할 수 있게되어 있는데, 이는 시스템 테스트 응용에 있어서 아주 유용한 것이다.
제1도에는, 상기한 바와 같은 부가적 논리의 간단한 일레가 도시되어 있다. AND 게이트(21)는 그의 일 입력을 통하여 테스트 모드 동작 회로(29)로부터의 라인(T)을 수신하는 동시에, 다른 입력을 통하여 출력 동작 단자(OE)의 상태(필요에 따라서는 완충된 것)을 수신한다. AND 게이트(21)의 출력은 OR게이트(19)의 일 입력에 접속되며, 이 OR 게이트(19)의 다른 입력은 AND 게이트(25)의 출력에서 나온 라인(CE)을 수신하도록 되어있다. OR 게이트(19)의 출력은 입/출력 제어 및 열 디코더(16)과 같은 기능 회로에 접속되어 이 기능회로를 종래의 칩 동작 방법으로 동작 및 동작 불능시키는 역할을 한다. 따라서, 출력 동작 단자(OE)는 출력 버퍼(22)의 동작 및 동작 불능을 제어할 뿐만 아니라 테스트 모드 기간중에 칩 동작 단자로서 작용한다. 이러한 단자(OE)의 기는은, 복수의 메모리(1)가 병렬로 접속되어 있는 상태에서 단 하나의 메모리(또는 메모리 뱅크)만을 테스트하고 하는 경우에 있어서 특히 유용하다. 본 실시예에서 칩 동작 단자(E1)(E2)는 테스트 모드로부터의 이탈을 제공하기 때문에, 출력 동작 단자(OE)가 메모리(1)의 칩 동작 제어를 제공한다는 것은 본 실시예에서 특히 유용하다. 본 기술 분야에서 통상의 지식을 가진자라면, 상기한 칩 동작 제어를 달성하는데 제1도에 도시된 논리에 대하여 다른 실시예를 구현할 수 있을 것으로 본다.
제9도의 예에서, 메모리(1)가 테스트 모드에 있을때(즉, 라인T가 "하이"레벨일 때), 단자(OE)는 시간 t5에 "로우"레벨로 외부로부터 구동된다. 이 신호에 응답하여, AND 게이트(26)의 출력은 시간 t6에서 "로우"레벨로 하강하면서 출력버퍼(22)를 동작 불능시키고 단자(DQ)를 "고"임피던스 상태로 만들게 된다. 테스트 모드에서 메모리(1)의 재선택은, 외부에서 단자(OE)는(시간 t7에) "하이"레벨로 구동하는 것에 의해 달성되며, 이에 따라 단자(DQ)는 다시 활성화되어 시간 t8에 데이터를 제공할 수 있게 된다. 위에서 설명한 바와같이, 메모리(1)는 칩 동작 코드를 수신하는 단자(E1)(E2)에 의해 테스트 모드를 이탈하게 된다.
이리하여, 본 실시예에 다른 메모리(1)는, 정상 동작에서 어느 일정한 기능을 갖는(단자 DQ와 같은)단자를 이용하여 자신의 테스트 모드 상태를 전송할 수 있다. 또한, 본 실시예의 메모리(1)는 칩 동작을 이용하여 특별 테스트 모드로부터의 간단한 이탈 방법을 제공하고 있으며, 정상 동작에서 별개의 기능을 갖는 다른 하나의 단자를 사용하여 특별 테스트 모드중에 칩 동작 기능을 제공하도록 되어 있다. 따라서, 본 발명에 의하면, 메모리(1)에 있어서 특별 테스트 모드의 제어 및 확인 통보를 위한 부가적 단자의 필요성이 없어진다.
지금까지는 바람직한 실시예에 의해 본 발명을 설명하여 왔지만, 본 발명의 이점과 효과를 갖는, 본 실시예에 대한 변형 및 대안(代案)은 본 기술 분야에 통상의 지식을 가진자라면 본 명세서 및 그의 첨부 도면을 참조하여 용이하게 형성할 수 있을 것으로 본다. 상기한 변형 및 대안이 후속의 특허청구의 범위에 기재된 본 발명의 범위에 속하는 것은 물론이다.

Claims (21)

  1. 정상 동작 모드 및 특별 동작 모드를 가진 직접 회로로서; 출력 단자와; 상기한 출력 단자에 결합되며, 상기한 출력 단자에 데이터를 제공하는 출력 드라이버와; 제1상태에서 상기한 출력 드라이버가 동작 되어야 함을 나타내는 한편 제2상태에서 상기한 출력 드라이버가 동작 불능되어야 함을 나타내는 제어 신호를 수신하는 제1단자와; 모드 시동 신호를 수신하는 제2 단자와; 상기한 제2 단자에 결합되며, 상기한 모드 시동 신호의 수신에 응답하여 특별 모드 동작 신호를 제공하는 특별 동작 회로와; 상기한 제1단자, 상기한 특별 모드 동작 회로 및 상기한 출력 드라이버에 결합되며, 상기한 제2상태의 제어 신호의 수신에 응답하여 상기한 출력 드라이버를 동작 불능시키도록 제어하는 한편 상기한 제2상태의 제어 신호의 수신과 함께 상기한 특별 모드 동작 신호에 응답하여 상기한 출력 드라이버를 동작시키도록 제어하는 출력 제어 회로로 구성됨을 특징으로 하는 직접회로.
  2. 제1항에 있어서, 상기한 출력 제어 회로는 상기한 제1 상태의 제어 신호의 수신에 응답하여 상기한 출력 드라이버를 동작시키도록 제어하는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기한 출력 드라이버는 상기한 출력 제어 회로에 의해 동작 불능됨에 따라 상기한 출력 단자에 "고"임피던스를 제공하는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기한 출력 드라이버는 상기한 출력 제어 회로에 의해 동작됨에 따라 상기한 출력 단자에 "저"임피던스를 제공하는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서, 상기 집적 회로는 상기한 출력 단자에 결합되며 상기의 집적 회로에 제공되는 데이터를 수신하는 입력 버퍼를 부가적으로 포함한 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서, 상기 집적 회로는 상기한 출력 드라이버에 결합되는 기능 회로를 부가적으로 포함하며; 상기한 제1 단자는 칩 동작 단자로 구성되며; 상기한 제어 신호는 제1상태에서 상기한 기능 회로가 동작되어야 함을 나타내는 한편 제2상태에서 상기한 기능 회로가 동작 불능되어야 함을 나타내는 칩 동작 신호로 이루어지는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, 상기한 특별 모드 동작 회로는 또한 상기한 칩 동작 단자에 결합되며, 상기한 제2 상태의 칩 동작 신호의 수신에 응답하여 특별 모드 동작 불능 신호를 제공하도록 되어 있는 것을 특징으로 하는 집적 회로.
  8. 제6항에 있어서, 상기 집적 회로는 제1 상태에서 상기한 출력 드라이버가 동작되어야 함을 나타내는 한편 제2 상태에서 상기한 출력 드라이버가 동작 불능되어야 함을 나타내는 출력 동작 신호를 수신하는 출력 동작 단자를 부가적으로 포함하며; 상기한 출력 제어 회로는 상기한 출력 동작 단자에 결합되어, 상기한 제2 상태의 출력 동작 신호의 수신에 응답하여 상기한 출력 드라이버를 동작 불능시키도록 제어하는 한편 상기한 제1 상태의 출력 동작 신호의 수신에 응답하여 상기한 출력 드라이버를 동작시키도록 제어하는 것을 특징으로 하는 집적 회로.
  9. 정상 동작 모드와 특별 동작 모드를 가진 집적 회로의 동작을 제어하는 방법으로서; 상기한 특별 동작 모드의 선택을 나타내는 모든 시동 신호를 수신하는 단계와; 출력 버퍼의 동작 불능을 나타내는 제어 신호를 수신하는 단계와; 상기한 모드 시동 신호에 응답하여 상기한 특별 동작 모드를 동작하는 단계와; 상기한 제어 신호 및 상기한 특별 동작 모드의 동작에 응답하여 출력 버퍼를 동작하는 단계로 구성됨을 특징으로 하는 집적 회로의 동작 제어 방법.
  10. 제9항에 있어서, 상기한 출력 버퍼의 동작 단계는, 출력 버퍼가 출력 단자를 "저"임피던스 조건으로 만들 수 있도록 상기한 출력 버퍼를 제어하는 단계를 포함함을 특징으로 하는 집적 회로의 동작 제어 방법.
  11. 제9항에 있어서, 상기 집적 회로의 동작 제어 방법은 상기한 특별 동작 모드의 동작에 앞서서 상기한 제어 신호에 응답하여 상기한 출력 버퍼를 동작 불능시키는 단계를 부가적으로 포함한 것을 특징으로 하는 집적 회로의 동작 제어 방법.
  12. 제11항에 있어서, 상기한 동작 불능 단계는 출력 버퍼가 출력 단자를 "고"임피던스 조건으로 만들 수 있도록 상기한 출력 버퍼를 제어하는 단계를 포함함을 특징으로 하는 직접 회로의 동작 제어 방법.
  13. 제9항에 있어서, 상기한 제어 신호는 상기한 출력 버퍼 및 기능 회로의 동작 불능을 제1 상태로서 나타내는 한편, 상기한 출력 버퍼 및 기능 회로의 동작을 제2 상태로서 나타내며; 상기한 특별 동작 모드의 동작 단계는 상기한 모드 시동 신호에 응답하여 상기한 특별 동작 모드에서 상기한 기능 회로를 동작시키는 것을 특징으로 하는 집적 회로의 동작 제어 방법.
  14. 제13항에 있어서, 상기 집적 회로의 동작 제어 방법은 특별 동작 모드의 상기한 동작 단계 이후에 상기한 제2 상태의 상기한 제어 신호의 수신에 응답하여 상기한 특별 동작 모드를 동작 불능시키는 단계를 부가적으로 포함한 것을 특징으로 하는 집적 회로의 동작 제어 방법.
  15. 제13항에 있어서, 집적 회로의 상기 동작 제어 방법은 제1상태에서 상기한 출력 버퍼의 동작 불능을 나타내는 한편 제2 상태에서 상기한 출력 버퍼의 동작을 나타내는 출력 동작 신호를 수신하는 단계를 부가적으로 포함하며; 상기한 출력 버퍼의 동작 단계는 또한 상기한 제2상태의 출력 동작 신호에 응답하도록 된 것을 특징으로 하는 집적 회로의 동작 제어 방법.
  16. 제9항에 있어서, 상기한 특별 동작 모드는 특별 테스트 모드인 것을 특징으로 하는 집적 회로의 동작 제어 방법.
  17. 기능 회로와; 출력 단자와; 상기한 기능 회로 및 출력 단자에 결합되며, 상기한 기능 회로로부터 테이터를 상기한 출력 단자에 제공하고, 하나의 제어 단자를 가진 출력 버퍼와; 제1상태에서 상기한 회로의 동작을 나타내며 제2상태에서 상기한 회로의 동작 불능을 나타내는 칩 동작 신호를 수신하는 칩 동작 단자와; 상기한 칩 동작 단자 및 상기한 기능 회로에 결합되며, 상기한 칩 동작 신호에 응답하여 상기한 기능 회로를 제어하는 칩 동작 회로와; 특별 모드 신호를 수신하는 제1 단자와; 상기한 제1 단자 및 상기한 기능 회로에 결합되며, 상기한 특별 모드 신호에 응답하여 특별 동작 모드를 동작시키는 특별 모드 동작 회로와; 상기한 칩 동작 회로, 상기한 특별 모드 동작 회로 및 상기한 출력 버퍼의 제어 단자에 결합되며, 상기한 제2 상태의 칩 동작 신호와 상기한 특별 동작 모드의 동작에 응답하여 상기한 출력 버퍼를 동작시키는 출력 제어 회로로 구성됨을 특징으로 하는 집적 회로.
  18. 제17항에 있어서, 상기한 특별 동작 모드가 동작되지 않았을 때 상기한 출력 제어 회로는 상기한 칩 동작 회로에 응답하여 상기한 제2 상태의 칩 동작 신호에 따라 상기한 출력 버퍼를 동작 불능시키는 것을 특징으로 하는 집적 회로.
  19. 제18항에 있어서, 상기 집적 회로는 제1 상태에서 상기한 출력 버퍼의 동작을 나타내는 한편 제2상태에서 상기한 출력 버퍼의 동작 불능을 나타내는 출력 동작 신호를 수신하는 출력 동작 단자를 부가적으로 포함하며; 상기한 출력 제어 회로는 상기한 출력 동작 단자에 결합되며, 상기한 제1 상태에서는 상기한 출력 동작에 응답하여 상기한 출력 버퍼를 동작시키고, 상기한 제2 상태에서는 상기한 출력 동작에 응답하여 상기한 출력 버퍼를 동작 불능시키는 것을 특징으로 하는 집적 회로.
  20. 제18항에 있어서, 상기한 칩 동작 회로는 복수의 칩 동작 단자의 칩 동작 신호들에 응답하며, 상기한 복수의 칩 동작 단자의 칩 동작 신호들의 논리적 조합에 따라 상기한 기능 회로 및 상기한 출력 제어 회로를 제어하게 되는 것을 특징으로 하는 집적 회로.
  21. 제17항에 있어서, 상기한 특별 모드 동작 회로는 상기한 칩 동작 회로에 결합되며, 상기한 제1상태의 칩 동작 신호에 응답하여 상기한 특별 동작 모드를 동작 불능시키도록 된 것을 특징으로 하는 집적 회로.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781753A (en) * 1989-02-24 1998-07-14 Advanced Micro Devices, Inc. Semi-autonomous RISC pipelines for overlapped execution of RISC-like instructions within the multiple superscalar execution units of a processor having distributed pipeline control for speculative and out-of-order execution of complex instructions
US5072138A (en) 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequential clocked access codes for test mode entry
JP2639319B2 (ja) * 1993-09-22 1997-08-13 日本電気株式会社 半導体装置
US6144594A (en) * 1996-01-19 2000-11-07 Stmicroelectronics, Inc. Test mode activation and data override
EP0801401B1 (en) * 1996-04-02 2003-08-27 STMicroelectronics, Inc. Testing and repair of embedded memory
DE19742597A1 (de) * 1997-09-26 1999-04-08 Siemens Ag Digitaler Speicher und Betriebsverfahren für einen digitalen Speicher
EP1515345A1 (en) * 1999-02-02 2005-03-16 Fujitsu Limited Test method and test circuit for electronic device
US6851080B1 (en) * 1999-02-05 2005-02-01 3Com Corporation Automatic activation of ASIC test mode
FR2794867B1 (fr) * 1999-06-08 2001-08-10 St Microelectronics Sa Circuit de detection et de memorisation d'une surtension
DE10124735C1 (de) * 2001-05-21 2002-11-14 Infineon Technologies Ag Verfahren zum Testen von Halbleiter-Chips
US7783876B2 (en) * 2007-05-01 2010-08-24 Hewlett-Packard Development Company, L.P. Comparing characteristics prior to booting devices
US8627510B2 (en) * 2009-08-03 2014-01-07 Lexmark International, Inc. Electronic device and method for operating the electronic device
CN111458621B (zh) * 2019-01-21 2022-03-01 华邦电子股份有限公司 集成电路及其多芯片状态的检测方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654849B1 (en) * 1984-08-31 1999-06-22 Texas Instruments Inc High speed concurrent testing of dynamic read/write memory array
JPS61191973A (ja) * 1985-02-20 1986-08-26 Fujitsu Ltd 試験回路をそなえた半導体集積回路
JPS61239491A (ja) * 1985-04-13 1986-10-24 Fujitsu Ltd 電子装置
JPS62170094A (ja) * 1986-01-21 1987-07-27 Mitsubishi Electric Corp 半導体記憶回路
US4752729A (en) * 1986-07-01 1988-06-21 Texas Instruments Incorporated Test circuit for VSLI integrated circuits
US4860290A (en) * 1987-06-02 1989-08-22 Texas Instruments Incorporated Logic circuit having individually testable logic modules
JPH01132980A (ja) * 1987-11-17 1989-05-25 Mitsubishi Electric Corp テスト機能付電子回路装置
JPH081760B2 (ja) * 1987-11-17 1996-01-10 三菱電機株式会社 半導体記憶装置
FR2623652A1 (fr) * 1987-11-20 1989-05-26 Philips Nv Unite de memoire statique a plusieurs modes de test et ordinateur muni de telles unites
JPH01205788A (ja) * 1988-02-12 1989-08-18 Toshiba Corp 半導体集積回路
JPH01245497A (ja) * 1988-03-28 1989-09-29 Nec Corp 半導体メモリ
US4975641A (en) * 1988-07-14 1990-12-04 Sharp Kabushiki Kaisha Integrated circuit and method for testing the integrated circuit
US5134586A (en) 1990-08-17 1992-07-28 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with chip enable control from output enable during test mode
US5115146A (en) 1990-08-17 1992-05-19 Sgs-Thomson Microelectronics, Inc. Power-on reset circuit for controlling test mode entry
DE69120483T2 (de) 1990-08-17 1996-11-14 Sgs Thomson Microelectronics Halbleiter-Speicher mit unterdrücktem Testmodus-Eingang während des Strom-Einschaltens
US5072137A (en) 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with a clocked access code for test mode entry
US5072138A (en) 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequential clocked access codes for test mode entry
US5134587A (en) 1990-08-17 1992-07-28 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with automatic test mode exit on chip enable
JPH1130394A (ja) * 1997-07-11 1999-02-02 Hitachi Constr Mach Co Ltd 建設機械の給脂装置

Also Published As

Publication number Publication date
KR920005169A (ko) 1992-03-28
DE69128223T2 (de) 1998-06-18
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EP0471540B1 (en) 1997-11-19
US5299203A (en) 1994-03-29
EP0768675A2 (en) 1997-04-16
JPH05312926A (ja) 1993-11-26

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