TW455809B - Clock divider - Google Patents

Description

4 5 5 30 9 25 92pi f , doc/0 06 __B7_ 五、發明説明（/ ) 本發明是有關於一種除法器，且特別是有關於一種時 脈除法器（clock divider)。 第1圖是習知使用健波進位計數器(ripple carry counter) 的時脈除法器的組態方塊圖。第2圖繪示習知使用漣波進 位計數器的時脈除法器操作的時序波型圖。如圖中所顯 示，從各正反器(flip-flop)la、lb、lc與Id的輸出値的改 變是發生在輸入時脈訊號clk-in的下降邊緣（negative edge)。各正反器la、lb與lc的輸出値分別輸入至一相鄰 的正反器。 經濟部t央橾準局負工消費合作社印製 ^^^1 ^^^1 ^^^1 ^^^1 .^^^1 ^^^1 I _ . (請先聞讀背面之注意事項再填寫本頁) —使用除N(MOD-N)計數器的時脈除法器，於對應至 指定數目之輸入時脈週期的輸出値爲“0”，且對應至上述 指定數目之輸入時脈週期的輸出値爲“1”。例如，假使輸 入時脈訊號爲具有時脈週期l〇〇ns(頻率爲10MHz)並且希 望有一時脈週期爲1600ns的輸出的話，則時脈除法器在 對應到輸入之時脈訊號的8個完整週期的輸出値爲“〇”， 而對應到輸入之時脈訊號的次8個完整週期的輸出値爲 “1”。除N計數器是一具有N個狀態的漣波計數器。假如 漣波計數器包括Μ個正反器，則正反器的數目Μ與除數 Ν的關係可以表示成Ν=2Μ。 因爲如前所描述習知之時脈除法器僅能從一參考時脈 (輸入時脈）來產生具有偶數個週期的時脈訊號，但難以從 一輸入時脈來產生具有奇數個週期的時脈訊號。此外，習 知之時脈除法器，難以達成一約50%或更少的工作週期 (duty cycle)，以產生具有奇數個週期之輸出時脈訊號。爲 4 本紙張尺度適用中國國家標準（CNS ) A4见格（210X297公釐） 5 580 9 2592pif.doc/006 A7 _________B7__ 五、發明説明（Z) 此，習知之時脈除法器並不適用各種需要奇數個週期或一 約50%的工作週期的系統。 因此本發明的一目的就是在提供一種時脈除法器，用 以産生各種不同週期的輸出時脈訊號。 本發明的另一目的就是在提供一種時脈除法器，用以 產生一輸出時脈訊號週期，其週期與輸入時脈訊號週期的 倍數相等。 本發明的另一目的就是在提供一輸出時脈訊號，其週 期等於輸入時脈訊號週期的奇數倍。 本發明的再一目的就是在提供一具有約50%的工作週 期輸出時脈訊號。 經濟部中央標準局貝工消費合作社印製 nf · fm }1 - I J 11 tn^ (^^1 I 、 -¾. i ' i (請先閲讀背面之注意事項再填寫本頁) 爲達成上述目的，本發明提出一種時脈除法器，包括 一奇數個週期訊號輸出部分，用以接受一輸入時脈以及輸 出一除數，此除數對產生奇數個週期之輸出時脈是必須 的；一時脈除法控制器，用來輸出一控制訊號，此控制訊 號，藉由計數動作與比較彼此具有奇數個週期之時脈訊 號，來產生所需的時脈分佈；以及一時脈除法訊號輸出部 分，用以輸出一時脈訊號，並藉由上述之時脈除法控制器 之控制訊號使輸出一時脈訊號具有奇數個週期。 本發明可由整個或部分時脈除法器來完成，此時脈除 法器包括= (a)—除數電路，耦接用以根據一輸入除數値，接受具有第 一指定週期之第一時脈訊號，以及多數個控制訊號，除數 電路產生一輸出訊號，用以指示輸入除數値；以及 5 本紙張尺度適用申國國家標準（CNS ) A4規格（210X297公釐） 5 580 9 2592pif.doc/006 五'發明説明（3 ) (b)—控制電路，耦接至除數電路，用以接受輸出訊號，使 得控制訊號在第一指定時間長度內產生一具有第一邏輯狀 態之第一時脈訊號，以及在第二指定時間長度內產生一具 有第二邏輯狀態之第二時脈訊號，其中具第二指定時間長 度之第二時脈訊號基本上等於輸入除數値乘以第一時脈訊 號之第一指定時間長度。 本發明可由一方法的全部或部分來完成，此方法係產 生一輸出時脈訊號，其輸出週期等於輸入除數乘以輸入時 脈訊號之輸入週期，此方法包括以下步驟：產生第一與第 二除數，其中輸入除數等於第一除數加上第二除數；產生 一中間時脈訊號，其具有一中間時脈週期，此週期等於第 一指定時間長度與第二指定時間長度兩者之和，其中第一 指定時間長度等於第一除數乘以輸入週期，第二指定時間 長度等於第二除數乘以輸入週期；以及調整中間時脈訊號 從第一狀態至第二狀態的轉換，用以輸出具有約50%的一 工作週期。 經濟f央標準局員工消費合作社印製 ^—β It— n 1 tfn i ·1 -*.、 ' 不 i - i (請先閲讀背面之注$項再填寫本頁) 爲讓本發明之上述目的、特徵、和優點能更明顯易懂1 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下： 圖式之簡單說明： 第1圖繪示習知之時脈除法器的電路圖； 第2圖繪示習知之時脈除法器的操作時脈圖； 第3圖繪示依照本發明一較隹實施例的時脈除法器之 方塊圖； 6 本紙張尺度適用中國圉家標準（CNS > A4规格（2!0X297公嫠） 4 5 5 80 9 2592pif#doc/006 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（40 第4A圖繪示第3圖中之除數電路的方塊圖； 第4B圖繪示第4A圖中之除數電路的詳細電路圖； 第4C圖繪示第4B圖中之除數負載單元的詳細電路 圖； 第5A圖繪示第_ 3圖中之控制電路4〇的詳細電路圖； 第5B圖繪示第5A圖中之控制電路40在一較佳操作 下的狀態圖； 第6圖繪示第3圖中之輸出電路的詳細電路圖；以及 第7圖繪示依照本發明一較佳實施例的時脈除法器之 時序圖，輸出時脈訊號clk_o具有一 10MHz之輸出頻率（τ 2=10〇ns)，係依據一頻率爲50 MHz(rI=2〇nS)典型的輸入 時脈訊號clk_i。 實施例 請參照第3圖，其繪示依照本發明一較佳實施例的一 種時脈除法器20的方塊圖。時脈除法器20，包括一除數 電路30、一控制電路40，以及一輸出電路50。 依據一 N位元的輸入除數値DIV，除數電路30產生 —(Ν·1)位元的第一除數値divsrl與第二除數値divsr2，其 中根據多數個控制訊號，比如，一具有輸入時脈週期爲τ 1之輸入時脈訊號clk_i，一負載訊號LD ’以及一重置訊 號RST， DIV= divsrl+ divsr2並且DIV=輸入時脈訊號fi +輸出時脈訊號fo。 控制電路40耦合至除數電路30，用以接收第一除數 divsrl與第二除數divsr2。控制電路40，根據輸入時脈訊 7 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 笨- -訂 4· 5 5 8¾9穿土f *doc：/〇〇6 a7 B7 五、發明説明（夕） 號clk_i與重置訊號RST，於對應至第一指定時間長度T1 產生一具有第一狀態，如，之邏輯態的中間時脈訊號 (intermediate clock signal) clk_rst，其中 Tl=divsrl X r 1 = divsrl個輸入時脈週期，以及於對應至第二指定時間長度 T2產生一具有第二狀態，如“1” ，之邏輯態，其中 丁2=(^叮2父τ 1= d1VSr2個輸入時脈週期。因此，中間時脈 訊號具有T1 + T2的週期τ2。 輸出電路50耦合至控制電路40，用以接收中間時脈 訊號dk_rStD輸出電路耦合50產生一具有週期r 3之一輸 出時脈訊號clk_o ，其中r 3=DIVX週期r 1= DIV個輸入 時脈週期。 經濟部中央標準局員工消費合作社印製 ^^1- In k—^— ml ^^^1 ^^^1 I 少 _ _ - 1 ^^^1 ^^^1 —^ϋ am·、一"J (請先M讀背面之注意事項再填寫本頁) 第4A圖繪示第3圖中除數電路30的方塊圖。除數產 生單元32接受N位元的除數値DIV後，產生第一除數 divsrl與第二除數divsr2，並將上術述之第一與第二除數 分別輸入至第一轉移電路34與第二轉移電路36。第一轉 移電路34與第二轉移電路36耦合接受負載訊號LD、輸 入時脈訊號clk_i與重置訊號RST。第一轉移電路34與第 二轉移電路36分別與輸入時脈訊號clk_i同步，並產生第 一除數divsrl與第二除數divsr2。 第4B圖繪示第4A圖之除數電路30的詳細電路圖。 輸入除數値是由一 N位元匯流線DIV[N : 1]所提供。除數 產生器32包括一位元移位排列，藉由N-1位元的匯流排 線A[N-1 :〗]與匯流排線DIV[N : 2]間的連接，來完成一 正確移位動作。換言之，鼠流排線A[N-1 : 1]的最重要位 8 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 4 經濟部中央標準局貝工消費合作社印裂 5 5 80 9 2592pif.doc/006 B7 五、發明説明（6 ) 元線A[N-1]是耦合至匯流排線DIV[N : 1]的最重要位元線 DIV[N]，匯流排線A[N-1 : 1]的最不重要位元線A[l]是耦 合至匯流排線DIV[N: 1]的第二最不重要位元線DIV[2]，。 因此，A[N-1 : 1]= DIV[N : 2]。如此的匯流排線的位元移 位排列，在匯流排線A[N-1 : 1]上提供一第一除數二進位 位元除數divsrl<N-l: 1>，使得divsrl=(DIV + 2)的整數値。 在其它的實例中，可用移位器來達成位元移位的功能。 減法器32a耦合至匯流排線A[N-1 : 1]與匯流排線 DIV[N : 1]。減法器32a，在二進位位元人<1^-1>與DIV<N : 1>間完成一減法後，使得第二除數之十進位値爲 divsr2=DIV-divsrl。第二除數的二進位位元 divsr2<N-l : 1> 是由匯流排線S[N-1 : 1]所提供。 第一轉移電路34包含多數個第一除數負載單元 (divisor loader cells) DLCl(N-l)至 DLC1(1)，每一個第一 除數負載單元耦合到相對應的位元線A[N-1]，A[N-2]，...， A[l]。第二轉移電路36包含多數個第二除數負載單元 DLC2(N-1)至DLC2(1)，每一個第二除數負載單元耦合到 相對應的位元線S[N-1]，S[N-2]，…，S[l]。 每一個第一除數負載單元DLCl(N-l)至DLC1(1)提供 一相應的第一除數二進位位元divsrl<N-l : 1>映射至一相 應的位兀線 divsrl[N-l]，divsrl[N-2] ’ ...，divsrl[l]，用 以提供第一除數二進位位元divsrl<N-l :卜映射至匯流排 線divsrl[N-l : 1]。每一個第二除數負載單元DLC2(N-1) 至DLC2(1)提供一相應的第二除數二進位位元divsr2<N- 9 本紙張尺度逋用中國國家標率（CNS > M規格（21〇><297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 4 5 5 80 9 2592pif.doc/006 幻 __B7_^___ 五、發明説明（T) 1 ·· 1>映射至一相應的位元線 divsr2[N-l]，divsr2[N-2]，...， divsr2[l]，用以提供第二除數二進位位元divsr2<N-l : 1> 映射至匯流排線divsr2[N-l : 1]。 第4C圖是第一除數負載單元DLC1(1)的詳細電路圖， 該圖是用來舉例說明實施例中第一與第二除數負載單元 DLCl(N-l)至 DLC1(1)以及 DLC2(N-1)至 DLC2(1)的作 用。第一除數負載單元DLC1(1)，包括一多工器34a與一 正反器34b。根據負載訊號LD，位元線A[l]與位元線divsr[l] 的反饋輸入至多工器34a。多工器34a的輸出耦合至正反 器的輸入，並且根據輸入時脈訊號clk_i與重置訊號RST， 將第一除數二進位位元divsrl<l>映射至位元線divsr[l]。 根據重置訊號RST，第一與第二除數負載單元DLCl(N-l) 至DLC1(1)以及DLC2(N-1)至DLC2(1)，將儲存於第一 與第二除數負載單元的値重置到一邏輯態“〇” ，並且根 據負載訊號LD，輸出與輸入時脈訊號elk」同步之第一與 第二除數二進位位元 divsrl<N-l : 1>與 divsr2<N-l · 1>。 經濟部中央操準局貝工消費合作社印製 H- n m· I n^i ^ -J. ^ * < i (請先閱讀背面之注意事項再填寫本頁) 第5A圖繪示控制電路40的詳細電路圖。控制電路40， 包括一計數器42、一比較器44以及一控制器46，用以產 生中間時脈訊號clk_rst。計數器42耦合至重置訊號RST 與輸入時脈訊號clk_h計數器42，計算輸入時脈訊號的 週期數以及輸出一時脈計數値clk_cnt。比較器44，接受 在匯流排divsrl[N-l : 1]與divsr2[N-l : 1】上的第一與第二 除數二進位位元 divsrl<N-l : 與 divsr2<N-l : 1>，以及 來自計數器42的時脈計數値clk_cnt，並且輸出一比較輸 本紙張尺度逋用中國圉家榇準（CNS ) A4規格（210X297公袭） 5 5 80 9 25 92pi f. doc/0 0 6 A7 B7 經濟部中央標準局員工消費合作社印策 五、發明説明（公） 出C〇m_〇ut。控制器46接受重置訊號RST與比較輸出 com_out，用以產生一中間時脈訊號clk_rst.、一比較選則 訊號com_sel以及一計數器重置訊號cnt_rst。 第5B圖繪示控制電路之較佳操作的狀態圖。輸入之 重置訊號RST用來重置計數器42與控制器46，計數器42 啓始計算輸入時脈訊號clk_i的週期數用來輸出時脈計數 値Clk_Cnt到比較器44(重置狀態）。控制器46無條件產生 中間時脈訊號clk_rSt之第一狀態_，比如“0”邏輯態；以及 產生計數器重置訊號cntjst將時脈計數値clk_Cnt重置爲 0 ° 比較器44將時脈計數値clk_cnt與第一除數divsrl做 比較。控制器46產生比較輸出c〇m_〇ut，用以指示是否使 時脈計數値clk_Cnt與第一除數divsrl相等。當比較輸出 com_out指示時脈計數値clk_cnt與第一除數divsrl不相 等時，控制器46會持續產生中間時脈訊號Clk_rst之第一 狀態。請看 狀態，clk_cnt= clk_cnt+l ;且 clk_rst=0。 當比較輸出com_out指示時脈計數値clk_cnt與第一 除數divsrl相等時，控制器46產生計數重置訊號將計數 器 42 重置爲 “ 0 ” 狀態（elk—cnt= divsrl/clkjst=l ; Clk_cnt=0)。控制器46產生比較選則訊號counsel至比較 器44中，用來指示時脈計數値clk_cnt與第二除數divsr2 的比較。控制器46輸出中間時脈訊號clkjst之第二狀態， 比如“1”邏輯態。當比較輸出com_out指示時脈計數値 clk_cnt與第二除數divsr2不相等時，控制器46會持續產 ^K- ^n· 11 ί f —^n —^ϋ n^i ' > , (請先M讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 5 8 0 9 2592pif,doc/006 五、發明説明（7) 生中間時脈訊號clk_rst之第二狀態。請看“ 1 ”狀態， clk_cnt= elk—cnt+Ι ;且 clk rst=l。 當比較輸出com_out指示時脈計數値clk_cnt與第二 除數divsr2相等時，控制器46產生計數重置訊號將計數 器 42 重置爲 “ 0，’ 狀態（clk_cnt= divsr2/clk_rst=0 ; Clkjnt=0)。此程序在“〇”狀態與“1”狀態間持續重復。 根據輸入時脈訊號clk_i與重置訊號RST，上述之程序使 得控制電路40於一第一指定時間長度T1內產生一具有第 —狀態，如“0”狀態，之邏輯態的中間時脈訊號clk_rst， 其中Tl=divsrl X τ 1= divsrl個輸入時脈週期，以及於一 第二指定時間長度T2內產生一具有第二狀態，如“Γ狀 態，之邏輯態的中間時脈訊號clk_rst，其中T2=divsr2X τ2= diVSr2個輸入時脈週期。 第6圖繪示一具有一正反器52的輸出電路50之詳細 電路圖，在本實施例係採用一 D型正反器。正反器52耦 合至一電壓源Vcc，輸入時脈訊號Clk_i，以及中間時脈訊 號clk_rst用來產生具有所要的週期τ2的輸出時脈訊號 cIk_o ° 正反器52調整輸出時脈訊號的狀態變遷，從第 一狀態，如“0” ，至第二狀態如“1” ，係在輸入時脈訊 號dk_i從第一狀態轉換到第二狀態之後的期間，中間時 脈訊號clkjst從第一狀態轉換到第二狀態後發生。輸出 時脈訊號clk_o從第二狀態轉換至第一狀態與中間時脈訊 號clk_rst從第二狀態轉換至第一狀態同時發生。 本紙張尺度逋用中國國家標準（CMS ) Α4規格（210 X 297公釐） —^--------^— - - (請先閲讀背面之注ί項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 455809 2592pif.doc/006 A7 B7 五、發明説明（/〇) 第7圖繪示時脈除法器的操作時脈圖。該圖所示係依 據一具有5〇MHz(rl=20ns)的輸入頻率之典型輸入時脈 訊號clk_i，而產生一具有10MHz(r2 = 100ns)的輸出頻率 之輸出時脈訊號clk_ofo。根據前文方程式所討論， 十進位値 DIV=fi/f〇 = 50/10=5 Divsrl=(DIV + 2)的整數値 =(5 + 2)的整數値 Divsr2=DIV- divsrl 十進位値 DIV<0，1，0，1> divsrl<0，l，0> (請先閔讀背面之注意事項再填寫本頁) 匯流排線 DIV[4 ： 1] A[3 ： 1] Divsrl [3 ： 1]

Divsr2<0,l ,1> S[3 · 1]

Divsr2[3 ： 1] 經濟部中央標準局員工消費合作社印製 如上所述，位元移位排列是由連接匯流排線DIV[4 : 2] 與A[3 : 1]間的匯流排線所完成，並產生第一除數二進位 位元divSrl<0,l，0>。減法器32a則將第二除數二進位位元 出\^2<0，1，1>映射至匯流排線S[3 : 1]上。第一與第二除數 負載單元輸出與輸入時脈訊號clk_i同步之第一除數二進 位位元 diVSrl<(U，0>與第二除數二進位位元 divsr2<0,l,l>。 輸入之重置訊號RST用以重置計數器42與控制器46， 計數器42啓始計算輸入時脈訊號clkj的週期數用來輸出 時脈計數値clkjnt到比較器44。控制器46無條件產生中 間時脈訊號clk_rst之“0”邏輯態；以及產生計數器重置訊 本紙張尺度適用中國囷家標準（CNS ) A4規格（210X297公嫠） d 5 5 8 0 9 2592pif.doc/006 A7 B7 五、發明説明（/丨） 號cntjst將時脈計數値dk_Cnt重置爲0。 (請先閲讀背面之注意事項再填寫本頁) 比較器44將時脈計數値clk_cnt與第一除數divsrl(=2) 做比較α控制器46產生比較輸出com_out，用以指示是否 使時脈計數値clk_cnt與第一除數divsrl相等。當比較輸 出com_〇ut指示時脈計數値clk_cnt與第一除數divsrl不 相等時，控制器46會持續產生中間時脈訊號clk_rst之“〇” 邏輯態。當比較輸出com_out指示時脈計數値clk_cmt=第 一除數divsrl=2時，控制器46產生計數重置訊號將計數 器42重置爲“〇”。因此，控制電路40於一第一指定時 間長度T1.內產生一具有第一狀態之邏輯態的中間時脈訊 號clk_rst，其中Tl=divsrl X r 1= 40ns=2個輸入時脈週期。 經濟部中央標準局貝工消費合作社印製 控制器46產生比較選則訊號compel至比較器44中’ 用來指希時脈計數値clk_cnt與第二除數divsr2(=3)的比 較。控制器46輸出中間時脈訊號clk_rst之“1”邏輯態。 當比較輸出com_out指示時脈計數値clk_cnt與第二除數 divsrl不相等時，控制器46會持續產生中間時脈訊號 elkjst之第二狀態。當比較輸出c〇m_out指示時脈計數値 Clk_cnt缛第二除數divsr2相等時，控制器46產生計數重 置訊號袼計數器42重置爲“〇，，狀態。因此，控制電路40 於一第二指定時間長度T2內產生一具有第二狀態之邏輯 氣的中間時脈訊號dk_rst，其中T2=divsr2XT2= 60ns=3 個輸入時脈週期。 輸出電路50，根據輸入時脈訊號clk_i與中間時脈訊 號clk」St產生一具有週期r2的輸出時脈訊號clk_〇。正 本紙張XA適用中國国家標準（CNS ) A视^ ( 21QX297公釐） 5 580 9 五、發明説明（A) 反器52，於輸入時脈訊號Clk_i的上升邊緣，調整輸出時 脈訊號cik_o從“0”到“r的邏輯態轉變。輸出時脈訊 號Clk_0，於輸入時脈訊號clk_i的下降邊緣時，從“Γ 到“〇”的邏輯態轉變。因此，輸出時脈訊號clk_0具有約 50%的一工作週期（r 2=100ns)。 綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者爲 準。 ^—1 ΙΪ *-T^^i ^^^1 I. - ml (諳先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 本紙張尺度適用中國國家標準（CNS ) Α4規格,（210X297公釐）

Claims (1)

1. 2592pif.doc/006 (J8 D8 々、申請專利範圍 1. 一種時脈除法器，包括： 一除數電路，依據一輸入除數値(DIV)以及複數個控制 訊號，用以接受一具有一第一指定週期之一第一時脈訊 號，該除數電路產生一輸出訊號，用以指示該輸入除數値； 以及 一控制電路耦合至該除數電路，用以接受該輸出訊號 使得該控制訊號產生。 2. 如申請專利範圍第1項所述之時脈除法器，更包括 一輸出電路耦合至該控制電.路，該輸出電路調整該第二時 脈訊號的轉態，從第一狀態轉換至第一狀態，以及輸出一 第三時脈訊號。 3. 如申請專利範圍第1項所述之時脈除法器，其中該 除數電路包括： 一除數產生器，用以接受該輸入除數値，並且根據該 輸入除數値產生一第一除數（divsrl)與一第二除數 (divsr2)； 一第一轉移電路，用以接受該第一除數；以及 經濟部中央標隼局員工消費合作社印製 --<_--------象-- (請先閱讀背面之注意事項再填寫本頁) 一第二轉移電路，用以接受該第二除數，其中該第一 與該第二轉移電路分別輸出該第一除數與該第二除數，做 爲該除數電路之該輸出訊號。 4. 如申請專利範圍第3項所述之時脈除法器，其中 DIV=divsrl+ divsr2 〇 5. 如申請專利範圍第3項所述之時脈除法器，其中該 除數產生器包括： 16 本紙张尺度適用中國國家標準（CNS ) A4規格（210X297公釐） m 9 2592pif,doc/006 AS B8 C8 D8 經濟部中央標準局貞工消費合作社印裝 六、申請專利範圍 — 用以根據DIV/2之一整數値產生該第一除數的裝寶. 以及 U， 一減法器，用以將該輸入除數値減去該第一除數產 該第二除數。 & 6.如申請專利範圍第5項所述之時脈除法器，其中該 第一除數產生裝置包含以右位元移位二進位位元來代表騎^ 入除數値的裝置。 ^ 7_如申請專利範圍第6項所述之時脈除法器，其 右位元移位裝置包含連接一接受該輸入除數値之Ν位$ = .入匯流排與一Ν-1位元匯流排兩者之一匯流排，其中該 位元匯流排之最低位元，係耦合至該N位元輸入匯流排之 一第二最低位元。 8·如申請專利範圍第3項所述之時脈除法器，其中該 該第一與該第二除數係不同値。 9. 如申請專利範圍第2項所述之時脈除法器，其中該 第三時脈訊號基本上具有一 50%的工作週期。 10. 如申請專利範圍第3項所述之時脈除法器’其中該 第一轉移電路包括複數個第一負載單元，以及該第二轉移 電路包括複數個第二負載單元，各該些第一與第二負載單 元接受一相對應位元，其代表由該除數產生器產生之該第 一與該第二除數。 π·如申請專利範圍第1〇項所述之時脈除法器’其中 該些第一與第二負載單元根據該控制電壓重置其中所儲存 的値，並且輸出與該第一時脈訊號同步之該第一與該第二 17 i ..¾.— f靖先閑讀背面之注意事項再填寫本頁j ’、ΤΓ._ 本紙張尺度逋用中國囤家標準（CNS ) Α4规格（210X297公釐） 經濟部中央標隼局貝工消費合作社印製 5 5 80 9 々、申請專利範圍 除數。 12. 如申請專利範圍第10項所述之時脈除法器，其中 各該些第一與第二負載單元包括： 一多工器，耦接以接受該相對應位元；以及 一正反器，耦接以接受該多工器之一輸出訊號，該正 反器之一輸出，該輸出係根攄該控制訊號，反饋至該多工 器之一輸入，以及該多工器與該正反器。 13. 如申請專利範圍第1項所述之時脈除法器，其中該 除數電路依據該輸入除數値產生一第一除數與一第二除 數，以及該第一指定時間長度，其係等於該第一除數乘以 該第一指定週期，與該第二指定時間長度，其係等於該第 二除數乘以該第二指定週期。 14. 如申請專利範圍第13項所述之時脈除法器，其中 該控制電路包括： 一計數器，耦合以接受該第一時脈訊號，該計數器計 算該第一時脈訊號週期之數目，甩以輸出一計數値； 一比較器，耦合以接受該第一與該第二除數，以及該 時脈計數値，並輸出一比較輸出；以及 一控制器，耦合以接受該比較輸出，該控制器產生該 第二時脈訊號，一比較選擇訊號以及一計數重置訊號。 15. 如申請專利範圍第14項所述之時脈除法器，其中 該計數器啓始該第一時脈週期的一計數，用以根據其中之 一控制訊號，輸出計數値至該比較器；該控制器無條件產 生該第二時脈訊號之該第一狀態，以及產生該計數器重置 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度逋用中國國家榡準（CNS ) A4規格（210X297公釐） A8 BS C8 D8 5 5 80 9 2592pif. doc/006 六、申請專利範圍 訊號，用以重置計數値爲0，並且該控制器產生該比較輸 出，其用來標示是否計數値等於該第一除數。 16-如申請專利範圍第15項所述之時脈除法器，其中 該控制器持續產生該第二時脈訊號之該第一狀態，直到該 比較輸出指出計數値等於該第一除數，並且依此，該控制 器產生該計數器重置訊號，用以重置計數値爲0，以及產 生該比較輸出訊號，其用來比較該計數値與該第二除數， 並且產生該第二時脈訊號之該第二狀態。 如申請專利範圍第2項所述之時脈除法器，其中該 輸出電路根據該第一時脈訊號與該第二時脈訊號產生具有 一第三指定週期之該第三時脈，該第三指定週期係等於該 輸入除數値乘以該第一指定週期，該輸出電路包括一正反 器，用以調整該第三時脈的轉態，其爲在該第一時脈訊號 從第一狀態轉換至第二狀態之後的轉態期間，在第二時脈 訊號從第一狀態轉換至第二狀態之後，該第三時脈由第一 狀態轉換至第二狀態。 18. —種產生具有一輸出週期等於一輸入除數乘以一輸 入時脈訊號之一輸入週期的輸出時脈訊號之方法，該方法 包括以下步驟： 產生一第一與一第二除數，其中該輸入除數等於該第 一與該第一除數之和’ 產生一中間時脈訊號，具有一中間週期，係等於第一 與第二指定時間週期之和，其中該第一指定時間週期，係 等於該第一除數乘以該輸入週期’以及該第二指定時間週 表紙張尺度逋用中國國家標準（CNS ) A4说格（21〇Χ297公釐） (諳先聞讀背面之注意事項再填寫本買) 訂 Μ濟部中央標準扃負工消费合作社印装 4 δ b 80 9 as 2592pif.doc/006 C8 D8 六、申請專利範圍 期，係等於該第二除數乘以該輸入週期；以及 調整該中間時脈訊號之轉態，係從第一狀態轉換至第 二狀態，用以輸出輸出時脈訊號，其具有一 50%的一工作 週期。 (請先鬩讀背面之注意事項再填寫本頁) 訂 經濟部中央標隼局員工消費合作社印製

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