SU600672A1 - Устройство управлени многофазным инвертором - Google Patents

Description

1

Изобретение относитс  к области преобразовательной техники и может быть использовано в системах электропривода, автоматики , вычислительной техники дл  управлени  многофазным инвертором.

Известное устройство управлени  с делением частоты на три 1 содержит задающий генератор и формируюпдее устройство из трех потенциальных триггеров с раздельной установкой и шести трехвходовых схем совпадений , соединенных между собой так, чтобы можно было дешифрировать каждое разрешенное состо ние ригистра.

При подаче на входы устройства двух сдвинутых друг относительно друга на полпериода последовательностей импульсов на одноименных выходах триггеров регистра благодар  логической схеме образуетс  трехфазное напр жение. Основными недостатками такого устройства  вл ютс  возможность сбо  в ложный режим работы на тройной частоте и больша  длительность переходного процесса при пуске.

Известное устройство управлени  с трехфазным выходом 2 содержит задаюш,ий генератор и формирующее устройство, выполненное на дев ти элементах И-НЕ, соединенных между собой так, чтобы на трех выходах получать три последовательности, длительность импульсов в каждой из которых равна

длительности входных импульсов, а частота в три раза меньше при сдвиге импульсов каждого выхода относительно соседних на период входных импульсов. В том случае, если входна  последовательность представл ет собой пр моугольные, импульсы, с выходов схем И-НЕ может быть сн то трехфазное напр жение , скважность каждой из фаз которого равна двум.

В устройстве практически отсутствует переходный процесс, так как оно не может устойчиво находитьс  в одном из запрещенных состо ний.

К недостаткам этого устройства следует

отнести ограничени  в выборе также величины фазового сдвига и числа фаз, отсутствие парафазных выходов.

Известное устройство дл  получени  трех сдвинутых на 120° напр жений из однофазного напр жени  той же частоты 3 содержит задающий генератор и формирзющее устройство , в которое вход т статический регистр на трех триггерах и шесть схем совпадений на два входа, и позвол ет с помощью

наращивани  регистра и схем совпадений получить многофазный преобразователь (один триггер и две схемы совпадени  на каждую дополнительную фазу) с жестким фазовым сдвигом.

Такой инвертор наиболее близок по технической сущности к предлагаемому, но его недостатками  вл ютс  невозможность получени  нроизвольного фазового сдвига между соседними на временной диаграмме напр жени ми и длительный нереходной нроцесс при пуске, достигающий величину, равную периоду выходной частоты.

Цель предлагаемого изобретени  - сокращение времени переходного процесса и расщирение функциональных возможностей устройства .

Поставленна  цель достигаетс  тем, что в формирующее устройство введены дополнительно дещифратор 2т состо ний, перестранваемый делитель частоты с 2т входами перестройки коэффициента делени , причем вход делител  частоты соединен с выходом задающего генератора, выходы дешифратора соединены с соответствующими входами дл  перестройки делени  частоты и с первым входом соответствующих схем совпадени , выход делител  частоты соединен со вторыми входами всех схем совнаденнй, выходы которых соединены соответствующими входами статического /п-разр дного выходного регпстра , выходами соединенного со входами дешифратора .

На фиг. 1 дана структурна  схема предлагаемого от-фазного устройства; на фиг. 2 - логическа  схема предлагаемого устройства дл  и фазовых сдвигах ai a2 120°; на фнг. 3 - временные диаграммы и таблица истинности устройства, изображенного на фиг. 2.

Предлагаемое устройство содержит статический т-разр дный регистр 1, с выходов которого снимаетс  т-фазное выходное переменное нанр жение, соединенный через эти выходы со сходами дещифратора 2. Выходы дешифратора 2 управл ют соответствующими входами перестройки коэффициента делени  делител  частоты 3 и первыми входами схем совпадений 4, 5, 6, 7, 8 и 9. Вход делител  частоты 3 соединен с выходом задающего генератора 10, а выход - со вторыми входами всех схем совпадений 4, 6, 5, 7, 8 и 9, выходы которых св заны с соответствующими входами выходного регистра 1.

Статический регистр 1 предназначен дл  преобразовани  двоичного кода из импульсной формы представлени  в потенциальную, выдачи т-фазного переменного напр жени  на выход устройства и хранени  текущей комбинации выходов до прихода очередного управл ющего сигнала с выхода делител  частоты 3.

Дещифратор 2 представл ет собой дешифратор 2т разрешенных состо ний регистра 1 из возможных 2™, минимизированный с учетом 2™-2т запрещенных состо ний так, чтобы каждое из разбитых на группы запрещенных состо ний склеивалось только с одним разрешенным, носледнее же может нокрывать группу запрещенных. Подобна  минимизаци  нриводит к тому, что при любой запрещенной комбинацин на выходном регистре 1 полезный

сигнал по витс  всегда, и только на одном из выходов дешифратора 2.

Делитель частоты 3 используетс  дл  делени  тактовой частоты, получаемой с задающего генератора 10 на переменный коэффициент делени , нерестройка которого осуществл етс  с помощью 2т выходов дешифратора 2. При этом достаточно иметь m коэффициентов делени , так как скважность выходного т-фазного нанр жени  равна двум.

Схемы совнадени  4, 5, 6, 7, 8, 9 служат дл  формировани  сигнала установки регистра 1 в разрешенные состо ни .

Устройство работает следующим образом.

Исходное состо ние регистра 1 дешифрируетс  так, чтобы при любой начальной комбинации (в том числе и запрещенной) управл ющий сигнал по вилс  только на одном из выходов дешифратора 2 (назовем его выходом /). Этот сигнал устанавливает в делителе частоты 3 соответствующей коэффициент нересчета К,, первый же импульс, по вившийс  на выходе делител  3 после прихода с задающего генератора 10 серии из /Cj импульсов, пройдет через ту схему совнадени , котора  подготовлена управл ющим сигналом дешифратора 2, установнвшим коэффициент пересчета /Cj, и с ее выхода попадает на вход регистра 1. В регистре 1 в соответствии с заданным сдвигом фаз между выходными нанр л ени ми будет установлена следующа  но пор дку разрешенна  комбинаци . После этого исчезнет сигнал на /-м выходе дешифратора 2 и по витс  сигнал на (/+1)-м. Делитель частоты 3 будет этим сигналом перестроен на новый коэффициент пересчета /Cj+l- Очередной имнульс на выходе делител  3 по витс  после серии из Kj+l импульсов и т. д.

В качестве примера ниже приводитс  описание устройства управлени  трехфазным инвертором с посто нным фазовым сдвигом между соседними выходными напр жени ми . Выбор примера продиктован нагл дностью сравнени  с нрототипом, поскольку его описание составлено дл  тех же условий. В этом случае коэффициенты делени  Ki K.Kz и поэтому в схеме отсутствует делитель частоты 3.

Па фиг. 2 изображена принципиальна  схема трехфазного преобразовател , котора  включает в себ  регистр 1, состо щий из трех /-/(-триггеров 11, 12, 13, дешифратор 2 шести разрещенных состо ний регистра 1 на шести схемах совнадени  14, 15, 16, 17, 18, 19, соединенных своими выходами с соответствующими / или К. входами триггеров 11, 12, 13, и генератор 10.

Работа схемы по сн етс  с помощью временных диаграмм на фиг. За, приведенных к следующим точкам: выход генератора 10- точка 20; единичные выходы 21, 22 и 23 триггеров 11, 12 и 13 регистра 1 соответственно.

Дл  нагл дности на временных диаграммах в точках 21, 22 и 23 высокие уровни напр жени , обозначенные через состо ние логической единицы («1), а низкие - логического нул  («О). Условно прин то, что триггеры регистра 1 устанавливаютс  при 0 в одно из запрещенных состо ний, а именно - на выходах 21, 22 и 23 присутствуют уровни логической единицы. В этом состо нии может находитьс  регистр 1 как при включении питани , так и при любол виде сбо . Причем в схеме отсутствуют кака -либо цепь, запрещающа  ложные срабатывани , поскольку интервал времени, в течение которого регистр

Iнаходитс  в запрещенном состо нии, не превышает периода частоты, получаемой с выхода генератора 10, и отсчитываетс  от момента сбо  до по влени  импульса в точке 20.

Устройство, приведенное на фиг. 2, функционирует следующим образом.

ПОСКОЛЬКУ в момент 0 триггеры II, 12 и 13 наход тс  в единичном состо нии, сигнал логической единицы по витс  только на выходе схемы совпадени  19, что обусловлено склеиванием запрещенного состо ни  регистра 1 («111) с разрещенным («011), а достигаетс  наличием св зей схемы совпадени  19 только с выходами триггеров 12 и 13. Указанный сигнал поступит на К входы триггеров

IIи 12. Первый импульс, по вившийс  на синхровходах всех триггеров с выхода 20 генератора 10, установит своим задним фронтом триггеры И и 12 в состо ние логического нул . Таким образом, на выходах преобразовател  по витс  разрешенна  комбинаци  («001), что приведет к запиранию схемы совпадени  19, отпиранию схемы совпадени  14 и по влению на ее выходе единичного сигнала , который поступит на 7 вход триггера И. Очередной тактовый сигнал с генератора 10 установит триггер 11 в единичное состо ние, что приведет к по влению на выходах 21, 22 и 23 комбинапии («101) и т. д.

Полный рабочий цикл преобразовател  сведен в таблицу, представленную на фиг. 3, б, причем разобраны случаи установки в запрещенные состо ни  регистра I как при включении питани  (to), так и при случайном сбое в момент tc5- В первом случае триггеры И, 12 и 13 устанавливаютс  в единичные состо ни  («111), во втором - в нулевые («000). Максимальное врем  переходного процесса не превосходит периода частоты синхросигналов , снимаемых с выхода генератора 10. Следовательно, по сравнению с прототипом, врем  переходного процесса сокращаетс  в щесть раз.

Формула н 3 о б р е т е н и  

Устройство управлени  многофазным инвертором , содержащее задающий генератор, статический т-разр дный регистр (где т-число фаз), 2т двухвходовых схем совпадени , отл и ч а ю щ и и с   тем, что, с целью повышени 

быстродействи  и расширени  функциональных возможностей, оно снабжено дешифратором на 2т состо ний и перестраиваемым делителем частоты с 2га входами дл  перестройки коэффицтента делени , причем вход делител  частоты соедипен с выходом задающего генератора, выходы дещифратора соединены с соответствующими входами дл  перестройки делител  частоты и с первым входом соответствующих схем совпадени , выход делител  частоты соединен со вторыми входами всех схем совпадений, выходы которых соединены с соответствующими входами регистра , выходы которого  вл ютс  выходом устройства управлени  и дополнптельно соединены со входами дешифратора.

Источники информации, прин тые во вннмание при экспертизе 1. Авторское свидетельство СССР №356797, кл. Н ОЗК 23/24, 1970.

2. Авторское свидетельство СССР №449450, кл. Н ОЗК 23/02, 1972.

3. Патент ФРГ № 1247465, кл. 21d2 13, 1967.

Viis.f

Z1

/

п

IZ

fS

9

/7

Г

I I/

//

у у с к /f

IB

/У

п

/J