SU752749A1 - Устройство дл управлени многофазным инвертором - Google Patents

Устройство дл управлени многофазным инвертором Download PDF

Info

Publication number
SU752749A1
SU752749A1 SU782601080A SU2601080A SU752749A1 SU 752749 A1 SU752749 A1 SU 752749A1 SU 782601080 A SU782601080 A SU 782601080A SU 2601080 A SU2601080 A SU 2601080A SU 752749 A1 SU752749 A1 SU 752749A1
Authority
SU
USSR - Soviet Union
Prior art keywords
channel
scheme
phasing
inputs
triggers
Prior art date
Application number
SU782601080A
Other languages
English (en)
Inventor
Владимир Васильевич Ефимов
Original Assignee
Предприятие П/Я Г-4514
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4514 filed Critical Предприятие П/Я Г-4514
Priority to SU782601080A priority Critical patent/SU752749A1/ru
Application granted granted Critical
Publication of SU752749A1 publication Critical patent/SU752749A1/ru

Links

Landscapes

  • Inverter Devices (AREA)

Description

(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ МНОГОФАЗНЫМ ИНВЕРТОРОМ
Изобретение относитс  к электротехнике , а именно к устройствам управлени  многофазными инверторами, используемы ми в системах электропитаюш и электро привода. Известно устройство дп . управлешш трехфазным инвертором, содержащее задающий , три триггера, счетные входы которых соединены с выходом задающего генератора, а раздельные входы каждого триггера соединены соответстветшо с инверсным в пр мь м выходами предьгдущего триггера TL. Недостатком данного устройства- вл етс  невысокое качество управлешш. Н(аиболее близким по технической сущности к изобретению  вл етс  устрой ство дл  управлени  многофазным инвертором сод жашее (Задающий генератх три канала пересчетных схем на триггерах и дополнительные . фазированн  Д. Недостатком такохч) устройства также  вл етс  сравнительна  сложность. так как схема фазировани  каждого канала содержит две схемы ИЛИ и схему эквивалентности. : Цель изобретени  - упрощение устройства и повышение надежности:. Поставленна  цель достигаетс  т&л, что устройство дл  управлени  многофазным инвертором снабжено двум  блоками выделени  заднего фронта импульса , вход первого из вышеуказанных блоКОВ соешпген с выходом п вого мажоритарного элемента, выход первого блока выделени  заднего фронта импульса соед1шен со входами установки в О первых триггеров и входами ус- , тановкй в 1 остальных триггеров каждого канала , выход второго блока выделени  заднего фронта импульсов, соединен со входами установки в 1 первых триггеров и входами установки в СУ остальных триггеров каждого канала. При синфазной работе всех пересчетных схем сигналы на выходах триггеров и соответствующих мажоритарных элементов совпадают во времени. Если триггеры пересчетных схем имеют пр мые св зи с выходов ка сдого гфедшествующего Tpiirrepa на входы последующего и перекрестные св зи с выходовпоследнего триггера на входы первого, то после переключени  первого триггера из состо ни  1 в О и до момента переключени  первого триггера из состо ни  в О и до момента переключени 
второго триггера второй и последующие по кольцу триггеры наход тс  в состо нии I.
При переключении первого триггера из состо ни  О в I второй и последующие триггеры наход тс  в состо нии О, Сигналы на выходах соответствующих мажоритарных элементов измен ютс  аналогично.
Сигналы с выходов схемы фазировани  {со схем выделени  заднего фронта импульса ), поступающие при переключении первого триггера из состо ни  1 в О или из состо ни  О в 1, не измен ют состо ни  триггеров. При первоначальном включении устройства или при случайном сбое от воздействи  помехи может наруиттс  синфазна  работа каналов , поэтому сигналы на выходах триггеров и соответствующих мажоритарных элементов не совпадают во времени. В этом случае сигналы с первого или второго выходов схемы фазировани , посту пающий на входы установки в О и 1 устанавливают триггеры каналов в состо ние 011 ......11 или 100....00. Таким
образом производитс  фазирование каналов , восстанавшшаетс  их синфазность .
На фиг. 1 изображена схема устройства (на примере устройства управлени  двенадцатифазным инверторюм), на фиг.2 эпюры напр жений на элементах устройства управлени  при работе сх&лы фазировани  каналов.
Устройство управлени  содержит задающий генератор 1, три одинаковых канала 2,3,4 пересчетных схем на триггерах 5-10, шесть выходных мажоритарных элементов 11-16 и узел фазировани содержащий два блока 17 и 18 вьщелени  заднего фронта импульса. Кажда  фаза выходного напр жени  устройства формируетс  мажоритарными элементами 11-16, на входы которых поступают пр  мые и инверсные :сигналы с одноименных триггеров трех каналов. : Предположшч, что до момента t выходы блоков 17 и 18 условно отключены
от входов установки в О и I всех . В этом случае фазы переключени  одноименных триггеров могут отличатьс  одна от другой на произвольный угол, кратный ЗО эл.град.
Эпюры напр жений на пр мых выходах триггеров 5, 6 и 1О первого канала
обозначены соответственно (}к U.И uA „- ( (lo
эпюры, напр жений на пр мых выходах
триггеров 5 второго и третьего каналов обозначены соответственно Uy и Uy . Эпюры напр жений на пр мом и инверсном выходе мажоритарного элемента 11 обозначены U и U на выходах блоков 17 и 18 и .
Пусть в момент времени 1 выходы схем 17 и .18 оказываютс  подключенными ко входам установки в Oj.-t (входы R ) и в 1 (входы S ) всех триггеров. В этот момент состо ние триггеров 5-1О первого канала рав.но 1ООООО, второго канала - 111110 и третьего - ОО01И. На выходах мажоритарного элемента 11 и на входах блоков 17 и 18 сигналы равны Лог. и Лог.О соответственно. В момент времени действием импульса синхронизашш происходит переключение одного триггера в каждом канале. Состо ние триггеров 5-10 в первом канале становитс  11ОООО, во втором -1111Ц
в третьем - ОООО11. На выходе схемы 11, на входах и выходах блоков 17 и 1 сигнал не мен етс . В момент времени t под действием очередного импульса синхронизации происходит очередное переключение по одному триггеру в каждом канале и состо ние триггеров 5-1О в каналах становитс  равным 111ООО, 011111 и ООООО1 соответственно. Сигналы на выходах схемы 11 и на входах блоков 17 и 18 измен ютс . На выходе блока 17 с момента времени i j до момента t , сигнал равен Лог.О. Этот сигнал с уровнем Лог.О воздейству  на входы установки в О и в 1 триггеров 5-1О каждого канала устанавливает триггеры 5 каждого канала в состо ние Лог.О и триггеры 6-10 каждого канала в состо ние Лог,. На этом процесс фазировани  заканчиваетс , и при поступлении очередных импульсов синхронизации с момента времени t 5 все каналы работают синфазно.

Claims (2)

  1. Дл  такого устройства не требуетс  СК&4Ы первоначальной установки синфазности каналов, схемы устранени  ложны режимов п)еключени  триггеров фааорасщепител  в каждом канале. Таким об разом, схема фазировани  в данном устройстве ,  вл  сь также и схемой, устран ющей ложные режимы переключени  триггеров фазорасщепителей, позвол ет значительно упростить устройство управл ни , в таком устройстве длительность .процесса фазировани  всегда меньше полулериода выходного напр жени , так как фазирование может производитьс  либо блоком 17, либо 18. В случае не обходимости из устройства можно исклю чить либо блок 17 либо 18, при этом длительность процесса фазировани  уве .личиваетс , но остаетс  всегда меньше периода выходного напр жени . Использование в схеме фазировани  нового элемента - блока выделени  заднего фронта импульса-выгодно отличает данное устройство управлени  от известного так как уменьшаетс  число элемен тов в схеме фазировани  (с 9 до 2 или l). Разработанна  схема может примен тьс  во всех област х преобразователь ной техники, где требуетс  создание резервированных по трехканальной схеме приборов, а также в тех област х техники , где используютс  кольцевые счетчики , регистры сдвига, делители частоты , вьшолненные по трехканальной Формула изобретени  Устройство дл  управлени  многофазным инвертором, содержащее задающий , три одинаковых канала пересчетных схем на ipHrrepax, с пр мыми св з ми с выходов каждого предшествующего триггера на входы последующего и перекрестными св з ми с выходов последнего триггера на входы первого и мажоритарные элементы по числу фаз, отличаюш е е с тем, что, с целью упрощени  устройства и повышени  его надежности, оно снабжено двум  блоками выделени  заднего фронта импульса , вход первого из вышеуказанных блоков соединен с пр мым выходом первого мажоритарного элемента, вход второго из вышеуказанных блоков соединен с выходом первого мажоритарного элемента, выход первого блока выделени  заднего фронта импульса соединен со входами установки в О первых триггеров д входами установки в остальных триггеров каждого канала , выход второго блока выделени  заднего фронта импульса соединен с входами установки в первых триггеров и входами установки в О остальных триггеров каждого канала. Источники информации, прин тые во внимание при экспертизе 1,Авторское свидетельство СССР № 546084, кл. Н 02 Р 13/18, 1978.
  2. 2.Авто юкое свидетельство СССР по за вке № 2439169/24-О7, кл. Н 02 Р 13/18, 1977.
    «
    Til rr
    .
    4
    Tpr iiy
    if ig 3 H 5 U.2
SU782601080A 1978-04-10 1978-04-10 Устройство дл управлени многофазным инвертором SU752749A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782601080A SU752749A1 (ru) 1978-04-10 1978-04-10 Устройство дл управлени многофазным инвертором

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782601080A SU752749A1 (ru) 1978-04-10 1978-04-10 Устройство дл управлени многофазным инвертором

Publications (1)

Publication Number Publication Date
SU752749A1 true SU752749A1 (ru) 1980-07-30

Family

ID=20758196

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782601080A SU752749A1 (ru) 1978-04-10 1978-04-10 Устройство дл управлени многофазным инвертором

Country Status (1)

Country Link
SU (1) SU752749A1 (ru)

Similar Documents

Publication Publication Date Title
GB1108571A (en) Inverter systems
SU752749A1 (ru) Устройство дл управлени многофазным инвертором
US3241033A (en) Multiphase wave generator utilizing bistable circuits and logic means
US3407348A (en) Logic and control circuit
SU502462A1 (ru) Преобразователь п сто нного тока в переменный многофазный
SU1112468A1 (ru) Устройство дл непрерывного контрол наличи и правильности чередовани фаз сети трехфазного напр жени
SU851287A1 (ru) Устройство дл контрол чередовани фАз ТРЕХфАзНОгО пЕРЕМЕННОгО НАпР жЕНи
RU2067311C1 (ru) Устройство для управления многофазным инвертором
SU600672A1 (ru) Устройство управлени многофазным инвертором
RU1791925C (ru) Устройство дл управлени N - фазным импульсным преобразователем напр жени
SU394749A1 (ru) Преобразователь кода в угол поворота вала
RU2032978C1 (ru) Устройство для управления m-фазным преобразователем постоянного напряжения
RU1774433C (ru) Импульсный синхронизатор
SU1411883A1 (ru) Устройство дл уравнивани частот при синхронизации генераторов
SU1406587A1 (ru) Многоканальное устройство дл синхронизации многомашинных комплексов
SU1172059A2 (ru) Устройство дл формировани частотно-манипулированного сигнала
SU1095341A2 (ru) Одноканальное устройство дл управлени @ -фазным преобразователем
SU1749990A1 (ru) Устройство дл синхронизации преобразователей, включаемых на параллельную работу на общую нагрузку
SU1131009A2 (ru) След щий электропривод
SU731514A1 (ru) Устройство дл синхронизации и включени генератора переменного тока в сеть
SU596930A1 (ru) Устройство импульсного регулировани мощности в -фазной сети без нейтрали
SU1176441A2 (ru) Резервированный генератор
SU764094A1 (ru) Устройство дл управлени инвертором
SU746975A1 (ru) Резервированный генератор
SU746322A1 (ru) Цифровое устройство дл воспроизведени фазовых сдвигов