SU1261110A1

SU1261110A1 - Умножитель частоты следовани импульсов

Info

Publication number: SU1261110A1
Application number: SU843762649A
Authority: SU
Inventors: Геннадий Александрович Томилов; Сергей Леонтьевич Разубаев
Original assignee: Ставропольское Высшее Военное Инженерное Училище Связи Им.60-Летия Великого Октяря
Priority date: 1984-07-09
Filing date: 1984-07-09
Publication date: 1986-09-30

Abstract

Изобретение относитс к импульс- ной технике и может быть использовано дл построени синтезаторов частот средств св зи, а также дл генераторного оборудовани многоканальных систем передачи. Цель изобретени - повышение надежности работы- достигаетс путем устранени ложных выходных импульсов, возникаюпщх при срыве синхронизации. Умножитель содержит генератор импульсов 1, пере- счетньм блок 2, фазовый детектор 3, логические элементы (ЛЭ) И 4,5 и 10, реверсивный счетчик 6, преобразователь код-напр жение 7, триггеры 8 и 9. Дл достижени поставленной to Од

Description

1261110

цели в устройство введены триггеры 14, 15 и 16. Выходна шина 17 уст- 8 и 9, и ЛЭ 10. Фазовый детектор 3 ройства подключена к первому входу фа- содкржит триггеры 10 и 11, ЛЭ 13, зового детектора 3.1 з.п.ф-лы.1 ил.

f

Изобретение относитс к импульсной технике и может быть использовано дл построени синтезаторов частот средств св зи, а также дл генераторного оборудовани многоканальных систем передачи.

Цель изобретени - повышение надежности в работе устройства путем устранени ложных выходных импульсов , возникающих при срыве синхро- низации.

На чертеже приведена структурна схема предлагаемого умножител частоты следовани импульсов.

Умножитель частоты следовани импульсов содержит последовательно соединенные генератор 1 импульсов, пересчетный блок 2, фазовый детекто 3, первьй 4 и второй 5 элементы И, реверсивньй счетчик 6 и преобразователь 7 код-напр жение, выход которого соединен с входом управлени генератора 1 импульсов. Выход генератора 1 импульсов соединен с первыми входами первого 4 и второго 5 элементов И, вторые входы которых соединены соответственно с первым и вторым выходами фазового детектора 3, выходы - с входами сложени и вычитани реверсивного счетчика 6. Выход послед него соединен с входом преобразовател 7 код-напр жение. Умножитель также содержит первьй 8 и второй 9 триггеры и третий элемент И 10, при 3jroM С-вход первого триггера 8 соединен с входом устройства, В-вход ;-с третьим выходом фазового детектора 3; R-вход - с инверсным выходом второго триггера 9, С-вход которого соединен с выходом пересчетного блока 2, D-вход - с четвертым выходом фазового детектора 3, R-вход - с шиной логического О, причем первый и второй входы третьего элемента И 10 соединены соответственно с пр мым выходом второго триггера

9 и выходом генератора 1 импульсов. Выход третьего элемента И 10 вл ет- с выходом устройства. Фазовый детектор 3 содержит первый 11 и второй 12 триггеры, пр мой и инверсный выходы первого из которых соединены с пе рвыми входами соответственно первого 13 и второго 14 элементов И, выходы второго - с вторыми их входами . Выход второго элемента И 14 соединен с первым входом третьего элемента И 15, второй вход и выход которого соединены соответственно с выходом и первым входом четвертого

элемента И 16, второй вход которого соединен с выходом первого элемента И 13, выход - с R-входами первого 11 и второго 12 триггеров, D-входы которых соединены с шиной логической

1. С-входы вл ютс соответственно первым и вторым входами фазового детектора 3, пр мые выходы - первым и вторым его выходами, а инверсные выходы - третьим и четвертым выходами фазового детектора 3. Входна

шина 17 устройства подключена к первому входу фазового детектора 3.

0

Устройство работает следующим образом.

В исходном состо нии в блок 2, например делитель частоты, вводитс требуемый коэффициент умножени , . а в реверсивньй счетчик 6 - значение, при котором частота на выходе гене5 ратора 1 близка к требуемой. Последнее обеспечивает умен ьшение времени переходного продесса, но не Ъл етс об зательным. Пусть на первом входе фазового детектора 3 по вл етс импульс входной частоты, тогда триггер 11 переключаетс в состо ние 1. По вившийс на втором входе импульс с выхода блока 2 переключает триггер 11 в состо ние О. Импульс с

5 пр мого выхода триггера 11 поступает на второй вход элемента И 4 и обес31

печивает прохождение импульсов по первому входу с выхода генератора 1 на шину сложени реверсивного счетчика 6. Сигналы с выхода реверсивного счетчика 6 поступают на преоб- разователь 7, его выходное напр жение увеличиваетс , что приводит к возрастанию частоты следовани импульсов , формируемых генератором 1. Следующий импульс с выхода блока 2 по вл етс раньше-, чем в предыдущем случае, что приводит к уменьшению разности фаз сравниваемых частот. Этот процесс продолжаетс до тех пор, пока разность фаз сравниваемых частот не становитс равна нулю.

Если импульс: с выхода блока 2 по вл етс на втором входе фазового детектора 3 раньше, чем импульс на его первом входе, то второй триггер 12 переключаетс в состо ние 1 и формирует импульс на пр мом выходе, который поступает на второй вход элемента И 5 и обеспечивает прохождение импульсов с выхода генерато- ра -1 на шину вычитани реверсивного счетчика 6. Сигналы с выхода реверсивного счетчика 6 поступают на преобразователь 7, его выходное напр жение уменьшаетс , что приводит к уменьшению частоты следовани импульсов генератора 1. Указанные циклы повтор ютс до тех пор, пока разност фаз сравниваемых частот не становитс равной нулю.

Устройство на триггерах 8 и 9 осуществл ет контроль за синхронной работой -системы фазовой автоподстройки частоты. При синхронной работе, т.е. при поочередном поступлении входных импульсов с входной шины jfCT ройства и импульсов с выхода перес четн го блока 2, оба триггера 8 и 9 наход тс в состо нии 1. Таким образом, через элемент И 10 на выходе устройства по вл ютс импульсы, формируемые генератором 1. При нарушении синхронизации на С-вход триггера В поступает подр д два импульса с входа устройства , тогда триггер 8 переключаетс под воздействием второго импульса в состо ние О и импульсы на выходе элемента И 10 отсутствуют. При поступлении на С-вход триггера 9 подр д двух импульсов с выхода бло- ка 2 переключаютс всосто ние 0 триг- геры 9,а затем 8 и на выходе элемента И 1,0 импульсы также отсутствуют.

104

Таким образом, предлах аемое устройство по сравнению с прототипом Позвол ет повысить качество св зи путем исключени возможности по влени колебаний, отличаемых от задай- ных, что повышает достоверность принимаемой информации по каналам св зи Сигналы устройства контрол синхронной работы умножител на счетчике 6, триггере 9, элементе 10 при по влении неисправности в последнем могут быть использованы дл обеспечени автоматического переключени на резервный умножитель, практически без перерыва, что повышает надежность св зи.

Ф о рмул а изобретени

Claims

1. Умножитель частоты следовани импульсов, содержащий последовательно соединенные генератор импульсов, пересчетньй блок, фазовьй детектор, первый и второй элементы И, реверсивный счетчик и преобразователь код-напр жение, выход которого соединен с входом управлени генератора импульсов, выход которого соедине с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с первым и вторым выходами фазового детектора , выходы - с входами сложени и вычитани реверсивного счетчика, выход которого соединен с входом преобразовател код-напр жение, а первый вход фазового детектора соединен с входной шиной устройства, отличающийс тем, что, с целью повышени надежности работы устройства, в него введены первый и второй триггеры и третий элемент И при этом С-вход первого триггера соединен с входом, устройства, D-вход с третьим выходом фазового детектора , R-вход - с инверсным выходом второго триггера, С-вход которого соединен с выходом пересчетного блока, D-вход - с четвертым выходом фазового детектора, R-вход - с шиной логического нул , причем первый и второй входы третьего элемента И соединены соответственно с пр мым выходом второго триггера и выходом генератора импульсов,а выход третьего элемента И вл етс выходом устройства.

2. Устройство по п. 1, отличающеес тем, что фазовый

детектор содержит первый и второй триггеры, пр мой и инверсный выходы первого из которых соединены с выми входами соответственно первого и второго элементов И, выходы второго - с вторыми их йходами, выход второго элемента И соединен с первым входом третьего элемента И, второй вход и выход которого соединены соответственно с выходом и первым входом четвертого элемента И, второй

Редактор С.Лисина Заказ 5245/58

Составитель С.Клевцов Техред И.Попович

Корректор

Тираж 816Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна ,4

вход которого соединен с выходом первого элемента И, выход - с R-BXO- дами первого и второго триггеров, D-входы которых соединены с шиной логической единицы, С-входь1 вл ютс соответственно первым и вторым входами фазового детектора, пр мые вы- ходы - первым и вторым его выходами, а инверсные выходы - третьим и четвертым выходами фазового детектора .

Корректор А.Зимокосов